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EDA电子钟多功能数字时钟课程设计(含代码)[优秀]

多功能数字时钟

设计说明:

1．系统顶层框图:

各模块电路功能如下:

1.秒计数器、分计数器、时计数器组成最基本的数字钟,其计数输出送7段译码电路由数码管显示.

2.基准频率分频器可分频出标准的1HZ频率信号,用于秒计数的时钟信号;分频出4HZ频率信号,用于校时、校分的快速递增信号;分频出64HZ频率信号,用于对按动“校时”,“校分”按键的消除抖动.

2.多功能数字钟结构框图:

一、系统功能概述

已完成功能

1.完成时／分／秒的依次显示并正确计数,利用六位数码管显示;

2.时／分／秒各段个位满10正确进位,秒／分能做到满60向前进位,有系统时

间清零功能;

3.定时器:实现整点报时,通过扬声器发出高低报时声音;

4.时间设置,也就是手动调时功能:当认为时钟不准确时,可以分别对分／时钟

进行调整;

5.闹钟:实现分/时闹钟设置,在时钟到达设定时间时通过扬声器响铃.有静音模

式.

待改进功能:

1. 系统没有万年历功能,正在思考设计方法.

2. 应添加秒表功能.

二、系统组成以及系统各部分的设计

1.时计数模块

时计数模块就是一个2位10进制计数器,记数到23清零.

VHDL的RTL描述如下:

----cnt_h.vhd

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity cnt_h is

port(en,clk,clr:in std_logic;

dout:out std_logic_vector(7 downto 0);

c:out std_logic);

end cnt_h;

architecture rtl of cnt_h is

signal t:std_logic_vector(7 downto 0);

begin

process(en,clk,clr)

variable t:std_logic_vector(7 downto 0);

begin

if en='1' then --异步使能

if clk 'event and clk='1' then

t:=t+1;

if t(3 downto 0)=X"A" then --个位等于10则十位加1

t(7 downto 4):=t(7 downto 4)+1;

t(3 downto 0):=X"0"; --个位清零

end if;

if t>X"23" then --大于23清零

t:=X"00";

end if;

if clr='1' then --异步清零

t:=X"00";

end if;

dout<=t;

end process;

end rtl;

时计数器模块仿真波形如下

从仿真波形可知,当计数到23时,下一个时钟上升沿到来时就清零了,符合设计要求.

时计数模块框图如下

2.分及秒计数模块

分及秒计数模块也是一个2位10进制计数器,记数到59清零.

VHDL的RTL描述如下:

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity cnt_s is

port(en,clk,clr:in std_logic;

dout:buffer std_logic_vector(7 downto 0);

c:out std_logic);

end cnt_s;

architecture rtl of cnt_s is

begin

process(en,clk,clr)

begin

if en='1' then

if clr='1' then --异步清零

dout<=X"00";

elsif clk 'event and clk='1' then

if dout(3 downto 0)<9 then

dout(3 downto 0)<=dout(3 downto 0)+1;

c<='0';

elsif dout(7 downto 4)<5 then

dout(3 downto 0)<=X"0";

dout(7 downto 4)<=dout(7 downto 4)+1;

else

dout<=X"00";

c<='1';

end if;

else dout<="ZZZZZZZZ";

end if;

end process;

end rtl;

分和秒计数器模块仿真波形如下

从仿真波形可知,当计数到59时,下一个时钟上升沿到来时就清零了,并且产生进位信号,符合设计要求.

分和秒计数模块框图如下

3.按键消抖动模块

按键消抖动有很多方案,这里选择的是计数消抖,即只当有效电平到来后开始计数,当计数值大于一定值后再输出该有效电平,否则不输出,从而达到消抖目的. VHDL的RTL描述如下:

library ieee;

use ieee.std_logic_1164.all;

entity haoin is

port(din,clk:in std_logic;

dout:out std_logic); end haoin;

architecture rtl of haoin is

begin

process(din)

variable t: integer range 0 to 63:=0;

begin

if din='1' then

if clk 'event and clk='1'then

t:=t+1;

if t>10 then

dout<='1';t:=t-1;

else dout<='0';

end if;

else dout<='0';t:=0;

end if;

end process;

end rtl;

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity ring is

port(

clk: in std_logic;

clk500: in std_logic;

clk1k:in std_logic;

beep:out std_logic);

end ring;

architecture rtl of ring is

begin

process(clk)

variable t: std_logic;

variable n: integer range 0 to 15:=0;

begin

if clk 'event and clk='1' then

t:=not t;n:=n+1;

end if;

if t='1' and n<11 then

beep<=clk500;

elsif n=11 then

beep<=clk1k;

else beep<='Z';

end if;

end process;

end rtl;

library IEEE;

use IEEE.std_logic_1164.all;

use IEEE.std_logic_arith.all;

use IEEE.std_logic_unsigned.all;

entity clock is

port(

SA: in std_logic;

SB: in std_logic;

SC: in std_logic;

SD: in std_logic;

clk1: in std_logic;

dout: buffer std_logic_vector(23 downto 0);

--seg_data:out std_logic_vector(7 downto 0);

--seg_co米:out std_logic_vector(3 downto 0);

beep: out std_logic

--led:out std_logic_vector(3 downto 0)

);

end entity clock;

architecture rtl of clock is

co米ponent cnt_s is

port(en,clk,clr:in std_logic;

dout:buffer std_logic_vector(7 downto 0);

c:out std_logic);

end co米ponent;

co米ponent cnt_h is

port(en,clk,clr:in std_logic;

dout:buffer std_logic_vector(7 downto 0)

);

end co米ponent;

--co米ponent seg米ain is

--port(clk,reset_n:in std_logic;

--datain:in std_logic_vector(15 downto 0);

--seg_data:out std_logic_vector(7 downto 0);

--seg_co米:out std_logic_vector(3 downto 0));

--end co米ponent;

--co米ponent ring is

--port( en: in std_logic;

-- clk: in std_logic;

--clk500: in std_logic;

--clk1k:in std_logic;

--beep:out std_logic);

--end co米ponent;

co米ponent haoin is

port(din,clk:in std_logic;

dout:out std_logic);

end co米ponent;

co米ponent naoling is

port (h,米:in std_logic_vector(7 downto 0);

clk4hzh,clk4hz米:in std_logic;

sys_en,sys_rst:in std_logic;

h_o,米_o: out std_logic_vector(7 downto 0);

beep:out std_logic);

end co米ponent;

signal reg_h:std_logic_vector(7 downto 0);

signal reg_米:std_logic_vector(7 downto 0);

signal reg_s:std_logic_vector(7 downto 0);

signal reg_米_s:std_logic_vector(7 downto 0):=X"59"; signal reg_米_米:std_logic_vector(7 downto 0):=X"59";

signal reg_米_h:std_logic_vector(7 downto 0):=X"59";

signal clk_h:std_logic;

signal clk_米:std_logic;

signal clk_s:std_logic;

signal c_s :std_logic;

signal c_米:std_logic;

signal c_h :std_logic;

signal sys_clk1:std_logic;

signal sys_clk4:std_logic;

signal sys_clk64:std_logic;

signal sys_clk500:std_logic;

signal sys_clk1k:std_logic;

signal clki:integer:=750000;

signal sys_rst:std_logic:='0';

signal sys_en:std_logic:='1';

signal clk_ring,米h:std_logic;

signal SAc,SBc,SCc,SDc:std_logic;

signal en_r:std_logic;

signal NL_reg_h,NL_reg_米:std_logic_vector(7 downto 0);

signal NL_ring:std_logic;

signal sys_clk4_NL_h,sys_clk4_NL_米:std_logic;

begin

h:cnt_h port 米ap(en=>sys_en,clk=>clk_h,clr=>sys_rst,dout=>reg_h);

米:cnt_s port 米ap(en=>sys_en,clk=>clk_米,clr=>sys_rst,dout=>reg_米,c=>c_米);

s:cnt_s port 米ap(en=>sys_en,clk=>sys_clk1,clr=>SCc,dout=>reg_s,c=>c_s);

--sled:seg米ain port 米ap(clk=>clk1,reset_n=>SCc,seg_data=>seg_data,seg_co 米=>seg_co米,datain=>dout(15 downto 0));

--ring0:ring port 米ap(en=>en_r,clk=>clk_ring,clk500=>sys_clk500,clk1k=>sys_clk1k,beep=>beep); haoin1:haoin port 米ap( SA,sys_clk64,SAc);

haoin2:haoin port 米ap( SB,sys_clk64,SBc);

haoin3:haoin port 米ap( SC,sys_clk64,SCc);

haoin4:haoin port 米ap( SD,sys_clk64,SDc);

NL:naoling port 米ap(beep=>NL_ring,h=>reg_h,米=>reg_米,clk4hzh=>sys_clk4_NL_h,clk4hz米=>sys_clk4_NL_米,sys_en=>sys_en,sys_rst=>sys_rst,h_o=>NL_reg_h,米_o=>NL_reg_米);

beep<=clk_ring and 米h;

--led<=reg_s(3 downto 0);

p_sys_clk:process(clk1)

variable t1,t4,t64,t500,t1k:integer range 0 to 50000000;

begin

if clk1 'event and clk1='1' then

t1:=t1+1;

t4:=t4+1;

t64:=t64+1;

t500:=t500+1;

t1k:=t1k+1;

if t1=clki/2 then

t1:=0;

sys_clk1<=not sys_clk1;

end if;

if t4=clki/8 then

t4:=0;

sys_clk4<=not sys_clk4;

end if;

if t64=clki/128 then

t64:=0;

sys_clk64<=not sys_clk64;

end if;

if t500=clki/1000 then

t500:=0;

sys_clk500<=not sys_clk500;

end if;

if t1k=clki/2000 then

t1k:=0;

sys_clk1k<=not sys_clk1k;

end if;

end process p_sys_clk;

p_c:process(SAc,SBc,SCc,SDc)

begin

if SAc='1' and SDc='0' then

clk_h<=sys_clk4;

else

clk_h<=c_米;

end if;

if SAc='1' and SDc='1' then

sys_clk4_NL_h<=sys_clk4;

else

sys_clk4_NL_h<='0';

end if;

if SBc='1' and SDc='0'then

clk_米<=sys_clk4;

else

clk_米<=c_s;

end if;

if SBc='1' and SDc='1'then

sys_clk4_NL_米<=sys_clk4;

else

sys_clk4_NL_米<='0';

end if;

if SDc='0' then

dout(7 downto 0)<=reg_s;

dout(15 downto 8)<=reg_米;

dout(23 downto 16)<=reg_h;

else

dout(7 downto 0)<="ZZZZZZZZ";

dout(15 downto 8)<=NL_reg_米;

dout(23 downto 16)<=NL_reg_h;

end if;

end process p_c;

P_ring:process(reg_米,reg_s,sys_clk1k)

variable clk_ring_t:std_logic;

variable t:std_logic_vector(3 downto 0);

begin

if reg_米=X"59" and (reg_s=X"50" or reg_s=X"52" or reg_s=X"54" or reg_s=X"56" or reg_s=X"58") then

clk_ring_t:=sys_clk500;

elsif reg_米=X"00" and reg_s=X"00" then

clk_ring_t:=sys_clk1k;

else clk_ring_t:='Z';

end if;

if NL_ring='1' then

clk_ring_t:=sys_clk1k;

end if;

if sys_clk1k 'event and sys_clk1k='1' then

t:=t+1;

end if;

if t>1 then 米h<='1';

end if;

clk_ring<=clk_ring_t;

end process p_ring;

end rtl;

eda课程设计报告多功能数字钟设计大学论文

湖北大学物电学院EDA课程设计报告（论文）题目：多功能数字钟设计专业班级: 14微电子科学与工程姓名：黄山时间：2016年12月20日指导教师：万美琳卢仕完成日期：2015年12月20日

多功能数字钟设计任务书 1．设计目的与要求了解多功能数字钟的工作原理，加深利用EDA技术实现数字系统的理解 2．设计内容 1，能正常走时，时分秒各占2个数码管，时分秒之间用小时个位和分钟个位所在数码管的小数点隔开； 2，能用按键调时调分； 3，能整点报时，到达整点时，蜂鸣器响一秒； 4，拓展功能：秒表，闹钟，闹钟可调 3．编写设计报告写出设计的全过程，附上有关资料和图纸，有心得体会。 4．答辩在规定时间内，完成叙述并回答问题。

目录（四号仿宋_GB2312加粗居中）（空一行） 1 引言 (1) 2 总体设计方案 (1) 2.1 设计思路 (1) 2.2总体设计框图 (2) 3设计原理分析 (3) 3.1分频器 (4) 3.2计时器和时间调节 (4) 3.3秒表模块 (5) 3.4状态机模块 (6) 3.5数码管显示模块 (7) 3.6顶层模块 (8) 3.7管脚绑定和顶层原理图 (9) 4 总结与体会 (11)

多功能电子表摘要:本EDA课程主要利用QuartusII软件Verilog语言的基本运用设计一个多功能数字钟，进行试验设计和软件仿真调试，分别实现时分秒计时，闹钟闹铃，时分手动较时，时分秒清零，时间保持和整点报时等多种基本功能关键词:Verilog语言，多功能数字钟，数码管显示； 1 引言 QuartusII是Altera公司的综合性PLD/FPGA开发软件，支持原理图、VHDL、VerilogHDL 以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程，解决了传统硬件电路连线麻烦，出错率高且不易修改，很难控制成本的缺点。利用软件电路设计连线方便，修改容易；电路结构清楚，功能一目了然 2 总体设计方案 2.1 设计思路根据系统设计的要求，系统设计采用自顶层向下的设计方法，由时钟分频部分，计时部分，按键调时部分，数码管显示部分，蜂鸣器四部分组成。这些模块在顶层原理图中相互连接作用 3 设计原理分析 3.1 分频器分频模块：将20Mhz晶振分频为1hz，100hz,1000hz分别用于计数模块，秒表模块，状态机模块 module oclk(CLK,oclk,rst,clk_10,clk_100); input CLK,rst; output oclk,clk_10,clk_100;

EDA综合课程设计_数字时钟设计一、题_001

EDA综合课程设计-数字时钟设计一、题目要求 1、功能 1）具有时、分、秒计数显示功能，以24小时循环计时。 2）时钟计数显示时有LED灯的花样显示。 3）具有调节小时、分钟、秒及清零的功能。 4）具有整点报时功能。 2、总体方框图 3、性能指标及功能设计 1）时钟计数：完成时、分、秒的正确计时并且显示所计的数字；对秒、分——60进制计数，即从0到59循环计数，时钟——24进制计数，即从0到23循环计数，并且在数码管上显示数值。 2）时间设置：手动调节分钟、小时，可以对所设计的时钟任意调时间，这样使数字钟真正具有使用功能。我们可以通过实验板上的键7和键4进行任意的调整，因为我们用的时钟信号均是1HZ的，所以每LED灯变化一次就来一个脉冲，即计数一次。 3）清零功能：reset为复位键，低电平时实现清零功能，高电平时正常计数。可以根据我们自己任意时间的复位。 4）蜂鸣器在整点时有报时信号产生，蜂鸣器报警。产生“滴答.滴答”的报警声音。 5）LED灯在时钟显示时有花样显示信号产生。即根据进位情况，LED不停的闪烁，从而产生“花样”信号。

根据总体方框图及各部分分配的功能可知，本系统可以由秒计数器、分钟计数器、小时计数器、整点报时、分的调整以及小时的调整和一个顶层文件构成。采用自顶向下的设计方法，子模块利用VHDL语言设计，顶层文件用原理图的设计方法。显示：小时采用24进制，而分钟均是采用6进制和10进制的组合。数字时钟系统顶层原理图

多功能数字时钟的课程设计报告 1、本设计可以实现的功能 1）具有时、分、秒计数显示功能，以24小时循环计时。 2）时钟计数显示时有LED灯的花样显示。 3）具有调节小时、分钟及清零的功能。 4）具有整点报时功能。 2、初步设计的总体方框图 3、性能指标及功能设计 1）时钟计数：完成时、分、秒的正确计时并且显示所计的数字；对秒、分——60进制计数，即从0到59循环计数，时钟——24进制计数，即从0到23循环计数，并且在数码管上显示数值。 2）时间设置：手动调节分钟、小时，可以对所设计的时钟任意调时间，这样使数字钟真正具有使用功能。我们可以通过实验板上的K1-K7进行任意的调整，因为我们用的时钟信号均是1HZ的，所以每LED灯变化一次就来一个脉冲，即计数一次。 3）清零功能：reset为复位键，低电平时实现清零功能，高电平时正常计数。

EDA课程设计——多功能数字钟

哈尔滨工业大学(威海) 电子学课程设计报告带有整点报时的数字钟设计与制作姓名: 蒋栋栋班级: 0802503 学号: 080250331 指导教师: 井岩

目录一、课程设计的性质、目的和任务 (3) 二、课程设计基本要求 (3) 三、设计课题要求 (3) 四、课程设计所需要仪器 (4) 五、设计步骤 (4) 1、整体设计框图 (4) 2、各个模块的设计与仿真 (4) 2.1分频模块 (4) 2.2计数器模块 (6) 2.3控制模块 (10) 2.4数码管分配 (13) 2.5显示模块 (14) 2.6报时模块 (16) 六、调试中遇到的问题及解决的方法 (18) 七、心得体会 (18)

一、课程设计的性质、目的和任务创新精神和实践能力二者之中，实践能力是基础和根本。这是由于创新基于实践、源于实践，实践出真知，实践检验真理。实践活动是创新的源泉，也是人才成长的必由之路。通过课程设计的锻炼，要求学生掌握电路的一般设计方法，具备初步的独立设计能力，提高综合运用所学的理论知识独立分析和解决问题的能力，培养学生的创新精神。二、课程设计基本要求掌握现代大规模集成数字逻辑电路的应用设计方法，进一步掌握电子仪器的正确使用方法，以及掌握利用计算机进行电子设计自动化(EDA)的基本方法。三、设计课题要求（1）构造一个24小时制的数字钟。要求能显示时、分、秒。（2）要求时、分、秒能各自独立的进行调整。（3）能利用喇叭作整点报时。从59分50秒时开始报时，每隔一秒报时一秒，到达00分00秒时，整点报时。整点报时声的频率应与其它的报时声频有明显区别。 #设计提示（仅供参考）：（1）对频率输入的考虑数字钟内所需的时钟频率有：基准时钟应为周期一秒的标准信号。报时频率可选用1KHz和2KHz左右(两种频率相差八度音，即频率相差一倍)。另外，为防止按键反跳、抖动，微动开关输入应采用寄存器输入形式，其时钟应为几十赫兹。（2）计时部分计数器设计的考虑分、秒计数器均为模60计数器。小时计数为模24计数器，同理可建一个24进制计数器的模块。（3）校时设计的考虑数字钟校准有3个控制键：时校准、分校准和秒校准。微动开关不工作，计数器正常工作。按下微动开关后，计数器以8Hz频率连续计数(若只按一下，则计数器增加一位)，可调用元件库中的逻辑门建一个控制按键的模块，即建立开关去抖动电路(见书70页)。（4）报时设计的考虑

fpga数字钟课程设计报告

f p g a数字钟课程设计报告 Prepared on 24 November 2020

课程设计报告设计题目：基于FPGA的数字钟设计班级：电子信息工程1301 姓名：王一丁指导教师：李世平设计时间：2016年1月摘要 EDA（Electronic Design Automation）电子设计自动化，是以大规模可编程器件为设计载体，以硬件描述语言为系统逻辑描述的主要表达方式，通过相关的软件，自动完成软件方式设计得电子系统到硬件系统，最终形成集成电子系统或专用集成芯片。本次课程设计利用Quartus II 为设计软件，VHDL为硬件描述语言，结合所学知识设计一个多功能时钟，具有显示年、月、日、时、分、秒显示，计时，整点报时，设定时间等功能。利用硬件描述语言VHDL 对设计系统的各个子模块进行逻辑描述，采用模块化的思想完成顶层模块的设计，通过软件编译、逻辑化简、逻辑综合优化、逻辑仿真、最终完成本次课程设计的任务。关键词：EDA VHDL语言数字钟目录摘要 1 课程设计目的 2 课程设计内容及要求

设计任务设计要求 3 VHDL程序设计方案论证系统结构框图设计思路与方法状态控制模块时分秒模块年月日模块显示模块扬声器与闹钟模块 RTL整体电路 4 系统仿真与分析 5 课程设计总结，包括.收获、体会和建议 6 参考文献 1 课程设计目的 (1)通过设计数字钟熟练掌握EDA软件(QUARTUS II)的使用方法，熟练进行设计、编译，为以后实际工程问题打下设计基础。 (2)熟悉VHDL 硬件描述语言，提升分析、寻找和排除电子设计中常见故障的能力。 (3)通过课程设计，锻炼书写有理论根据的、实事求是的、文理通顺的课程设计报告。

EDA数字时钟课程设计报告

EDA技术及应用课程设计说明书 2013 届电子信息工程专业班级题目数字时钟学号姓名指导教师二О一五年月日

一、基本原理一个完整的时钟应由三部分组成：秒脉冲发生电路、计数显示部分和时钟调整部分。秒脉冲发生电路原理：一个时钟的准确与否主要取决于秒脉冲的精确度。为了保证计时准确我们对系统时钟48MHz进行了48000000分频，从而得到1Hz的秒脉冲。计数显示部分原理：显示部分是用数码管LED实现的，这里使用的是共阳极的数码管如图所示8个数码管，其中左边两个数码管用来显示时的个位和十位、中间的显示分的个位和十位、最右边两个显示分的个位和十位。时钟调整部分原理：校时电路里定义key[0]、key[1]和k2、k3分别用于控制时钟的计时开始、清零和调整功能中的时的加1、分的加1处理，从而完成对现在的时间调整。本实验电路校时电路在此完成了暂停、清零、时调整和分调整。

二、硬件设计芯片图：图1 数字时钟原理图程序的调试工作都是在电脑上完成的，通过程序的输入、原理图的建立、管脚分配、编译、仿真、再下载到芯片进行运行。

电路中采用共阳极连接的七段数码管，通过程序的控制扫描驱动来显示时钟的时-分-秒。

程序中的按键设定为K1暂停、K2清零、K3调时、K4调分元件清单：三、数字时钟的Verilog实现管脚的分配：程序： module clock(clk,s1,,s2,key,dig,seg); //模块名clock input clk,s1,s2; //输入时钟 input[1:0]key; //输入按键 output[7:0]dig; //数码管选择输出引脚

EDA课程设计报告(电子钟VHDL 设计)

EDA课程设计报告（电子钟VHDL 设计）作者：dang168 时间：2008-10-05 E D A课程设计报告 -----电子钟VHDL 设计一设计要求设计一个电子钟，要求可以显示时、分、秒，用户可以设置时间. 二.实验目的 1. 掌握多位计数器相连的设计方法。 2. 掌握十六进制，二十四进制，六十进制计数器的设计方法。 3. 掌握CPLD技术的层次化设计方法。 4. 了解软件的元件管理含义以及模块元件之间的连接概念。 5. 掌握电子电路一般的设计方法，并了解电子产品的研制开发过程，基本掌握电子电路安装和调试的方法。 6. 培养独立分析问题，解决问题的能力。三．硬件要求 1．8位8段扫描共阴极数码显示管。 2. 三个按键开关（清零，调小时，调分钟）。四．设计原理数字钟是一个将“时”“分”“秒”显示于人的视觉器官的计时装置。它的计时周期为24小时；显示满刻度为23时59分59秒，另外具备校时功能和报时功能。因此，一个基本的数字钟电路主要由“时”“分”“秒”计数器校时电路组成。将标准秒信号送入“秒计数器”，“秒计数器”采用60进制计数器，每累加60秒发送一个“分脉冲”信号，该信号将被送到“时计数

器”。“时计数器”采用24进制计数器，可实现对一天24小时的累计。译码显示电路将“时”“分”“秒”计数器的输出状态六段显示译码器译码。通过六位ＬＥＤ七段显示器显示出来。校时电路器是用来对“时”“分”“秒”显示数字进行校时调整的。在同一ＣＰＬＤ芯片口集成如下电路模块：１．电子钟计数采用层次化设计，将设计任务分成若干个模块。规定每一模块的功能和各模块之间的接口。（１）ｓｅｃｏｎｄ（秒）６０进制ＢＣＤ码计数（２）ｍｉｎｕｔｅ（分）６０进制ＢＣＤ码计数（３）ｈｏｕｒ（时）２４进制ＢＣＤ码计数（４）ｃｌｏｃｋ　ｔｏｐ顶层设计同时整个计数器有清零，调时，调分功能。２．端口引脚名称　输入　ｃｌｋ，ｒｅｓｅｔ，ｓｅｔｍｉｎ，ｓｅｔｈｏｕｒ　输出　ｓｅｃｏｎｄ—ｄａｏｕｔ，ｍｉｎｕｔｅ－ｄａｏｕｔ，ｈｏｕｒ－ｄａｏｕｔ五．设计原理图逻辑功能图：输入：CLK—时钟脉冲，RESET—复位信号，SETMIN—分加1信号，SETHOUR—秒加1信号输出：SECOND_DAOUT—秒输出，MINUTE_DAOUT—分输出，

EDA数字钟课程设计

课程设计报告设计题目：用VHDL语言实现数字钟的设计班级：电子1002班学号：20102625 姓名：于晓指导教师：李世平、李宁设计时间：2012年12月

摘要数字钟是一种用数字电路技术实现时、分、秒计时的钟表。本设计主要是实现数字钟的功能，程序用VHDL语言编写，整体采用TOP-TO-DOWN设计思路，具有基本的显示年月日时分秒和星期的功能，此外还有整点报时功能。该数字钟的实现程序分为顶层模块、年月模块、日模块、时分秒定时模块、数码管显示模块、分频模块、星期模块，此外还有一个库。该程序主要是用了元件例化的方法，此外还有进程等重要语句。没有脉冲时，显示时分秒，set按钮产生第一个脉冲时，显示年月日，第2个脉冲到来时可预置年份，第3个脉冲到来时可预置月份，依次第4、5、6、7、8个脉冲到来时分别可预置日期、时、分、秒、星期，第 9个脉冲到来时设置星期后预置结束，正常工作，显示的是时分秒和星期。调整设置通过Up来控制，UP为高电平，upclk有脉冲到达时，预置位加1，否则减1。当整点到达时，报时器会鸣响，然后手动按键停止报时。关键词：数字钟，VHDL，元件例化，数码管

1、课程设计目的掌握利用可编程逻辑器件和EDA设计工具进行电子系统设计的方法 2、课程设计内容及要求设计实现一个具有带预置数的数字钟，具有显示年月日时分秒的功能。用6个数码管显示时分秒，set按钮产生第一个脉冲时，显示切换年月日，第2个脉冲到来时可预置年份，第3个脉冲到来时可预置月份，依次第4、5、6、7个脉冲到来时分别可预置日期、时、分、秒，第 8个脉冲到来后预置结束，正常工作，显示的是时分秒。Up为高电平时，upclk有脉冲到达时，预置位加1.否则减1，还可以在此基础上增加其它功能。 3、VHDL程序设计 3.1整体设计思路本设计采用top-down 模式设计，分模块进行，各功能都使用元件例化方式设计，主要有LED显示模块、时分秒定时模块、日期模块、年月模块、分频模块、星期模块，此外还创建了一个程序包，用来实现年月日、时分秒的加减调整。主要运用了过程语句、元件例化语句、信号赋值语句、和顺序语句

数字钟的设计.EDA课程设计

EDA 课程设计报告书课题名称数字钟的设计姓名王砾学号 0812201-37 院系物理与电信工程系专业电子信息工程指导教师周来秀讲师 2011年 6月13日 ※※※※※※※※※ ※※ ※※ ※ ※ ※※※※※※※※※ 2008级学生 EDA 课程设计

一、设计任务及要求：设计并制作一台能显示时、分、秒的数字钟。具体要求如下： 1)计时计数器用24进制计时器电路。 2)可手动校时，能清零及分别进行时、分、秒的校正。 3)可整点报时，扬声器发出时长为1s的信号。 4)可设置闹钟功能。当计时计到预定时间时，扬声器发出闹铃信号，可控制闹铃时长。指导教师签名： 2011 年月日二、指导教师评语：指导教师签名： 2011年月日三、成绩验收盖章 2011年月日

数字钟的设计王砾（湖南城市学院物理与电信工程系电子信息工程专业，湖南益阳，41300） 1设计目的 1，熟练的运用数字系统的设计方法进行数字时钟设计 2，能进行较复杂的数字系统设计 3，按要求设计一个数字钟 2设计的主要内容和要求 a.计时计数器用24进制计时器电路。 b.可手动校时，能清零及分别进行时、分、秒的校正。 c.可整点报时，扬声器发出时长为1s的信号。 d.可设置闹钟功能。当计时计到预定时间时，扬声器发出闹铃信号，可控制闹铃时长。 3 整体设计方案基于VHDL语言，用Top_Down的思想进行设计，其中计数模块、闹铃模块、定时模块、显示模块为主要模块，选择模块为辅助模块。

en1 en2clr clk rco q1[3..0]q2[3..0]count_60 inst 选择模块定时模块显示模块闹铃模块计数模块选择模块数码显示管 4 硬件电路的设计 4.1如下分别为60与24进制模块的代码： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity count_60 is port(en1,en2,clr,clk : in std_logic; rco : out std_logic; q1,q2 : out std_logic_vector(3 downto 0)); end count_60; architecture behav of count_60 is signal iq1,iq2 : std_logic_vector(3 downto 0); begin process(en1,en2,clr,clk) begin if(clr='1')then iq1<="0000"; iq2<="0000"; elsif(clk='1' and clk'event)then if(en1 or en2)='1'then if(iq2>=5)then

EDA课设数字钟设计

课程设计报告课程名称数字系统与逻辑设计课题名称数字钟设计专业通信工程班级学号姓名指导教师乔汇东胡瑛谭小兰 2013年7月7日

湖南工程学院课程设计任务书课程名称数字系统与逻辑设计课题数字钟设计专业班级通信工程1101班学生姓名学号指导老师审批乔汇东任务书下达日期2013 年6月29日任务完成日期2013 年7月7日

《数字系统与逻辑设计》课程设计任务书一、设计目的全面熟悉、掌握VHDL语言基本知识，掌握利用VHDL语言对常用的的组合逻辑电路和时序逻辑电路编程，把编程和实际结合起来，熟悉编制和调试程序的技巧，掌握分析结果的若干有效方法，进一步提高上机动手能力，培养使用设计综合电路的能力，养成提供文档资料的习惯和规范编程的思想。二、设计要求 1、设计正确，方案合理。 2、程序精炼，结构清晰。 3、设计报告5000字以上，含程序设计说明，用户使用说明，源程序清单及程序框图。 4、上机演示。 5、有详细的文档。文档中包括设计思路、设计仿真程序、仿真结果及相应的分析与结论。三、进度安排第十九周星期一：课题讲解，查阅资料星期二：总体设计，详细设计星期三：编程，上机调试、修改程序星期四：上机调试、完善程序星期五：答辩星期六-星期天：撰写课程设计报告附：课程设计报告装订顺序：封面、任务书、目录、正文、评分、附件（A4大小的图纸及程序清单）。正文的格式:一级标题用3号黑体,二级标题用四号宋体加粗,正文用小四号宋体;行距为22。正文的内容:一、课题的主要功能；二、课题的功能模块的划分（要求画出模块图）；三、主要功能的实现；四、系统调试与仿真；五、总结与体会；六、附件（所有程序的原代码，要求对程序写出必要的注释）；七、评分表。

eda数字时钟实验报告

EDA数字时钟电工电子实习实验报告姓名班级学号20

一、实验目的： 1、掌握多位计数器相连的设计方法。 2、掌握十进制、六十进制和二十四进制计数器的设计方法。 3、巩固数码管的驱动原理及编程方法。 4、掌握CPLD技术的层次化设计方法。二、实验要求：基本要求：具有时、分、秒计数显示功能，以二十四小时循环计时。扩展要求：具有整点报时功能。三、实验原理：计数时钟由模60秒计数器、模60分计数器、模24小时计数器、蜂鸣器（用于整点报时）、分/时设定模块、输出显示模块构成，秒计数模块的进位输出为分钟计数模块的进位输入，分钟计数模块的进位输出为小时计数模块的进位输入。 74163功能简介：

图1 图2 由图1可知，74163的脉冲上升沿的时候工作。四、实验过程

1.模60计数器（如图3）图3 由74163实现计数功能，第一片74163实现10进制，即做0-9的循环，9即二进制的1001，化简可得当q[0]与q[3]同时为1的时候进行清零。第二片74163实现6进制，即做0-5的循环，5即二进制的111，化简可得当q[4]与q[6]同时为1的时候进行清零，同时第一片74163的进位端作为第二片的脉冲端。这样就可实现60进制。60进制计数器用于秒计数器和分计数器，秒个位的进位端作为秒十位的脉冲端秒十位的进位端作为分个位的脉冲端，分个位的进位端作为分十位的脉冲端。 2.模24计数器（如图4）图4 分十位的进位端作为时个位的脉冲端，时个位的进位端作为时十位的脉冲端。因为24进制的特殊性，当十位是0和1的时候，个位做十进制循环，即0-9，9的二进制为1001；当十位是2的时候，个位做0-3的循环。而十位做0-2的循环。2的二进制为0010,3的二进制为0011。所以第一片74163不仅要在q[14]与q[17]同时为1的时候清零，还要在第二片74163的q[19]、第一片的q[14]、q[15]同时为1（即23时）做清零。第二片是3进制，在q[19]=1的时候进行清零。

EDA课程设计--带有整点报时的数字钟设计与制作

电子学课程设计报告带有整点报时的数字钟设计与制作

EDA数字时钟课程设计

课程设计报告学生姓名学号班级专业电子信息工程题目数字时钟设计指导教师 2011 年11 月

一、任务和设计要求 1. 熟悉集成电路的引脚安排。 2. 掌握各芯片的逻辑功能及使用方法。 3. 了解数字钟的组成及工作原理。 4. 熟悉数字钟的设计与制作。 1．设计指标（1）时间以24 小时为一个周期；（2）显示时、分、秒；（3）有校时功能，可以分别对时及分进行单独校时，使其校正到标准时间；（4）计时过程具有报时功能，当时间到达整点前 5 秒进行蜂鸣报时。 2．设计要求（1）画出电路原理图（或仿真电路图）；（2）元器件及参数选择；（3）电路仿真与调试二、设计原理设计思路根据系统设计要求,系统设计采用自顶向下设计方法,由时钟分频部分、计时部分、按键部分调时部分和显示部分五个部分组成。这些模块都放在一个顶层文件中。 1）时钟计数：首先下载程序进行复位清零操作,电子钟从00：00：00计时开始。sethour可以调整时钟的小时部分, setmin可以调整分钟,步进为1。由于电子钟的最小计时单位是1s,因此提供给系统的内部的时钟频率应该大于1Hz,这里取100Hz。CLK端连接外部10Hz的时钟输入信号clk。对clk进行计数,当clk=10时,秒加1,当秒加到60时,分加1；当分加到60时,时加1；当时加到24时,全部清0,从新计时。用6位数码管分别显示“时”、“分”、“秒”,通过OUTPUT( 6 DOWNTO 0 )上的信号来点亮指定的LED七段显示数码管。 2）时间设置：手动调节分钟、小时，可以对所设计的时钟任意调时间，这样使数字钟真正具有使用功能。我们可以通过实验板上的键7和键4进行任意的调整，因为我们用的时钟信号均是1HZ的，所以每LED灯变化一次就来一个脉冲，即计数一次。 3）清零功能： reset为复位键，低电平时实现清零功能，高电平时正常计数。可以根据我们自己任意时间的复位。总体结构图

EDA课程设计数字时钟

在系统编程技术EDA 课程设计报告课程名称 E D A技术日期2011年6月3日目录目录 0 一、设计目标和功能 (1) 二、设计方案 (1) 1、设计原理 (2) a. 晶体振荡器 (2) b.分频器电路 (3) 2、电路的工作原理 (4) 3、时、分、秒计数器电路 (5)

a.工作原理 (5) b.秒计数器模块程序与仿真 (5) c.秒表计数器电路仿真图 (6) d.分计数器模块程序与仿真 (7) e.分计数器电路仿真图 (8) f.小时计数器模块程序与仿真 (8) g.小时计数器电路仿真图 (9) h.时、分、秒电路顶层设计 (9) 三、仿真 (11) 四、心得体会 (11) 参考文献 (12) 一、设计目标和功能利用VHDL设计数字钟显示电路的各个模块，并使用EDA工具对各模块进行仿真验证。数字钟显示电路的设计分为下面几个模块：秒计数模块、分计数模块、小时计数模块.。完成以后把各个模块整合后，显示相应的输出状态。最后以实现一个以时、分、秒计时的数字时钟。二、设计方案

1、设计原理数字钟是一个将“时”，“分”，“秒”显示于人的视觉器官的计时装置。它的计时周期为24小时，显示满刻度为23时59分59秒。因此，一个基本的数字钟电路主要由译码显示器、“时”，“分”，“秒”计数器、校时电路、报时电路和振荡器组成。干电路系统由秒信号发生器、“时、分、秒”计数器、译码器及显示器、校时电路组成。秒信号产生器是整个系统的时基信号，它直接决定计时系统的精度，一般用石英晶体振荡器加分频器来实现。将标准秒信号送入“秒计数器”，“秒计数器”采用60进制计数器，每累计60秒发出一个“分脉冲”信号，该信号将作为“分计数器”的时钟脉冲。“分计数器”也采用60进制计数器，每累计60分钟，发出一个“时脉冲”信号，该信号将被送到“时计数器”。“时计数器”采用24进制计时器，可实现对一天24小时的累计。原理图如图1：图1 数字时钟原理图 a. 晶体振荡器晶体振荡电路是构成数字式时钟的核心，它保证了时钟走时准确及稳定。晶体振荡器它的作用是产生时间标准信号。数字钟的精度主要取决于时间标准信号的频率及其稳定度。因此，一般采用石英晶体振荡器经过分频得到这一信号。晶体振荡器电路给数字钟提供一个频率稳定准确的32768Hz的方波信号，可保证数字钟的走时准确及稳定。不管是指针式的电子钟还是数字显示的电子钟都使用了

EDA课程设计报告(数字电子时钟)

EDA课程设计报告设计题目：数字时钟的设计班级：电气工程及其自动化姓名：学号：日期：2014年6月15日

目录摘要一、课程设计任务及要求 (3) 1.1实验目的 (3) 1.2功能设计 (4) 二、整体设计思想 (4) 2.1性能指标及功能设计 (4) 2.2总体方框图 (4) 三、详细设计........................................................................................................ 错误！未定义书签。 3.1数字时钟的结构：............................................................ 错误！未定义书签。 3.2控制模块的结构 (5) 3.3.1按键处理模块 (6) 3.3.2定时时钟模块 (6) 3.3.3扫描时钟模块 (6) 3.3.4定时计数模块 (6) 3.3.5显示控制模块 (7) 四、主程序 (7) 五、实验步骤 (14) 5.1工程建立及存盘14 5.2时序仿真14 5.3引脚锁定14 5.4硬件测试15 5.5实验结果15 结束语15参考文献16

EDA技术实现的数字电子时钟设计作者：指导老师：摘要 EDA技术在硬件实现方面融合了大规模集成电路制造技术，IC版图设计技术、ASIC测试与封装技术、FPGA /CPLD编程下载技术、自动检测技术等；EDA技术为现代电子理论和设计的表达与实现提供了可能性。在现代技术的所有领域中，纵观许多得以飞速发展的科学技术，多为计算机辅助设计，而非自动化设计。显然，最早进入设计自动化的技术领域之一是电子技术，这就是为什么电子技术始终处于所有科学技术发展最前列的原因之一。不难理解，EDA技术已不是某一学科的分支，或某种新的技能技术，应该是一门综合性学科。它融合多学科于一体，打破了软件和硬件间的壁垒，是计算机的软件技术与硬件实现、设计效率和产品性能合二为一，它代表了电子设计技术合应用激活速的发展方向。电子时钟以成为人们常生活中数字电子钟一般由振荡器，分频器，译码器，显示器等部分组成。电子时钟的应用非常广泛，应用于人家庭或车站、剧场、办公室等公共场所，给人们的生活，学习，工作，娱乐带来极大的便利，尽管目前市场上以有现成电子时钟集成电路芯片，价格便宜这些都是数字电路中最基本的，应用最广的电路。数字电子钟的基本逻辑功能框图如下：它是一个将“时”，“分”，“秒”显示于人的视觉器官的计时装置。他的计时装置的周期为24小时，显示满刻度为23时 59分59秒，另外应有校时功能。关键字：EDA；VHDL语言；电子时钟一、课程设计任务及要求 1.1实验内容选用合适的可编程逻辑器件及外围电子元器件。设计一个数字电子钟，利用EDA 软件（QUARTUSⅡ）进行编译及仿真，设计输入可采取VHDL硬件描述语言输入法和原理图输入法，并下载到EDA实验开发系统，连接外围电路，完成实际测试。

EDA课程设计一个彩灯控制器

第一部分：QuartusII设计报告一、本阶段设计任务描述设计一个彩灯控制器，满足设计条件： 1、有八只LED灯L0、L1......L7 2、显示方式（1）先奇数灯依次亮（2）再偶数灯依次亮（3）再由L0到L7依次亮二、题目分析与设计思路分析：根据题目要求，可以得到一个灯亮时的显示顺序表，如图由图可得，第五次与第九次时L0灯亮，第一次与第十次时L1灯亮，其余以此类推。而且小灯一共有16个状态，因此，我选用了一片16进制计数器74161和一片4线-16线译码器74154、8片与非门设计电路。思路：将74161的四位输入端A、B、C、D接地，LDN与工作状态控制端接高电平，四位输出端接入74154的A、B、C、D四个输入端，74154的输出端O4N和O8N通过一个二输入与非门接入小灯L0。O0N和O9N 通过一个二输入与非门接入小灯L1。依次类推，以下的小灯

按要求的显示顺序接入余下的小灯上。从而实现8只LED灯按照题目要求的顺序亮。三、系统总电路设计四、电路仿真结果及分析如图为功能仿真波形图，因周期大无法显示全部，但电路图已达到预期效果，完全符合题目要求。四、设计、仿真、调试过程中出现的问题及解决办法设计电路过程中用八个输出端代替了八个LED灯。仿真过程中，时序仿真中有延时，因此改用功能仿真更能体现LED灯的16个状态。第二部分：Proteus设计报告一、本阶段设计任务

自动打铃器电路设计基本要求： 1．有数字钟功能；（不包括校时等功能） 2．可设置一个时间，定时打铃； 3．响铃一分钟。 4．定时时间可调。 5. 设计合适的时钟产生电路。二、题目分析与系统总体设计根据题目要求，我们把自动打铃器电路分成了3个模块一、数字钟电路、显示电路模块。二、时间设定及时间可调电路模块。三、响铃电路模块。下图是自动打铃器流程图三、各模块电路设计（1）模块1 ：数字钟电路、显示电路模块负责人：陆欣六十进制计数器：利用两片74160级联实现60进制计数器（异步清零）功能：在1HZ时钟脉冲的作用下实现从0到59的状态转换。

EDA数字钟的设计实验报告

五邑大学实验报告实验课程名称： EDA实验院系名称：信息工程学院专业名称：通信工程（物联网）（一）实验目的：设计并实现具有一定功能的数字钟。掌握各类计数器及它们相连的设计方法，掌握多个数码管显示的原理与方法,掌握FPGA的层次化设计方法，掌握VHDL语言的设计思想以及整个数字系统的设计。此数字钟具有时，分，秒计数显示功能，能实现清零，调节小时，分钟以及整点报时的功能。（二）实验器材：计算机一台，EDA实验箱一台。（三）实验原理：

实验内容： 1.正常的时、分、秒计时功能，分别由6个数码管显示24小时、60分钟，60秒钟的计数器显示。 2.按键实现“校时”“校分”功能； 3.用扬声器做整点报时。当计时到达59’50”时鸣叫。方案：利用试验箱上的七段码译码器（模式7），采用静态显示，系统时钟选择1Hz。整个系统可以是若干文件组成，用PORT MAP 实现的方式；也可以是一个文件用多进程方式实现；亦或者是用文本和图形混合的方式实现；亦或者是用LPM参数化模块实现。（五）实验步骤: 1. 新建一个文件夹,命名为shuzizhong. 2. 输入源程序。打开QuartusⅡ,选择File→new命令。在New窗口中的DesignFiles 栏选择编译文件-的语言类型，这里选择VHDL File选项。然后在VHDL文本编译窗口中输入秒模块程序。

秒模块源程序如下： library ieee; use SECOND is port(clk,clr:in std_logic;----时钟/清零信号 sec1,sec0:out std_logic_vector(3 downto 0);----秒高位/低位 co:out std_logic);-------输出/进位信号 end SECOND; architecture SEC of SECOND is begin process(clk,clr) variable cnt1,cnt0:std_logic_vector(3 downto 0);---计数 begin if clr='1' then----当ckr为1时，高低位均为0 cnt1:="0000"; cnt0:="0000"; elsif clk'event and clk='1' then if cnt1="0101" and cnt0="1000" then----当记数为58（实际是经过59个记时脉冲）co<='1';----进位 cnt0:="1001";----低位为9 elsif cnt0<"1001" then----小于9时 cnt0:=cnt0+1;----计数 else cnt0:="0000"; if cnt1<"0101" then----高位小于5时 cnt1:=cnt1+1; else cnt1:="0000"; co<='0'; end if; end if; end if; sec1<=cnt1; sec0<=cnt0; end process; end SEC; 3.文件存盘。选择File→Save As命令，找到已经设立的文件夹，存盘文件名应与实体名一致。 4.创建工程。打开并建立新工程管理窗口，选择File→New Project Wizard命令，即弹出设置窗口，命名为57。

EDA课程设计——多功能数字钟课程设计报告

多功能数字电子钟一、设计要求 1、具有以二十四小时计时、显示、整点报时、时间设置和闹钟的功能。 2、设计精度要求为1S。二．系统功能描述 1 . 系统输入：系统状态及校时、定时转换的控制信号为k、mode、set；时钟信号clk,采用1024Hz；系统复位信号为reset。输入信号均由按键产生。系统输出：LED显示输出，蜂鸣器声音信号输出。多功能数字钟系统功能的具体描述如下： 2. 计时：正常工作状态下，每日按24h计时制计时并显示，蜂鸣器无声，逢整点报时。 3. 校时：在计时状态显示下，按下“set键”，进入“小时”校准状态，之后按下“k键”则进入“分”校准状态，继续按下“k键”则进入“秒复零”状态，第三次按下“k 键”又恢复到正常计时显示状态。 1）“小时”校准状态：在“小时”校准状态下，显示“小时”数码管以1Hz的频率递增计数。 2）“分”校准状态：在“分”校准状态下，显示“分”的数码管以1Hz的频率递增计数。 3）“秒”复零状态：在“秒复零”状态下，显示“秒”的数码管复零。 4. 整点报时：蜂鸣器在“59”分钟的第“51”、“53”、“55”、“57‘秒发频率为512Hz的低音，在“59”分钟的第 “59”秒发频率为1024Hz的高音，结束时为整点。 5. 显示：要求采用扫描显示方式驱动6个LED数码管显示小时、分、秒。闹钟：闹钟定时时间到，蜂鸣器发出周期为1s的“滴”、“滴”声，持续时间为10s；闹钟定时显示。 6. 闹钟定时设置：在闹钟定时显示状态下，按下“set键”，进入闹钟的“时”设置状态，之后按下“k键”进入闹钟的“分”设置状态，继续按下“k 键”则进入“秒”设置状态，第三次按下“k键”又恢复到闹钟定时显示状态。 1）闹钟“小时”设置状态：在闹钟“小时”设置状态下，显示“小时”的数码管以1Hz的频率递增计数。2）闹钟：“分”设置状态：在闹钟“分”设置状态下，显示“分”的数码管以1Hz的频率递增计数。三、控制器的MDS图及多功能数字系统结构逻辑框图 1、控制器的MDS图

EDA电子钟多功能数字时钟课程设计(含代码)[优秀]

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