CMOS八输入与非门
静态cmos8输入与非门的性能优化
实验目的：
1、通过对8输入与非门的性能优化掌握大扇入组合逻辑电路的设计优化方法；
2、掌握HSPICE等EDA软件的基本操作；
实验原理：
1、大扇入时的设计技术：
①调整晶体管尺寸；
②逐级加大晶体管尺寸；
③重新安排输入；
④重组逻辑结构；
2、8输入与非门的电路图：
图1 八输入与非门电路图
实验内容:
实验采用的软件为HSPICE C-2009.09，工艺库文件为MM180_LVT18_V113.LIB（0.18um）。首先我们以Wp/Wn=2/1的参考反相器为基准确定八输入与非门的Wp/Wn=2/8。这里我们取Wp/L=2,L=0.18um,Wn/L=8。
由书上的结论可以得到:“互补CMOS门的传播延时与输入模式是相关的。”如果考虑8输入与非门的输出由低至高的翻转，则有28-1种情形。显然要对它们都进行模拟是十分繁琐的。因此我们仅仅考虑引起最坏情况的输入组合（A=B=C=D=E=F=G=1，H=1→0,至于选该情形的理
如果不特别说明均指的是在该情形下）。而对于输出由将在3中进行解释,以下所讨论的t
pLH
由高到低翻转的情形输入模式类似的也有28-1种情形，但是如果考虑内部节点（图1中的节点1~7）电容的初始状态时，估计延时就变得相当复杂。这时最坏情形发生在内部节点都被充电至VDD-VTH时，然后通过下拉网络对负载电容及各节点电容进行放电。
下面我们对书上提到的四种设计技术进行逐一的验证：
1、调整晶体管尺寸:
根据书上结论:”如果负载电容主要是门自身的本征电容，则加宽器件只会增加‘自载’效应，对传播延时将不产生影响。只有当负载以扇出为主是放大尺寸才会起作用。”
①负载电容主要是门自身的本征电容:
我们考虑极端情形，即负载电容就是门自身的本征电容时：
这里我们取L=0.18um, Wp/L=2、3、4三种情况，对应的Wn/L=8、12、16。
编写的HSPICE网表代码如下：
nand
.lib 'C:\avanti\MM180_LVT18_V113.LIB' TT
.print v(out) v(a)
.param wn='4*wp'
mp1 out a vdd vdd P_LV_18_MM w=wp l=0.18um
mp2 out a vdd vdd P_LV_18_MM w=wp l=0.18um
mp3 out a vdd vdd P_LV_18_MM w=wp l=0.18um
mp4 out a vdd vdd P_LV_18_MM w=wp l=0.18um
mp5 out a vdd vdd P_LV_18_MM w=wp l=0.18um
mp6 out a vdd vdd P_LV_18_MM w=wp l=0.18um
mp7 out a vdd vdd P_LV_18_MM w=wp l=0.18um
mp8 out h vdd vdd P_LV_18_MM w=wp l=0.18um
mn1 out a 1 gnd N_LV_18_MM w=wn l=0.18um
mn2 1 a 2 gnd N_LV_18_MM w=wn l=0.18um
mn3 2 a 3 gnd N_LV_18_MM w=wn l=0.18um
mn4 3 a 4 gnd N_LV_18_MM w=wn l=0.18um
mn5 4 a 5 gnd N_LV_18_MM w=wn l=0.18um
mn6 5 a 6 gnd N_LV_18_MM w=wn l=0.18um
mn7 6 a 7 gnd N_LV_18_MM w=wn l=0.18um
mn8 7 h gnd gnd N_LV_18_MM w=wn l=0.18um
vdd vdd gnd dc 1.8
va a gnd dc 1.8
vh h gnd pulse 0v 1.8v 500ps 100ps 100ps 2ns 4ns
.data wp_table
wp
0.36um
0.54um
0.72um
.enddata
.tran 1ps 4.5ns sweep data=wp_table
.end
图2不同尺寸下8输入nand内部节点随输入电压变化曲线通过对上面波形（图2）的分析我们可以得到：
a.利用输入为A=B=C=D=E=F=G=1,H=0→1来近似等效t pHL的最坏情形是可行的。因为我们可以看到在此情形下节点1~7的电压近似都等于VDD-VTH。之后的讨论在没有特地说明的情况下我们均用该输入情形来近似t pHL的最坏情形。
b.当我们以参考反相器为标准设计8输入与非门时，最坏情形下的t pLH大于t pHL，这时设计的主要矛盾在于减小t pHL。
图3负载电容为门自身本征电容时不同尺寸nand的瞬态响应波形图
分析上面波形（图3）我们可以得到：
当负载电容为门自身本征电容时，增加晶体管的尺寸t pHL是没有减少的。由图2得到的结论我们可以近似认为此时是内部节点全部被充电到VDD-VTH时的最坏情形。简单作一个半定量解释：对于晶体管导通时的等效电阻R eq随着晶体管尺寸增大近似线性减小，而节点电容却近似线性增大，所以电阻和电容的乘积基本不变，延时也就不随尺寸变化。这个结论其实与在反相器实验中的“本征延时与反相器的尺寸无关”类似。而对于t pLH我们可以看到，它随尺寸增大不但没有减少反而略有增加，这可以解释为：在此情形下8个pmos并联构成的上拉网络只有一个导通，对于电阻的变化只有一个晶体管“贡献”，但是对于电容变化却是8个晶体管漏端寄生电容共同“贡献”，这种结果使得t PLH随着尺寸增加而略有增大。这样我们可以得到：当负载电容为门自身的本征电容时，增加晶体管尺寸不仅不能改善延时，反而“晶体管尺寸的增加会产生较大的寄生电容，这不仅会增加该门的传播延时，还会对前一级的门产生较大的负载。”
②负载电容与扇出电容为主时：
这里我们只需对①中的代码进行稍稍的修改，即在输出端加一个相对于门自身本征电容大的多的负载电容CL。这里我们取CL=50fF。
修改完的HSPICE网表代码如下：
nand
.lib 'C:\avanti\MM180_LVT18_V113.LIB' TT
.print v(out) v(a)
.param wn='4*wp'
mp1 out a vdd vdd P_LV_18_MM w=wp l=0.18um
mp2 out a vdd vdd P_LV_18_MM w=wp l=0.18um
mp3 out a vdd vdd P_LV_18_MM w=wp l=0.18um
mp4 out a vdd vdd P_LV_18_MM w=wp l=0.18um
mp5 out a vdd vdd P_LV_18_MM w=wp l=0.18um
mp6 out a vdd vdd P_LV_18_MM w=wp l=0.18um
mp7 out a vdd vdd P_LV_18_MM w=wp l=0.18um
mp8 out h vdd vdd P_LV_18_MM w=wp l=0.18um
mn1 out a 1 gnd N_LV_18_MM w=wn l=0.18um
mn2 1 a 2 gnd N_LV_18_MM w=wn l=0.18um
mn3 2 a 3 gnd N_LV_18_MM w=wn l=0.18um
mn4 3 a 4 gnd N_LV_18_MM w=wn l=0.18um
mn5 4 a 5 gnd N_LV_18_MM w=wn l=0.18um
mn6 5 a 6 gnd N_LV_18_MM w=wn l=0.18um
mn7 6 a 7 gnd N_LV_18_MM w=wn l=0.18um
mn8 7 h gnd gnd N_LV_18_MM w=wn l=0.18um
cl out gnd 50ff
vdd vdd gnd dc 1.8
va a gnd dc 1.8
vh h gnd pulse 0v 1.8v 500ps 100ps 100ps 2ns 4ns
.data wp_table
wp
0.36um
0.54um
0.72um
.enddata
.tran 1ps 4.5ns sweep data=wp_table
.end
图4负载电容以扇出电容为主时不同尺寸nand的瞬态响应波形图
通过对上面波形（图4）的分析我们可以得到：当负载电容以扇出电容为主时，放大晶体管尺寸能使晶体管具有更大的充放电电流从而能够减小时间常数。这个结论其实与反相器链的结论是类似的，而更为一般的方法应该是在输出端与负载间接一个缓冲器链（或反相器链），
使得门自身的本征电容，缓冲器（或反相器）的本征电容，扇出电容按4的比例递增，选择适当的级数，可以使得门的延时得到优化。
2、逐级加大晶体管尺寸:
根据书上结论“逐级加大晶体管尺寸可以改善t pHL”，显然只有在t pHL为制约8输入与非门的瓶颈时，这种改善才是有意义的。而我们在1中看到的按照参考反相器设计的8输入与非门延时的限制在于t pLH而不是t pHL，所以这里我们抛开按照参考反相器设计的8输入与非门而采用最小尺寸的nmos下拉网络对比逐级增大的nmos下拉网络，看看这种设计能够给t pHL 带来的改善程度，同时看看它对t pLH有何影响。此处我们不考虑扇出电容CL。
HSPICE网表代码如下所示：
nand
.lib 'C:\avanti\MM180_LVT18_V113.LIB' TT
.print v(out) v(a) v(h)
.param wn1='0.18um*(1+1*n)'
.param wn2='0.18um*(1+2*n)'
.param wn3='0.18um*(1+3*n)'
.param wn4='0.18um*(1+4*n)'
.param wn5='0.18um*(1+5*n)'
.param wn6='0.18um*(1+6*n)'
.param wn7='0.18um*(1+7*n)'
.param wn8='0.18um*(1+8*n)'
mp1 out a vdd vdd P_LV_18_MM w=0.36um l=0.18um
mp2 out a vdd vdd P_LV_18_MM w=0.36um l=0.18um
mp3 out a vdd vdd P_LV_18_MM w=0.36um l=0.18um
mp4 out a vdd vdd P_LV_18_MM w=0.36um l=0.18um
mp5 out a vdd vdd P_LV_18_MM w=0.36um l=0.18um
mp6 out a vdd vdd P_LV_18_MM w=0.36um l=0.18um
mp7 out a vdd vdd P_LV_18_MM w=0.36um l=0.18um
mp8 out h vdd vdd P_LV_18_MM w=0.36um l=0.18um
mn1 out a 1 gnd N_LV_18_MM w=wn1 l=0.18um
mn2 1 a 2 gnd N_LV_18_MM w=wn2 l=0.18um
mn3 2 a 3 gnd N_LV_18_MM w=wn3 l=0.18um
mn4 3 a 4 gnd N_LV_18_MM w=wn4 l=0.18um
mn5 4 a 5 gnd N_LV_18_MM w=wn5 l=0.18um
mn6 5 a 6 gnd N_LV_18_MM w=wn6 l=0.18um
mn7 6 a 7 gnd N_LV_18_MM w=wn7 l=0.18um
mn8 7 h gnd gnd N_LV_18_MM w=wn8 l=0.18um
vdd vdd gnd dc 1.8
va a gnd dc 1.8v
vh h gnd pulse 0v 1.8v 1ns 100ps 100ps 2ns 4ns
.data n_table
n
1
2
3
.enddata
.tran 1ps 5ns sweep data=n_table
.end
图5下拉网络的NMOSFET尺寸按不同公差递增的8输入与非门的瞬态响应波形图
分析上面波形（图5）我们可以得出以下结论：
a.下拉网络逐级递增晶体管尺寸后的8输入与非门的t pHL与下拉网络按最小尺寸设计的8输入与非门的t pHL有明显改善；
b.对于下拉网络逐级递增晶体管尺寸后的8输入与非门，不同的公差所能带来的t pHL的改善是十分有限的；
c.逐级递增晶体管尺寸后的8输入与非门的t pLH是增加的，换言之，这种改善是以牺牲tpLH 为代价的。此外t pLH的增加是随公差的增加而明显增加的；
d.采用该技术的前提条件是：首先，改善前t pHL大于t pLH，其次改善后的t pHL的减小量大于t pLH的增加量。满足这两个条件后才是有意义的。
3、重新安排输入:
编写的HSPICE网表代码如下：
①输入模式为A=B=C=D=E=F=G=1，H=0→1→0
nand
.lib 'C:\avanti\MM180_LVT18_V113.LIB' TT
.print v(out) v(a) v(b) v(h)
mp1 out a vdd vdd P_LV_18_MM w=0.36um l=0.18um
mp2 out a vdd vdd P_LV_18_MM w=0.36um l=0.18um
mp3 out a vdd vdd P_LV_18_MM w=0.36um l=0.18um
mp4 out a vdd vdd P_LV_18_MM w=0.36um l=0.18um
mp5 out a vdd vdd P_LV_18_MM w=0.36um l=0.18um
mp6 out a vdd vdd P_LV_18_MM w=0.36um l=0.18um
mp7 out a vdd vdd P_LV_18_MM w=0.36um l=0.18um
mp8 out h vdd vdd P_LV_18_MM w=0.36um l=0.18um
mn1 out a 1 gnd N_LV_18_MM w=0.72um l=0.18um
mn2 1 a 2 gnd N_LV_18_MM w=0.72um l=0.18um
mn3 2 a 3 gnd N_LV_18_MM w=0.72um l=0.18um
mn4 3 a 4 gnd N_LV_18_MM w=0.72um l=0.18um
mn5 4 a 5 gnd N_LV_18_MM w=0.72um l=0.18um
mn6 5 a 6 gnd N_LV_18_MM w=0.72um l=0.18um
mn7 6 a 7 gnd N_LV_18_MM w=0.72um l=0.18um
mn8 7 h gnd gnd N_LV_18_MM w=0.72um l=0.18um
vdd vdd gnd dc 1.8
va a gnd dc 1.8v
vh h gnd pulse 0v 1.8v 1ns 100ps 100ps 2ns 4ns
.tran 1ps 5ns
.end
②输入模式为A=0→1→0，B=C=D=E=F=G=H=1
nand
.lib 'C:\avanti\MM180_LVT18_V113.LIB' TT
.print v(out) v(a) v(b) v(h)
mp1 out a vdd vdd P_LV_18_MM w=0.36um l=0.18um
mp2 out b vdd vdd P_LV_18_MM w=0.36um l=0.18um
mp3 out b vdd vdd P_LV_18_MM w=0.36um l=0.18um
mp4 out b vdd vdd P_LV_18_MM w=0.36um l=0.18um
mp5 out b vdd vdd P_LV_18_MM w=0.36um l=0.18um
mp6 out b vdd vdd P_LV_18_MM w=0.36um l=0.18um
mp7 out b vdd vdd P_LV_18_MM w=0.36um l=0.18um
mp8 out b vdd vdd P_LV_18_MM w=0.36um l=0.18um
mn1 out a 1 gnd N_LV_18_MM w=0.72um l=0.18um
mn2 1 a 2 gnd N_LV_18_MM w=0.72um l=0.18um
mn3 2 b 3 gnd N_LV_18_MM w=0.72um l=0.18um
mn4 3 b 4 gnd N_LV_18_MM w=0.72um l=0.18um
mn5 4 b 5 gnd N_LV_18_MM w=0.72um l=0.18um
mn6 5 b 6 gnd N_LV_18_MM w=0.72um l=0.18um
mn7 6 b 7 gnd N_LV_18_MM w=0.72um l=0.18um
mn8 7 b gnd gnd N_LV_18_MM w=0.72um l=0.18um
vdd vdd gnd dc 1.8
vb b gnd dc 1.8v
va a gnd pulse 0v 1.8v 1ns 100ps 100ps 2ns 4ns
.tran 1ps 5ns
.end
分析下面波形（图6）我们可以得到：不同输入模式下的时间延时（无论是t pLH还是t pHL）都是不同的。而且越靠近输出端，时间延时越短。这可以解释为：对于tpHL，在输入模式为A=B=C=D=E=F=G=1，H=0→1的情况下，需要对out及内部的1~7节点电容（见图1）进行放电，而在输入模式为A=0→1，B=C=D=E=F=G=H=1的情况下，电路已经提前对1~7节点电容进行放电。所以后者比前者具有更小的t pHL。（这也就解释在2中逐级增大晶体管尺寸和增大逐级增加的尺寸公差为什么会使得t pLH增大。）对于t pLH，在输入模式为
A=B=C=D=E=F=G=1，H=1→0的情况下，VDD不仅要给out节点电容充电，还要给内部1~7
节点电容充电，而在而在输入模式为A=1→0，B=C=D=E=F=G=H=1的情况下，VDD 只需给out 节点电容充电。所以后者比前者具有更小的t pLH 。（这也正是我们将输入模式为H=0→1， A=B=C=D=E=F=G=1定为研究t pLH 的最坏情形的原因。）所以通过重新安排输入，使关键路径靠近门的输出节点是可以改善门的延时的。
图6两种输入模式下的瞬态响应波形图
4、重组逻辑结构:
对八输入与非逻辑重组逻辑结构，我们可以得到下图（图7~9）三种逻辑结构： ①利用四输入与非门、或非门和反相器实现八输入与非逻辑
:
A B C D E F G H
图7利用四输入与非门、或非门和反相器实现八输入与非逻辑
HSPICE 网表代码如下: nand
.lib 'C:\avanti\MM180_LVT18_V113.LIB' TT .global vdd
xnand1 a a a a 1 nandfour xnand2 a a a h 2 nandfour xnor 1 2 3 nortwo xinv 3 out inv
vdd vdd gnd dc 1.8v
va a gnd dc 1.8v
vh h gnd pulse 0v 1.8v 500ps 100ps 100ps 1ns 2ns
.subckt inv in out wn=0.18um wp=0.36um
m1 out in vdd vdd P_LV_18_MM w=wp l=0.18um m2 out in gnd gnd N_LV_18_MM w=wn l=0.18um .ends inv
.subckt nandfour a b c d out wn=0.72um wp=0.36um mp1 out a vdd vdd P_LV_18_MM w=wp l=0.18um mp2 out b vdd vdd P_LV_18_MM w=wp l=0.18um mp3 out c vdd vdd P_LV_18_MM w=wp l=0.18um mp4 out d vdd vdd P_LV_18_MM w=wp l=0.18um mn1 out a 1 gnd N_LV_18_MM w=wn l=0.18um mn2 1 b 2 gnd N_LV_18_MM w=wn l=0.18um mn3 2 c 3 gnd N_LV_18_MM w=wn l=0.18um mn4 3 d gnd gnd N_LV_18_MM w=wn l=0.18um .ends nandfour
.subckt nortwo a b out wn=0.18um wp=0.72um mp1 out a 1 vdd P_LV_18_MM w=wp l=0.18um mp2 1 b vdd vdd P_LV_18_MM w=wp l=0.18um mn1 out a gnd gnd N_LV_18_MM w=wn l=0.18um mn2 out b gnd gnd N_LV_18_MM w=wn l=0.18um .ends nortwo .tran 1ps 2.5ns .end
②利用四输入或非门、与非门和反相器实现八输入与非逻辑：
A B
C D
E F
G H
图8利用四输入或非门、与非门和反相器实现八输入与非逻辑
HSPICE 网表代码如下: nand
.lib 'C:\avanti\MM180_LVT18_V113.LIB' TT .global vdd
xnand1 a a 1 nandtwo xnand2 a a 2 nandtwo xnand3 a a 3 nandtwo xnand4 a h 4 nandtwo xnor 1 2 3 4 5 norfour
xinv 5 out inv
vdd vdd gnd dc 1.8v va a gnd dc 1.8v
vh h gnd pulse 0v 1.8v 500ps 100ps 100ps 1ns 2ns .subckt inv in out wn=0.18um wp=0.36um m1 out in vdd vdd P_LV_18_MM w=wp l=0.18um m2 out in gnd gnd N_LV_18_MM w=wn l=0.18um .ends inv
.subckt nandtwo a b out wn=0.36um wp=0.36um mp1 out a vdd vdd P_LV_18_MM w=wp l=0.18um mp2 out b vdd vdd P_LV_18_MM w=wp l=0.18um mn1 out a 1 gnd N_LV_18_MM w=wn l=0.18um mn2 1 b gnd gnd N_LV_18_MM w=wn l=0.18um .ends nandtwo
.subckt norfour a b c d out wn=0.18um wp=1.44um mp1 out a 1 vdd P_LV_18_MM w=wp l=0.18um mp2 1 b 2 vdd P_LV_18_MM w=wp l=0.18um mp3 2 c 3 vdd P_LV_18_MM w=wp l=0.18um mp4 3 d vdd vdd P_LV_18_MM w=wp l=0.18um mn1 out a gnd gnd N_LV_18_MM w=wn l=0.18um mn2 out b gnd gnd N_LV_18_MM w=wn l=0.18um mn3 out c gnd gnd N_LV_18_MM w=wn l=0.18um mn4 out d gnd gnd N_LV_18_MM w=wn l=0.18um .ends norfour .tran 1ps 2.5ns
.end
③利用与非门和或非门实现八输入与非逻辑：
A B
C D
E F
G H
图9利用与非门和或非门实现八输入与非逻辑
HSPICE 网表代码如下:
nand
.lib 'C:\avanti\MM180_LVT18_V113.LIB' TT .global vdd
xnand1 a a 1 nandtwo
xnand2 a a 2 nandtwo
xnand3 a a 3 nandtwo
xnand4 a h 4 nandtwo
xnor1 1 2 5 nortwo
xnor2 3 4 6 nortwo
xnand5 5 6 out nandtwo
vdd vdd gnd dc 1.8v
va a gnd dc 1.8v
vh h gnd pulse 0v 1.8v 500ps 100ps 100ps 1ns 2ns
.subckt inv in out wn=0.18um wp=0.36um
m1 out in vdd vdd P_LV_18_MM w=wp l=0.18um
m2 out in gnd gnd N_LV_18_MM w=wn l=0.18um
.ends inv
.subckt nandtwo a b out wn=0.36um wp=0.36um
mp1 out a vdd vdd P_LV_18_MM w=wp l=0.18um
mp2 out b vdd vdd P_LV_18_MM w=wp l=0.18um
mn1 out a 1 gnd N_LV_18_MM w=wn l=0.18um
mn2 1 b gnd gnd N_LV_18_MM w=wn l=0.18um
.ends nandtwo
.subckt nortwo a b out wn=0.18um wp=0.72um
mp1 out a 1 vdd P_LV_18_MM w=wp l=0.18um
mp2 1 b vdd vdd P_LV_18_MM w=wp l=0.18um
mn1 out a gnd gnd N_LV_18_MM w=wn l=0.18um
mn2 out b gnd gnd N_LV_18_MM w=wn l=0.18um
.ends nortwo
.tran 1ps 2.5ns
.end
图10重组逻辑后于重组逻辑前瞬态响应波形图
分下上面波形（图10）我们可以得到：结构③较结构①、②和重组逻辑结构之前相比，有更小的t pHL和t pLH，我们还可以看到结构②较重组逻辑结构之前相比，有更大的t pHL和t pL H。这说明了重组逻辑结构不一定能改善延时，如果重组逻辑结构不合理，甚至有可能增大延时。
电路四输入与非门设计
课程设计任务书 学生姓名：专业班级：电子1003班 指导教师：封小钰工作单位：信息工程学院 题目: CMOS四输入与非门电路设计 初始条件： 计算机、ORCAD软件、L-EDIT软件 要求完成的主要任务:（包括课程设计工作量及其技术要求，以及说明书撰写等具体要求） 1、课程设计工作量：2周 2、技术要求： （1）学习ORCAD软件、L-EDIT软件。 （2）设计一个CMOS四输入与非门电路。 （3）利用ORCAD软件、L-EDIT软件对该电路进行系统设计、电路设计和版图设计，并进行相应的设计、模拟和仿真工作。 3、查阅至少5篇参考文献。按《武汉理工大学课程设计工作规范》要求撰写设计报告书。全文用A4纸打印，图纸应符合绘图规范。 时间安排： 2013.11.22布置课程设计任务、选题；讲解课程设计具体实施计划与课程设计报告格式的要求；课程设计答疑事项。 2013.11.25-11.27学习ORCAD软件、L-EDIT软件，查阅相关资料，复习所设计内容的基本理论知识。 2013.11.28-12.5对CMOS四输入与非门电路进行设计仿真工作，完成课设报告的撰写。 2013.12.6 提交课程设计报告，进行答辩。 指导教师签名：年月日 系主任（或责任教师）签名：年月日
摘要........................................................................ I Abstract ................................................................... II 1 绪论 (1) 2 设计内容及要求 (2) 2.1 设计的目的及主要任务 (2) 2.2 设计思想 (2) 3软件介绍 (3) 3.1 OrCAD简介 (3) 3.2 L-Edit简介 (4) 4 COMS四输入与非门电路介绍 (5) 4.1 COMS四输入与非门电路组成 (5) 4.2 四输入与非门电路真值表 (6) 5 Cadence中四输入与非门电路的设计 (7) 5.1 四输入与非门电路原理图的绘制 (7) 5.2 四输入与非门电路的仿真 (8) 6 L-EDIT中四输入与非门电路版图的设计 (10) 6.1 版图设计的基本知识 (10) 6.2 基本MOS单元的绘制 (11) 6.3 COMS四输入与非门的版图设计 (13) 7课程设计总结 (14) 参考文献 (15)
集成电路课程设计(CMOS二输入及门)
） 课程设计任务书 学生姓名：王伟专业班级：电子1001班 指导教师：刘金根工作单位：信息工程学院题目: 基于CMOS的二输入与门电路 初始条件： 计算机、Cadence软件、L-Edit软件 要求完成的主要任务:（包括课程设计工作量及其技术要求，以及说明书撰写等具体要求） & 1、课程设计工作量：2周 2、技术要求： （1）学习Cadence IC软件和L-Edit软件。 （2）设计一个基于CMOS的二输入的与门电路。 （3）利用Cadence和L-Edit软件对该电路进行系统设计、电路设计和版图设计，并进行相应的设计、模拟和仿真工作。 3、查阅至少5篇参考文献。按《武汉理工大学课程设计工作规范》要求撰写设计报告书。全文用A4纸打印，图纸应符合绘图规范。 时间安排： 布置课程设计任务、选题；讲解课程设计具体实施计划与课程设计报告格式的要求；课程设计答疑事项。 | 学习Cadence IC和L-Edit软件，查阅相关资料，复习所设计内容的基本理论知识。 对二输入与门电路进行设计仿真工作，完成课设报告的撰写。 提交课程设计报告，进行答辩。 指导教师签名：年月日系主任（或责任教师）签名：年月日
目录 # 摘要 (2) 绪论…....………………………………………….………………….. ..3 一、设计要求 (4) 二、设计原理 (4) 三、设计思路 (4) 3.1、非门电路 (4) 3.2、二输入与非门电路 (6) 、二输入与门电路 (8) } 四、二输入与门电路设计 (9) 4.1、原理图设计 (9) 4.2、仿真分析 (10) 4.3、生成网络表 (13) 五、版图设计........................ (20) 、PMOS管版图设计 (20) 、NMOS管版图设计 (22) 、与门版图设计 (23)
输入与非门电路版图设计
成绩评定表
课程设计任务书
目录 1 绪论 (1) 1.1设计背景 (1) 1.2设计目标 (1) 2 四输入与非门电路 (2) 2.1电路原理图 (2) 2.2四输入与非门电路仿真观察波形 (2) 2.3四输入与非门电路的版图绘制 (3) 2.4四输入与非门版图电路仿真观察波形 (4) 2.5LVS检查匹配 (5) 总结 (7) 参考文献 (8) 附录一：电路原理图网表 (9) 附录二：版图网表 (10)
1 绪论 1.1 设计背景 tanner是用来IC版图绘制软件，许多EDA系统软件的电路模拟部分是应用Spice程序来完成的，而tanner软件是一款学习阶段应用的版图绘制软件，对于初学者是一个上手快，操作简单的EDA软件。 Tanner集成电路设计软件是由Tanner Research 公司开发的基于Windows 平台的用于集成电路设计的工具软件。该软件功能十分强大，易学易用，包括S-Edit，T-Spice，W-Edit，L-Edit与LVS，从电路设计、分析模拟到电路布局一应俱全。其中的L-Edit版图编辑器在国内应用广泛，具有很高知名度。 L-Edit Pro是Tanner EDA软件公司所出品的一个IC设计和验证的高性能软件系统模块，具有高效率，交互式等特点，强大而且完善的功能包括从IC设计到输出，以及最后的加工服务，完全可以媲美百万美元级的IC设计软件。L-Edit Pro包含IC设计编辑器(Layout Editor)、自动布线系统(Standard Cell Place & Route)、线上设计规则检查器（DRC）、组件特性提取器（Device Extractor）、设计布局与电路netlist的比较器(LVS)、CMOS Library、Marco Library，这些模块组成了一个完整的IC设计与验证解决方案。L-Edit Pro丰富完善的功能为每个IC设计者和生产商提供了快速、易用、精确的设计系统。 1.2设计目标 1.用tanner软件中的原理图编辑器S-Edit编辑四输入与非门电路原理图。 2.用tanner软件中的W-Edit对四输入与非门电路进行仿真，并观察波形。 3.用tanner软件中的L-Edit绘制四输入与非门版图，并进行DRC验证。 4.用W-Edit对四输入与非门的版图电路进行仿真并观察波形。 5.用tanner软件中的layout-Edit对四输入与非门进行LVS检验观察原理图与版图的匹配程度。
设计一 四位与非门的电路设计
四位与非门的电路设计 一、课程设计的目的 1、学会使用电路设计与仿真软件工具Hspice ，熟练地用网表文件来描述模拟电路，并熟悉应用Hspice 内部元件库。通过该实验，掌握Hspice 的设计方法，加深对课程知识的感性认识，增强电路设计与综合分析能力。 2、本次课程设计是用Hspice 软件来实现对四位与非门电路的设计与仿真，熟悉用MOS 器件来设计四位逻辑输入与非门电路，了解用MOS 器件设计与TTL 与非门的优缺点。 二、课程设计的内容和要求 1、内容：用仿真软件HSPICE ，用网表文件来描述模拟电路； 2、要求：用MOS 器件来设计四位逻辑输入与非门电路。 三、设计的原理 1、四输入与非门符号图及原理 A OUTPUT NAND4 1 2 3 45 D C B 真值表如下所示
A B C D Y 0 0 0 0 1 0 0 0 1 1 0 0 1 0 1 0 0 1 1 1 0 1 0 0 1 0 1 0 1 1 0 1 1 0 1 0 1 1 1 1 1 0 0 0 1 1 0 0 1 1 1 0 1 0 1 1 0 1 1 1 1 1 0 0 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 0 四输入端CMOS与非门电路，其中包括四个串联的N沟道增强型MOS管和四个并联的P沟道增强型MOS管。每个输入端连到一个N沟道和一个P沟道MOS管的栅极。当输入端A、B、C、D中只要有一个为低电平时，就会使与它相连的NMOS管截止，与它相连的PMOS管导通，输出为高电平；仅当A、B、C、D全为高电平时，才会使四个串联的NMOS管都导通，使四个并联的PMOS管都截止，输出为低电平。设计电路图如下图所示：
cad设计二输入讲解
《集成电路CAD》课程设计报告》 ——两输入或非门的设计 班级： 学号： 姓名： 指导教师：
一、设计要求 （1）绘制电路图 a、明确电路结构； b、明确电路中器件的类型、数目； c、明确电路中端口的数目以及所联接的信号类型； d、确定MOS的宽长比，确定MOS管的尺寸，沟长采用所用工艺规定的最 小条宽的整数倍。 （2）根据电路结构绘制版图 在正确的电路结构基础上，绘制版图： a、要求版图中电路的元件数目、类型以及尺寸与所画电路结构保持一致； b、要求元件之间连接正确，并与所确定电路结构保持一致； c、要求版图中电路的端口数目、位置与所确定电路保持一致； （3）DRC验证 绘制版图后要进行DRC验证： a、采用DRC规则文件对绘制版图进行DRC校验； b、根据校验提示语句修改版图直至正确为止，提交正确的DRC校验结果。 （4）撰写课程设计报告 按以下要求书写： a、报告严格按照以下提供模板格式书写； b、报告内容要含有原电路电路图以及所绘制版图的截图； c、报告内容要含有DRC校验结果（相关截图以及文件）。 二、设计目的 1、熟悉candence软件，并掌握其各种工具的使用方法。 2、用cadence设计一个三输入或非门，并画出仿真电路、版图、并验证其特性。 三、设计的具体实现 1.电路概述 二输入或非门有两个输入端A和B以及一个输出端Q，当A端或B端为高电平时输出为低电平，当两个输入都为低电平输出才为高，表达式如下所示： = Y+ A B
或非门的电路符号和真值表如图1所示： 图2 由于此次是用CMOS管构建的二输入或非门，而CMOS管的基本门电路有非门、与非门、或非门等，所以直接用CMOS管搭建出二输或非门电路。原理图如图二所示。 2.cadence简介： Cadence公司的电子设计自动化（Electronic Design Automation）产品涵盖了电子设计的整个流程，包括系统级设计，功能验证，IC综合及布局布线，模拟、混合信号及射频IC设计，全定制集成电路设计，IC物理验证，PCB设计和硬件仿真建模等。本次设计是基于cadence工具的三输入或非门的电路和版图设计。
7400TTL2输入端四与非门
7400TTL2输入端四与非门 7401TTL集电极开路2输入端四与非门7402TTL2输入端四或非门 7403TTL集电极开路2输入端四与非门7404TTL六反相器 7405TTL集电极开路六反相器 7406TTL集电极开路六反相高压驱动器7407TTL集电极开路六正相高压驱动器7408TTL2输入端四与门 7409TTL集电极开路2输入端四与门7410TTL3输入端3与非门
74107TTL带清除主从双J-K触发器74109TTL带预置清除正触发双J-K触发器7411TTL3输入端3与门 74112TTL带预置清除负触发双J-K触发器7412TTL开路输出3输入端三与非门74121TTL单稳态多谐振荡器 74122TTL可再触发单稳态多谐振荡器74123TTL双可再触发单稳态多谐振荡器74125TTL三态输出高有效四总线缓冲门74126TTL三态输出低有效四总线缓冲门7413TTL4输入端双与非施密特触发器
74132TTL2输入端四与非施密特触发器74133TTL13输入端与非门 74136TTL四异或门 74138TTL3-8线译码器/复工器 74139TTL双2-4线译码器/复工器7414TTL六反相施密特触发器 74145TTLBCD—十进制译码/驱动器7415TTL开路输出3输入端三与门74150TTL16选1数据选择/多路开关74151TTL8选1数据选择器 74153TTL双4选1数据选择器
74154TTL4线—16线译码器 74155TTL图腾柱输出译码器/分配器 74156TTL开路输出译码器/分配器 74157TTL同相输出四2选1数据选择器 74158TTL反相输出四2选1数据选择器7416TTL开路输出六反相缓冲/驱动器 74160TTL可预置BCD异步清除计数器74161TTL可予制四位二进制异步清除计数器74162TTL可预置BCD同步清除计数器74163TTL可予制四位二进制同步清除计数器74164TTL八位串行入/并行输出移位寄存器74165TTL八位并行入/串行输出移位寄存器
最新与门电路和与非门电路原理培训资料
什么是与门电路及与非门电路原理？ 什么是与门电路 从小巧的电子手表，到复杂的电子计算机，它们的许多元件被制成集成电路的形式，即把几十、几百，甚至成干上万个电子元件制作在一块半导体片或绝缘片上。每种集成电路都有它独特的作用。有一种用得最多的集成电路叫门电路。常用的门电路有与门、非门、与非门。 什么是门电路 “门”顾名思义起开关作用。任何“门”的开放都是有条件的。例如．一名学生去买书包，只买既好看又给买的，那么他的家门只对“好看”与“结实”这两个条件同时具备的书包才开放。 门电路是起开关作用的集成电路。由于开放的条件不同，而分为与门、非门、与非门等等。 与门 我们先学习与门，在这之前请大家先看图15-16，懂得什么是高电位，什么是低电位。
图15-17甲是我们实验用的与用的与门，它有两个输入端Ａ、Ｂ和一个输出端。图15-17乙是它连人电路中的情形，发光二极管是用来显示输出端的电位高低：输出端是高电位，二极管发光；输出端是低电位，二极管不发光。 实验 照图15-18甲、乙、丙、丁的顺序做实验。图中由A、B引出的带箭头的弧线，表示把输入端接到高电位或低电位的导线。每次实验根据二极管是否发光，判定输出端电位的高低。
输入端着时，它的电位是高电位，照图15-18戊那样，让两输人端都空着，则输出瑞的电位是高电位，二极管发光。 可见，与门只在输入端A与输入端Ｂ都是高电位时，输出端才是高电位；输入端Ａ、Ｂ只要有一个是低电位，或者两个都是低电位时，输出端也是低电位。输人端空着时，输出端是高电位。 与门的应用 图15-19是应用与门的基本电路，只有两个输入端Ａ、Ｂ同低电位间的开关同时断开，Ａ与Ｂ才同时是高电位，输出端也因而是高电位，用电器开始工作。
Lab 2 二与非门电路原理图设计
Lab 2 二与非门电路原理图设计 1.实验目的 1.1了解Schematic设计环境 1.2掌握二与非门电路原理图输入方法 1.3掌握逻辑符号创建方法 2.实验原理 2.1Schematic设计环境 启动Schematic Editor后，在命令解释窗口CIW中，打开任意库与单元中的Schematic视图，浏览Schematic Editing窗口如图2.1所示，顶部为菜单栏（Menu），左侧为图标栏（Icon Bar），具体介绍如下： 图2.1 Schematic Editing窗口 菜单栏 菜单栏中可选菜单有Tool、Design、Window、Edit、Add、Check、Sheet、Options等项。其中常用菜单有： Tool菜单提供设计工具以及辅助命令。比如，lab4、lab5所使用的仿真工具ADE，就在Tool下拉菜单中。 Window菜单中的各选项有调整窗口的辅助功能。比如，Zoom选项对窗口放大（Zoom in）与缩小（Zoom out），fit选项将窗口调整为居中，redraw选项为刷新。 Edit菜单实现具体的编辑功能，主要有取消操作（Undo）、重复操作（Redo）、拉伸（Stretch）、拷贝（copy）、移动（Move）、删除（Delete）、旋转（Rotate）、属性（Properties）、选择（Select）、查找（Search）等子菜单，在以下实验中将大量应用。 Add菜单用于添加编辑所需要的各种素材，比如元件（Instance）或输入输出端点（pin）等。 图标栏 图标栏内的所有命令都可以在菜单栏实现，图标栏提供使用频率较高的一些
4012 CMOS 双4输入与非门
TL F 5940CD4002M CD4002C Dual 4-Input NOR Gate CD4012M CD4012C Dual 4-Input NAND Gate March 1988 CD4002M CD4002C Dual 4-Input NOR Gate CD4012M CD4012C Dual 4-Input NAND Gate General Description These NOR and NAND gates are monolithic complementa-ry MOS (CMOS)integrated circuits The N-and P-channel enhancement mode transistors provide a symmetrical cir-cuit with output swings essentially equal to the supply volt-age This results in high noise immunity over a wide supply voltage range No DC power other than that caused by leak-age current is consumed during static conditions All inputs are protected against static discharge and latching condi-tions Features Y Wide supply voltage range 3 0V to 15V Y Low power 10nW (typ )Y High noise immunity 0 45V DD (typ ) Applications Y Automotive Y Alarm system Y Data terminals Y Industrial controls Y Instrumentation Y Remote metering Y Medical Electronics Y Computers Connection Diagrams CD4002 Dual-In-Line Package TL F 5940–1Top View CD4012 Dual-In-Line Package TL F 5940–2 Top View Order Number CD4002or CD4012 C 1995National Semiconductor Corporation RRD-B30M105 Printed in U S A
数字电子技术基础第三版第二章答案
第二章逻辑门电路 第一节重点与难点 一、重点： 1．TTL与非门外特性 （1）电压传输特性及输入噪声容限：由电压传输特性曲线可以得出与非门的输出信号随输入信号的变化情况，同时还可以得出反映与非门抗干扰能力的参数U on、U off、U NH和U NL。开门电平U ON是保证输出电平为最高低电平时输入高电平的最小值。关门电平U OFF是保证输出电平为最小高电平时，所允许的输入低电平的最大值。 （2）输入特性：描述与非门对信号源的负载效应。根据输入端电平的高低，与非门呈现出不同的负载效应，当输入端为低电平U IL时，与非门对信号源是灌电流负载，输入低电平电流I IL通常为1～。当输入端为高电平U IH时，与非门对信号源呈现拉电流负载，输入高电平电流I IH通常小于50μA。 （3）输入负载特性：实际应用中，往往遇到在与非门输入端与地或信号源之间接入电阻的情况，电阻的取值不同，将影响相应输入端的电平取值。当R≤关门电阻R OFF时，相应的输入端相当于输入低电平；当R≥?开门电阻R ON时，相应的输入端相当于输入高电平。 2．其它类型的TTL门电路 （1）集电极开路与非门（OC门） 多个TTL与非门输出端不能直接并联使用，实现线与功能。而集电极开路与非门（OC 门）输出端可以直接相连，实现线与的功能，它与普通的TTL与非门的差别在于用外接电阻代替复合管。 （2）三态门TSL 三态门即保持推拉式输出级的优点，又能实现线与功能。它的输出除了具有一般与非门的两种状态外，还具有高输出阻抗的第三个状态，称为高阻态，又称禁止态。处于何种状态由使能端控制。 3．CMOS逻辑门电路 CMOS反相器和CMOS传输门是CMOS逻辑门电路的最基本单元电路，由此可以构成各种CMOS逻辑电路。当CMOS反相器处于稳态时，无论输出高电平还是低电平，两管中总有一管导通，一管截止，电源仅向反相器提供nA级电流，功耗非常小。CMOS器件门限电平U TH近似等于1/2U DD，可获得最大限度的输入端噪声容限U NH和U NL=1/2U DD。 二、难点： 1．根据TTL与非门特性，正确分析和设计电路； 2．ECL门电路的逻辑功能分析； 3．CMOS电路的分析与设计； 4．正确使用逻辑门。 三、考核题型与考核重点 1．概念 题型为填空、判断和选择。
用门电路设计一位的全加器
实验二组合逻辑设计 一、实验目的 1、掌握组合电路设计的具体步骤和方法； 2、巩固门电路的运用和电路搭建能力； 3、掌握功能表的建立与运用； 4、为体验MSI（中规模集成电路）打基础。 二、实验使用的器件和设备 四2输入异或门74LS86 1片 四2输入正与非门74LS00 1片 TDS-4数字系统综合实验平台1台 三、实验内容 1．测试四2输入异或门74LS86 一个异或门的输入和输出之间的逻辑关系。 2．测试四2输人与非门74LS00一个与非门的输入和输出之间的逻辑关系。 3．等价变换Si=Ai○十Bi○十Ci-1 Ci=AiBi +（Ai○十Bi）Ci-1 4．画出变换后的原理图和接线图。 四、实验过程 1、选择实验题目，分析逻辑功能 用门电路设计一位的全加器 一位全加器：在进行两个数的加法运算时不仅要考虑被加数和加数而且要考虑前一位(低位)向本位的进位的一种逻辑器件。 2、根据逻辑功能写出真值表； 3、根据真值表写出逻辑函数表达式； Si=Ai○十Bi○十Ci-1 Ci=AiBi +（Ai○十Bi）Ci-1 4、利用卡诺图法或布尔代数法对逻辑函数表达式进 行化简； 不需化简 Si=Ai○十Bi○十Ci-1 Ci=AiBi +（Ai○十Bi）Ci-1 5、将化简的逻辑表达式等价变换，统计出实验所需芯片；
Si=Ai○十Bi○十Ci-1 所需芯片： 四2输入异或门74LS86 1片 四2输入正与非门74LS00 1片 6、根据各芯片的引脚图，测试所有需用芯片的功能，画出各芯片的功能表； VCC VCC 74LS86接线图 74LS00接线图 74LS 86芯片测试结果74LS00 芯片测试结果
实验二--组合逻辑电路的设计与测试
实验二组合逻辑电路的设计与测试 一、实验目的 1、掌握组合逻辑电路的分析与设计方法。 2、加深对基本门电路使用的理解。 二、实验原理 1、组合电路是最常用的逻辑电路，可以用一些常用的门电路来组合完成具有其他 功能的门电路。例如，根据与门的逻辑表达式Z= AB =得知，可以用两 个非门和一个或非门组合成一个与门，还可以组合成更复杂的逻辑关系。 2、分析组合逻辑电路的一般步骤是： 1)由逻辑图写出各输出端的逻辑表达式； 2)化简和变换各逻辑表达式； 3)列出真值表； 4) 根据真值表和逻辑表达式对逻辑电路进行分析，最后确定其功能。 3、设计组合逻辑电路的一般步骤与上面相反，是： 1)根据任务的要求，列出真值表； 2)用卡诺图或代数化简法求出最简的逻辑表达式； 3)根据表达式，画出逻辑电路图，用标准器件构成电路； 4)最后，用实验来验证设计的正确性。 4、组合逻辑电路的设计举例 1)用“与非门”设计一个表决电路。当四个输入端中有三个或四个“1”时， 输出端才为“1”。 设计步骤： 根据题意，列出真值表如表2-1所示，再添入卡诺图表2-2中。 表2-1 表决电路的真值表 表2-2 表决电路的卡诺图 然后，由卡诺图得出逻辑表达式，并演化成“与非”的形式： ABD CDA BCD ABC Z+ + + = B A+
? = ? ABC? ACD BCD ABC 最后，画出用“与非门”构成的逻辑电路如图2-1所示： 图2-1 表决电路原理图 输入端接至逻辑开关（拨位开关）输出插口，输出端接逻辑电平显示端口，自拟真值表，逐次改变输入变量，验证逻辑功能。 三、实验设备与器材 1.数字逻辑电路实验箱。 2.数字逻辑电路实验箱扩展板。 3.数字万用表。 4.芯片74LS00、74LS02、74LS04、74LS10、74LS20。 四、实验内容实验步骤 1、完成组合逻辑电路的设计中的两个例子。 2、设计一个四人无弃权表决电路(多数赞成则提议通过)，要求用四2输入与非门 来实现。 3、用与非门74LS00和异或门74LS86设计一可逆的4位码变换器。 要求： 1)当控制信号C=1时，它将8421码转换成为格雷码；当控制信号C=0时，它 将格雷码转换成为8421码； 2)写出设计步骤，列出码变换关系真值表并画出逻辑电路图； 3)安装电路并测试逻辑电路的功能。 五、实验预习要求 1、复习各种基本门电路的使用方法。 2、实验前，画好实验用的电路图和表格。 3、自己参考有关资料画出实验内容2、3、4中的原理图，找出实验将要使用的芯 片，以备实验时用。 六、实验报告要求 1、将实验结果填入自制的表格中，验证设计是否正确。 2、总结组合逻辑电路的分析与设计方法。
CMOS双输入与非门直流特性分析
实验四：与非门的直流分析 一、实验目的 1．掌握T-SPICE 的操作（包括加入工作电源、编辑对象、分析设定、输出设定、进行 模拟、观看结果等）； 2．掌握直流分析的方法及流程，并会分析结果。 二、预习要求 1．了解对一个模块直流分析的基本要求（对电源、输入/输出如何定义）； 2．了解整个直流分析流程。 三、实验内容 1．对与非门进行直流分析； 2．改变参数观看仿真结果。 四、实验报告要求 实验报告包括以下内容： 1．电路原理图及模拟结果； 2．调试过程； 3．遇到的问题及处理方法； 4．实验的体会。 五、操作步骤： 实验步骤： 1．新建文件夹：在电脑E 盘新建文件夹，文件夹名为ex4。 2．打开S-Edit 软件：执行D:\Tanner\tanner\S-Edit 目录下的sedit.exe 文件，即可打开S-Edit 程序。 3．另存新文件：选择File——Save As 命令，打开“另存为”对话框，在“保存在”下拉列表中选择保存的路径，在“文件名”文本框中输入新文件的名称，如ex4,如图下图所示。
4．复制NAND 模块：要复制ex2 的NAND 模块到ex4 文件中，必须先打开实验二编辑的 文件“ex2.sdb”，选择File——Open 打开ex2.sdb 文件。进行复制之前必须回到ex4 文件环 境，方法为选择Module——Open 命令，打开Open Module 对话框，在Files 下拉列表中选择ex4 选项，单击OK 按钮，回到ex4 环境，才能进行复制模块的操作。选择Module——Copy 命令，打开Copy Module 对话框，如下图所示，在Files 下拉列表中选择ex2 选项，在 Select Module To Copy 列表框中选择NAND 选项，单击OK 按钮，即完成将NAND 模块从 ex2 文件中复制到ex4 文件的操作。 5．打开NAND 模块：由于上一步骤复制模块的操作只是在ex4 文件中增加了NAND 模块(还有NAND 引用到的模块Vdd, Gnd，MOSFET_N 与MOSFET_P )，而ex4 依旧在Module0 模块的编辑环境下，所以要编辑NAND 模块必须先选择Module——open 命令，打开Open Module 对话框，如下图所示，在Files 下拉列表中选择ex4 选项，在Select Module To Open 列表框中选择NAND 选项，单击OK 按钮。
CMOS与非门集成电路设计
CMOS与非门集成电路设计 目录 一、实践目的 (1) 二、实践要求 (1) 三、实验内容 (1) （一）与非门 (1) （二）Tanner Pro EDA工具简介 (1) （三）使用S-Edit设计电路原理图 (3) （四）T-Spice模拟分析 (7) （五）L-Edit版图设计 (12) （六）LVS比较 (20) 四、与非门工作曲线分析 (23) （一）直流分析 (23) （二）负载电容瞬态分析 (26) 五、实践总结 (30)
一、实践目的 根据半导体集成电路和VLSI课程所学知识，以及数字电路等课程的知识，使用集成电路工艺完成CMOS与非门单元电路的设计。希望通过此单元电路的全面学习来完全掌握数字集成电路的设计流程，熟练掌握Tanner Pro EDA工具软件的使用。 二、实践要求 所完成的电路设计包括逻辑表达式，真值表，电路原理图及仿真曲线图，版图，LVS报告，后仿真曲线及分析。负载要求可驱动1pF电容，在测试中分别加载1fF,100fF,500fF,0.5pF,1pF,2pF电容，进行延时以及曲线slop等比较。 三、实验内容 （一）与非门 与非门是与门和非门的结合，先进行与运算，再进行非运算。其电路符号、逻辑表达式和真值表如图3.1.1所示。 图3.1.1、与非门 （二）Tanner Pro EDA工具简介 Tanner Pro是一套集成电路设计软件，包括S-EDIT，T-SPICE，W-EDIT，
L-EDIT，与LVS。他们的主要功能分别如下： ↗S-Edit：编辑电路原理图 ↗T-Spice：电路分析与仿真模拟 ↗W-Edit：显示T-Spice模拟波形结果 ↗L-Edit：编辑布局图、自动配置与绕线、设计规则检查、截面观察、电路转化 ↗LVS：电路图与布局结果对比 Tanner Pro的设计流程可用图3.2.1表示。将要设计的电路先以S-Edit编辑出电路图，再将该电路图输出成SPICE文件。接着利用T-Spice将电路图模拟并输出成SPICE文件，如果模拟结果有错误，返回S-Edit检查电路图，如果T-Spice 模拟结果无误，则以L-Edit进行布局图设计。用L-Edit进行布局图设计后要以DRC 功能做设计规则检查，若违反设计规则，再将布局图进行修改直到设计规则检查无误为止。将验证过的布局图转化成SPICE文件，再利用T-Spice模拟，若有错误，再回到L-Edit修改布局图。最后利用LVS将电路图输出的SPICE文件与布局图转化的SPICE文件进行对比，若对比结果不相等，则回去修正L-Edit 或S-Edit的图。直到验证无误后，将L-Edit设计好的布局图输出成GDSII文件类型，再交由工厂去制作半导体过程中需要的掩膜版。 图3.2.1、Tanner设计流程
与非门版图设计
目录 1绪论 (2) 1.1 设计背景 (2) 1.2设计目标 (2) 2与门电路设计 (3) 2.1电路原理 (3) 2.2电路结构 (3) 2.3与门电路仿真波形 (4) 2.4与门电路的版图绘制及DRC验证 (5) 2.5与门电路版图仿真 (6) 2.6 LVS检查匹配 (6) 总结 (8) 参考文献 (9) 附录一版图网表： (10) 附录二电路图网表 (12)
1绪论 1.1 设计背景 Tanner集成电路设计软件是由Tanner Research 公司开发的基于Windows 平台的用于集成电路设计的工具软件。该软件功能十分强大，易学易用，包括S-Edit，T-Spice，W-Edit，L-Edit与LVS，从电路设计、分析模拟到电路布局一应俱全。其中的L-Edit版图编辑器在国内应用广泛，具有很高知名度。 L-Edit Pro是Tanner EDA软件公司所出品的一个IC设计和验证的高性能软件系统模块，具有高效率，交互式等特点，强大而且完善的功能包括从IC设计到输出，以及最后的加工服务，完全可以媲美百万美元级的IC设计软件。L-Edit Pro包含IC设计编辑器(Layout Editor)、自动布线系统(Standard Cell Place & Route)、线上设计规则检查器（DRC）、组件特性提取器（Device Extractor）、设计布局与电路netlist的比较器(LVS)、CMOS Library、Marco Library，这些模块组成了一个完整的IC设计与验证解决方案。L-Edit Pro丰富完善的功能为每个IC设计者和生产商提供了快速、易用、精确的设计系统。 1.2设计目标 1.用MOS场效应管实现二输入与门电路。 2.用tanner软件中的原理图编辑器S-Edit编辑反相器电路原理图。 3.用tanner软件中的W-Edit对反相器电路进行仿真，并观察波形。 4.用tanner软件中的L-Edit绘制反相器版图，并进行DRC验证。 5.用W-Edit对反相器的版图电路进行仿真并观察波形。 6.用tanner软件中的layout-Edit对反相器进行LVS检验观察原理图与版图的 匹配程度。
实验一 二输入端与非门的设计EPM7128-bdf_百度文库.
实验一二输入端与非门的设计 利用EDA-V+板，使用Quartus II 9.0软件，完成实验内容。 二输入端与非门有2个输入端，1个输出端。在 EPM7128SLC84-15芯片内实现功能，选择合适的引脚。1. 实验目的 掌握Quartus II 9.0软件的使用； 学会实验箱EDA-V+资源的使用。 2. 实验原理 2二输入端与非门有2个输入端：A、B；1个输出端Y。其真值表如表1所示。 表1 4选1二输入端与非门真值表 地址输入输出 A B Y 0 0 1 0 11 10 1 110 3. 实验步骤
(1 建立工程项目： 确定具有合法的密码文件后，安装进入如下提示： 图1 点击NEXT进入建立工程对话窗口： 图2
或者，从主菜单选取File→New Project Wizard，同样出现图 2。来创建工程。 图3 从主下拉菜单主选择路径新建工程项目 出现对话框如图4所示。 图4 新建工程
更改工程保存的路径为D:\EDA_test\2nand，工程名称为2nand，文件名称为2nand，点击Next,提示是否创建“D:\EDA_test\2nand”？ 选择“是”，出现： 在上图中的File name对话框内输入2nand.bdf，
然后，点击右侧的Add。 图3 添加文件到工程中 接着点击Next,在下图中选择所使用的器件。在 Family“系列”下拉窗口中选择MAX7000S，在Available devices 下选择EPM7128SLC84-15具体器件。
图4 选择器件 在图4中，点击Next进入图5。 图5 选择第三方工具 在图5中取默认值，直接点击Next进入图6。
二输入与非门、或非门版图设计
课程名称Course 集成电路设计技术 项目名称 Item 二输入与非门、或非门版图设 计 与非门电路的版图： .spc文件（瞬时分析）： * Circuit Extracted by Tanner Research's L-Edit / Extract ; * TDB File: E:\cmos\yufeimen, Cell: Cell0 * Extract Definition File: C:\Program Files\Tanner EDA\L-Edit\spr\ * Extract Date and Time: 05/25/2011 - 10:03 .include H:\ VPower VDD GND 5 va A GND PULSE (0 5 0 5n 5n 100n 200n) vb B GND PULSE (0 5 0 5n 5n 50n 100n) .tran 1n 400n .print tran v(A) v(B) v(F) * WARNING: Layers with Unassigned AREA Capacitance. *
*
* * WARNING: Layers with Unassigned FRINGE Capacitance. * * * 课程设计任务书 学生姓名：王伟专业班级：电子1001班 指导教师：刘金根工作单位：信息工程学院题目: 基于CMOS的二输入与门电路 初始条件： 计算机、Cadence软件、L-Edit软件 要求完成的主要任务:（包括课程设计工作量及其技术要求，以及说明书撰 写等具体要求） 1、课程设计工作量：2周 2、技术要求： （1）学习Cadence IC软件和L-Edit软件。 （2）设计一个基于CMOS的二输入的与门电路。 （3）利用Cadence和L-Edit软件对该电路进行系统设计、电路设计和版图设计，并进行相应的设计、模拟和仿真工作。 3、查阅至少5篇参考文献。按《武汉理工大学课程设计工作规范》要求撰写设计报告书。全文用A4纸打印，图纸应符合绘图规范。 时间安排： 2013.11.22布置课程设计任务、选题；讲解课程设计具体实施计划与课程设计报告格式的要求；课程设计答疑事项。 2013.11.25-11.27学习Cadence IC和L-Edit软件，查阅相关资料，复习所设计内容的基本理论知识。 2013.11.28-12.5对二输入与门电路进行设计仿真工作，完成课设报告的撰写。 2013.12.6 提交课程设计报告，进行答辩。 指导教师签名：年月日系主任（或责任教师）签名：年月日 目录 摘要 (2) 绪论 (3) 一、设计要求 (4) 二、设计原理 (4) 三、设计思路 (4) 3.1、非门电路 (4) 3.2、二输入与非门电路 (6) 3.3、二输入与门电路 (8) 四、二输入与门电路设计 (9) 4.1、原理图设计 (9) 4.2、仿真分析 (10) 4.3、生成网络表 (13) 五、版图设计................................................... (20) 5.1、PMOS管版图设计 (20) 5.2、NMOS管版图设计 (22) 5.3、与门版图设计 (23) 5.4、总版图DRC检查及SPC文件的生成 (25) 六、心得体会 (28) 七、参考文献 (29) 八、附录 (30) MOS 管集成电路设计》期中论文CMOS 二输入与非门设计 日期：2015 年 5 月21 日 目录 一电路设计 1.1与非门基础 (3) 1.2 CMOS二输入与非门 (4) 二版图设计 2.1 LASI7软件介绍 (5) 2.2版图设计过程 (5) 三规则检查 (8) 四LTspice 仿真 (10) 4.1电路仿真分析软件简介 (10) 4.2 LTspice仿真过程 (11) 五总结 (15) 六参考文献 (15) 摘要 MOS（Metal-Oxide-Semiconductor ）晶体管是一种金属- 氧化物半导体硅场效应管，分为PMO管和NMO管两种，由NMO和PMOS共同构成的电路即为CMO电路。和传统的TTL电路相比，MOS H成电路具有功耗较低，速度较快，输入阻抗高，热稳定性好等优点，因而在目前有着广泛的应有，可以预见的是，MOS集成电路代替TTL电路已是大势所趋。 与非门是一种数字电路的基本逻辑电路，可以看做是与门与非门的结合，若当输入均为高电平（1），则输出为低电平（0）；若输入中至少有一个为低电平（0），则输出为高电平（1），在数字电路中有着非常重要的作用。 本设计旨在采用CMO设计一个二输入的与非门，根据需要，它由两个PMO（M3和M4和两个NMO（M1和M2构成。其中，两个PMO作为上拉管，两个NMO作为下拉管，两个输入信号A和B分别加在两对互补的NMO管和PMO管的栅极上，输出从他们的漏极引出。设计完之后，用LASI7 软件画出版图并进行规则检查。 关键词：CMO、S 与非门、逻辑电路、LASI7 一电路设计 1.1与非门基础 与非门是数字电路中一种重要的逻辑电路，本设计设计的是二输入与非门，它有两个输入端和一个输出端，当输入均为高电平，输出为低电平；若输入中至少有一个为低电平，贝揃出为高电平，其逻辑符号如图1所示 图1二输入与非门逻辑符号 由于有两个输入，所以真值表中它的组合共有4种形式，如表1 所示 表1二输入与非门真值表 1.2 CMOS二输入与非门集成电路课程设计(CMOS二输入与门).
CMOS二输入与非门设计