集成触发器及其应用实验报告
实验题目集成触发器及其应用小组合作否
一、实验目的
1．掌握基本RS、D和JK触发器的逻辑功能及测试方法。
2．熟悉D和JK触发器的触发方法。
3．了解触发器之间的相互转换。
二．实验环境
1．数字电路实验箱1个
2．集成电路
与非门74LS00 1片
双D触发器74LS74 1片
双JK触发器74LS112 1片
三、实验内容与步骤
1．验证RS触发器的了解功能：
按图4.1用74LS00组成基本RS触发器，并在Q端和Q’端接两只发光二极管，输入端S和R分别接了解开关。接通+5V电源，按表4.1的要求改变S和R的状态，观察输出端的状态，并将结果填入表4.1中。
图4.1 RS触发器
电路图如下：
S R Q Q*
0 0 0 0
0 0 1 1
0 1 0 0
0 1 1 0
1 0 0 1
1 0 1 1
1 - 0 不定
1 1 1 不定
表4.1 RS触发器逻辑功能
2．验证D触发器的了逻辑功能
将74LS74的Rd、Sd、D连接到逻辑开关，CP端接单次脉冲，Q 端和Q’端分别接两只发光二极管，接通电源，按表4.2的要求，改变Rd、Sd、D和CP的状态。在CP从0到1跳变时，观察输出端Q*的状态，将测试结果填入表4.2中。
电路图如下：
D Q Q*
0 0 0
0 1 0
1 0 1
1 1 1
表4.2 D触发器的逻辑功能
3.验证JK触发器的逻辑功能
将74LS112的Rd、Sd、J和K连接到逻辑开关，Q和Q’端分别接两只发光二极管，CP端接单次脉冲接通电源，按表4.3的要求，改变Rd、Sd、J和K的状态。在CP从0到1跳变时，观察输出端Q*的状态，将测试结果填入表4.3中。
电路图如下：
J K Q Q*
0 0 0 0
0 0 1 1
0 1 0 0
0 1 1 0
1 0 0 1
1 0 1 1
1 1 0 1
1 1 1 0
表4.3 JK触发器的逻辑功能
四、实验过程与分析
触发器是基本的逻辑单元，它具有两个稳定状态，在一定的外加信号作用下可以由一种稳定状态转换为另一种稳定状态；无外加作用信号时，将维持原状态不变。因为触发器是一种具有记忆功能的二进制存储单元，所以构成各种时序电路的基本来了逻辑单元。
1．基本触发器
由两个与非门构成一个RS触发器如图1所示，其逻辑功能如下：（1）当S’=R’=1时，触发器保持原先的1或0状态不变。（2）当S’=1,R’=0时，Q=0，触发器处于:?0?状态。
（3）当S’=0,R’=1时，Q=1，触发器处于?1?状态。
（4）当S’=R’=0时，尔后若S’和R’同时再由?0?变成?1?，则Q的状态有可能为1，也可能为0，完全由各种偶然因素决定其最终状态，所以说此时触发器状态不确定。基本RS触发器的特性方程如下：
Q*=S+R’Q
图4.1 RS触发器
2.D触发器
D触发器是由RS触发器演变而成的。逻辑符号如图4.2所示，其功能表见表2，由功能表可得
Q*=D
常见的D触发器的型号很多，TTL型的有74LS74（双D）、74LS175（四D）74LS174（六D）74LS374（八D）等。CMOS型的有CD4013（双D）、CD4042（四D）等。本实验中采用维持——阻塞式双D触发器74LS74，Rd和Sd是异步置?0?、异步置?1?端，D为数据输入端，Q为输出端，ＣＰ为时钟脉冲输入端。
３.ＪＫ触发器
ＪＫ触发器逻辑功能较多，可用它构成寄存器、计数器等。图６所示是ＪＫ触发器的逻辑符号。常见的TTL型双JK触发器有74LS76、74LS73、74LS112、74LS109等。CMOS型的有CD4027等。其中J、K是控制输入端，Q为输出端，CP为时钟脉冲端。CLR‘和PRE’分别是异步置?0?端，和异步置?1?端。
当Rd=1，Sd=D时无论J、K和CP为何值，输出Q均为?1?；当Rd=0，Sd=1时。此时不论J、K和CP之值如何，Q的状态均为?0?，所以Rd、Sd用来将触发器预置到特定的起始状态（?0?或?1?）。预置完成后Rd、Sd应保持在高电平（即?1?电平），使JK触发器处于工作状态。
当Rd=Sd=1时，触发器的工作状态如下：
（1）JK=00时，触发器保持原状态。
（2）当JK=01时，在CP脉冲的下降沿到来时，Q=0，即触发器置?0?。
（3）当JK=10时，在CP脉冲的下降沿到来时，Q=1，即触发器
置?1?。
（4）当JK=11时，在CP脉冲的作用下，触发器状态翻转。
由上述关系可以得到JK触发器的特征方式方程为：
Q*=JQ’+K’Q（ＣP下降沿到来时）
4.T触发器
T触发器可以看成是JK触发器在J=K条件下的特例，它只有一个控制输入端T。它的特性方程式：
Q*=TQ’+T’Q
表4 T触发器的逻辑功能
T Q Q*
0 0 0
0 1 1
1 0 1
1 1 0
五、实验总结
通过本次实验掌握了基本RS、D和JK触发器的逻辑功能及测试方法，熟悉了D和JK触发器的触发方法，了解了触发器之间的相互转换。
集成触发器及其应用电路设计
华中科技大学 电子线路设计、测试与实验》实验报告 实验名称：集成运算放大器的基本应用 院（系）：自动化学院 地点：南一楼东306 实验成绩： 指导教师：汪小燕 2014 年6 月7 日
、实验目的 1）了解触发器的逻辑功能及相互转换的方法。 2）掌握集成JK 触发器逻辑功能的测试方法。 3）学习用JK 触发器构成简单时序逻辑电路的方法。 4）熟悉用双踪示波器测量多个波形的方法。 （5）学习用Verliog HDL描述简单时序逻辑电路的方法，以及EDA技术 、实验元器件及条件 双JK 触发器CC4027 2 片； 四2 输入与非门CC4011 2 片； 三3 输入与非门CC4023 1 片； 计算机、MAX+PLUSII 10.2集成开发环境、可编程器件实验板及专用电缆 三、预习要求 （1）复习触发器的基本类型及其逻辑功能。 （2）掌握D触发器和JK触发器的真值表及JK触发器转化成D触发器、T触发器、T 触发器的基本方法。 （3）按硬件电路实验内容（4）（5），分别设计同步3 分频电路和同步模4 可逆计数器电路。 四、硬件电路实验内容 （1）验证JK触发器的逻辑功能。 （2）将JK触发器转换成T触发器和D触发器，并验证其功能。 （3）将两个JK触发器连接起来，即第二个JK触发器的J、K端连接在一起， 接到第一个JK触发器的输出端Q两个JK触发器的时钟端CP接在一起，并输入1kHz 正方波，用示波器分别观察和记录CP Q、Q的波形（注意它们之间的时序关系），理解2分频、4分频的概念。 （4）根据给定的器件，设计一个同步3分频电路，其输出波形如图所示。然后组装电路，并用示波器观察和记录CP Q、Q的波形。 （5）根据给定器件，设计一个可逆的同步模4 计数器，其框图如图所示。图中，M为控制变量，当M=0时，进行递增计数，当M=1时，进行递减计数；Q、 Q为计数器的状态输出，Z为进位或借位信号。然后组装电路，并测试电路的输入、输出
实验六 触发器实验报告
实验五 触发器实验报告 [实验目的] 1. 理解Oracle 触发器的种类和用途 2. 掌握行级触发器的编写 [预备知识] 1. PL/SQL 程序设计 [实验原理] 1. 建立触发器 CREA TE [OR REPLACE] TRIGGER <触发器名> BEFORE|AFTER INSERT|DELETE|UPDA TE OF <列名> ON <表名> [FOR EACH ROW] WHEN (<条件>)
数电实验触发器及其应用
数电实验触发器及其应用 数字电子技术实验报告 实验三: 触发器及其应用 一、实验目的: 1、熟悉基本RS触发器，D触发器的功能测试。 2、了解触发器的两种触发方式（脉冲电平触发和脉冲边沿触发）及触发特点 3、熟悉触发器的实际应用。 二、实验设备: 1 、数字电路实验箱; 2、数字双综示波器; 3、指示灯; 4、74LS00、74LS74。 三、实验原理: 1、触发器是一个具有记忆功能的二进制信息存储器件，是构成多种时序 电路的最基本逻辑单元，也是数字逻辑电路中一种重要的单元电路。在数字系统和计算机中有着广泛的应用。触发器具有两个稳定状态，即“0”和“ 1 ”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态。触发器有集成触发器和门电路（主要是“与非门” ）组成的触发器。 按其功能可分为有RS触发器、JK触发器、D触发器、T功能等触发器。触发方式有电平触发和边沿触发两种。 2、基本RS触发器是最基本的触发器，可由两个与非门交叉耦合构成。 基本RS触发器具有置“ 0”、置“ 1”和“保持”三种功能。基本RS触发器
也可以用二个“或非门”组成，此时为高电平触发有效。 3、D触发器在CP的前沿发生翻转，触发器的次态取决于CP脉冲上升沿n+1来到之前D端的状态，即Q = D。因此，它具有置“ 0”和“T两种功能。由于在CP=1期间电路具有阻塞作用，在CP=1期间，D端数据结构变RS化，不会影响触发器的输出状态。和分别是置“ 0”端和置“ 1” DD 端，不需要强迫置“ 0”和置“ 1”时，都应是高电平。74LS74(CC4013, 74LS74(CC4042均为上升沿触发器。以下为74LS74的引脚图和逻辑图。 馬LD 1CP 1云IQ LQ GM) 四、实验原理图和实验结果： 设计实验： 1、一个水塔液位显示控制示意图，虚线表示水位。传感器A、B被水浸沿时
触发器实验报告
实验3 触发器及其应用 一、实验目的 1、掌握基本RS、JK、D和T触发器的逻辑功能 2、掌握集成触发器的逻辑功能及使用方法 3、熟悉触发器之间相互转换的方法 二、实验原理 触发器具有两个稳定状态，用以表示逻辑状态“1”和“0”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态，它是一个具有记忆功能的二进制信息存贮器件，是构成各种时序电路的最基本逻辑单元。 1、基本RS触发器 图5－8－1为由两个与非门交叉耦合构成的基本RS触发器，它是无时钟控制低电平直接触发的触发器。基本RS触发器具有置“0”、置“1”和“保持”三种功能。通常称S为置“1”端，因为S＝0（R＝1）时触发器被置“1”；R为置“0”端，因为R＝0（S＝1）时触发器被置“0”，当S＝R＝1时状态保持；S＝R＝0时，触发器状态不定，应避免此 种情况发生，表5－8－1为基本RS触发器的功能表。 基本RS触发器。也可以用两个“或非门”组成，此时为高电平触发有效。 表5－8－1 图5—8—1 基本RS触发器 2、JK触发器 在输入信号为双端的情况下，JK触发器是功能完善、使用灵活和通用性较强的一种触发器。本实验采用74LS112双JK触发器，是下降边沿触发的边沿触发器。引脚功能及逻辑符号如图5－8－2所示。 JK触发器的状态方程为 Q n+1＝J Q n＋K Q n J和K是数据输入端，是触发器状态更新的依据，若J、K有两个或两个以上输入端时，组
成“与”的关系。Q与Q为两个互补输出端。通常把Q＝0、Q＝1的状态定为触发器“0”状态；而把Q＝1，Q＝0定为“1”状态。 图5－8－2 74LS112双JK触发器引脚排列及逻辑符号 下降沿触发JK触发器的功能如表5－8－2 表 注：×—任意态↓—高到低电平跳变↑—低到高电平跳变 Q n（Q n）—现态Q n+1（Q n+1 ）—次态φ—不定态 JK触发器常被用作缓冲存储器，移位寄存器和计数器。 3、D触发器 在输入信号为单端的情况下，D触发器用起来最为方便，其状态方程为 Q n+1＝D n，其输出状态的更新发生在CP脉冲的上升沿，故又称为上升沿触发的边沿触发器， 触发器的状态只取决于时钟到来前D端的状态，D触发器的应用很广，可用作数字信号的寄存，移位寄存，分频和波形发生等。有很多种型号可供各种用途的需要而选用。如双 D 74LS74、四D 74LS175、六D 74LS174等。 图5－8－3 为双D 74LS74的引脚排列及逻辑符号。功能如表5－8－3。
触发器及其应用实验报告 - 图文-
实验报告 一、实验目的和任务 1. 掌握基本RS、JK、T和D触发器的逻辑功能。 2. 掌握集成触发器的功能和使用方法。 3. 熟悉触发器之间相互转换的方法。 二、实验原理介绍 触发器是能够存储1位二进制码的逻辑电路,它有两个互补输出端,其输出状态不仅与输入有关,而且还与原先的输出状态有关。触发器有两个稳定状态,用以表示逻辑状态"1"和"0飞在二定的外界信号作用下,可以从一个稳定状态翻转到另一个稳定状态,它是一个具有记忆功能的二进制信息存储器件,是构成各种时序电路的最基本逻辑单元。 1、基本RS触发器 图14-1为由两个与非门交叉祸合构成的基本RS触发器,它是无时钟控制低电平直接触发的触发器。 基本RS触发器具有置"0"、置"1"和保持三种功能。通常称s为置"1"端,因为 s=0时触发器被置"1"; R为置"0"端,因为R=0时触发器被置"0"。当S=R=1时状态保持,当S=R=0时为不定状态,应当避免这种状态。
基本RS触发器也可以用两个"或非门"组成,此时为高电平有效。 S Q S Q Q 卫R Q (a(b 图14-1 二与非门组成的基本RS触发器 (a逻辑图(b逻辑符号 基本RS触发器的逻辑符号见图14-1(b,二输入端的边框外侧都画有小圆圈,这是因为置1与置。都是低电平有效。 2、JK触发器 在输入信号为双端的情况下,JK触发器是功能完善、使用灵活和通用性较强的一种触发器。本实验采用74LS112双JK触发器,是下降边沿触发的边沿触发器。引脚逻辑图如图14-2所示;JK触发器的状态方程为: Q,,+1=J Q"+K Q 3 5
J Q CLK K B Q 图14-2JK触发器的引脚逻辑图 其中,J和IK是数据输入端,是触发器状态更新的依据,若J、K有两个或两个以上输入端时,组成"与"的关系。Q和Q为两个互补输入端。通常把Q=O、Q=1的状态定为触发器"0"状态;而把Q=l,Q=0 定为"}"状态。 JK触发器常被用作缓冲存储器,移位寄存器和计数器。 CC4027是CMOS双JK触发器,其功能与74LS112相同,但采用上升沿触发,R、S端为高电平
实验六 触发器实验报告
实验六触发器实验报告 触发器实验报告 [实验目的]1、理解Oracle触发器的种类和用途2、掌握行级触发器的编写 [预备知识]1、 PL/SQL程序设计 [实验原理]1、建立触发器 CREATE [OR REPLACE] TRIGGER <触发器名> BEFORE|AFTER INSERT|DELETE|UPDATE OF <列名> ON <表名> [FOR EACH ROW] WHEN (<条件>)
义，所有字段都是NULL引用示例：:new、 customer_name, :old、customer_name3、行级触发器中的谓词在一个多条件触发的触发器中，使用谓词可以区分当前触发的操作的类型：inserting,updating,deleting。 示例： IF Inserting THEN 语句 ; END IF; IF Updating THEN 语句 ; END IF; IF Deleting THEN 语句 ; END IF;4、触发器的限制 SELECT 语句必须是 SELECT INTO 语句或内部游标声明。 行级触发器不可以对触发表进行查询，包括其调用的子过程中。 不允许 DDL 声明和事务控制语句。 如果由触发器调用存储子过程，则存储子程序不能包括事务控制语句。 :old 和 :new 值的类型不能是 LONG 和 LONG RAW。 [实验内容]1、给Customer表增加一列Savings,类型为int，来存放每个顾客的存款总额。A LTER TABLE customer ADD (saving varchar2(30));select * from customer;2、更新Customer表，使得Savings字段的值正确。 3、在Account表上增加一个行级触发器，当对account的balance进行update和insert一个记录时同步修改Customer的Savings字段，保证数据的一致性。
触发器实验报告
. . . . .. . 实验报告 课程名称：数字电子技术基础实验 指导老师： 周箭 成绩：__________________ 实验名称：集成触发器应用 实验类型： 同组学生姓名：__邓江毅_____ 一、实验目的和要求（必填） 二、实验内容和原理（必填） 三、主要仪器设备（必填） 四、操作方法和实验步骤 五、实验数据记录和处理 六、实验结果与分析（必填） 七、讨论、心得 实验内容和原理 1、D →J-K 的转换实验 设计过程：J-K 触发器和D 触发器的次态方程如下： J-K 触发器：n n 1 +n Q Q J =Q K +， D 触发器：Qn+1=D 若将D 触发器转换为J-K 触发器，则有：n n Q Q J =D K +。 实验结果： J K Qn-1 Qn 功能 0 0 0 0 保持 1 1 0 1 0 0 置0 1 0 1 1 0 1 翻转 1 0 1 0 1 置1 1 1 （上：Qn ，下：CP ，J 为高电平时） 2、D 触发器转换为T ’触发器实验 设计过程：D 触发器和T ’触发器的次态方程如下： D 触发器：Q n+1= D ， T ’触发器：Q n+1=!Q n 若将D 触发器转换为T ’触发器，则二者的次态方程须相等，因此有：D=!Qn 。 实验截图： 专业：电卓1501 姓名：卢倚平 学号：3150101215 日期：2017.6.01 地点：东三404
实验名称：集成触发器应用实验 姓名： 卢倚平 学号： 2 (上：Qn ，下：!Qn ）CP 为1024Hz 的脉冲。 3、J-K →D 的转换实验。 ①设计过程： J-K 触发器：n n 1 +n Q Q J =Q K +， D 触发器：Qn+1=D 若将J-K 触发器转换为D 触发器，则二者的次态方程须相等，因此有：J=D ，K=!D 。 实验截图： (上：Qn ，下：CP ） （上：Qn ，下：D ） 4、J-K →T ′的转换实验。 设计过程： J-K 触发器：n n 1 +n Q Q J =Q K +， T ’触发器：Qn+1=!Qn 若将J-K 触发器转换为T ’触发器，则二者的次态方程须相等，因此有：J=K=1 实验截图：
触发器的使用实验报告
实验II、触发器及其应用 一、实验目的 1、掌握基本RS、JK、D和T触发器的逻辑功能 2、掌握集成触发器的逻辑功能及使用方法 3、熟悉触发器之间相互转换的方法 二、实验原理 触发器具有两个稳定状态，用以表示逻辑状态“1”和“0”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态，它是一个具有记忆功能的二进制信息存储器件，是构成各种时序电路的最基本逻辑单元。 1、基本RS触发器 如图1为两个与非门交叉耦合构成的基本RS触发器，它是无时钟控制低电平直接触发的触发器。基本RS触发器具有置“0”、置“1”和“保持”三种功能。通常称为置“1” 段，因为=0（=1）时触发器被置为“1”；为置“0”端，因为=0（=1）时触发器被置“0”，当==1时状态保持；==0时，触发器状态不定，应避免此种情况发生，表1为基本RS 触发器的状态表。 图1、基本RS触发器 表1、基本RS触发器功能表 输入输出 0 1 1 0 1 0 0 1 1 1 0 0 不定不定 基本RS 2、JK触发器
在输入信号为双端的情况下，JK触发器的功能完善、使用灵活和通用性较强的一种触发器。本实验采用74LS112双JK触发器，是下降沿出发的边沿触发器。引脚功能及逻辑符号如图2所示。 图2、74LS112双JK触发器引脚排列及逻辑符号 JK触发器的状态方程为：=J+ J和K是数据输入端，是触发器状态更新的依据，若J、K有两个或者两个以上输入端时，组成“与”的关系。和为两个互补输出端。通常把=0，=1的状态定为触发器“0” 状态；而把=1，=0定为“1”状态。下降沿触发JK触发器功能表如表2所示。 表2、JK触发器功能表 JK触发器常被用作缓冲存储器，移位寄存器和计数器。 3、D触发器 在输入信号为单端的情况下，D触发器用起来最为方便，其状态方程为=D，其输出状态的更新发生在CP脉冲的上升沿，故又称为上升沿触发的边沿触发器，触发器的状态只取决于时钟到来前D端的状态，D触发器的应用很广，可用作数字信号的寄存，移位寄存，分频和波形发生等。有很多种型号可供各种用途的需要而选用。如双D 74LS74、四D 74LS175、六D 74LS174等。 下图为双D774LS74的引脚排列及逻辑符号。功能表如表3.
实验四 触发器 实验报告
实验四触发器实验报告 徐旭东 11180243 物理112班 一、实验目的 1. 熟悉并掌握R-S、D、J－K触发器的特性和功能测试方法。 2. 学会正确使用触发器集成芯片。 3. 了解不同逻辑功能FF相互转换的方法。 二、实验仪器及材料 1. 实验仪器设备：双踪示波器、数字万用表、数字电路实验箱 2. 器件 74LS00 二输入端四与非门 1片 74LS74 双D触发器 1片 74LS76 双J-K触发器 1片 三、实验内容步骤及记录 1. 基本RS触发器功能测试： 两个TTL与非门首尾相接构成的基本RS触发器的电路。如图5.1所示。
（1）试按下面的顺序在S R 端加信号： d S =0 d R =1 d S =1 d R =1 d S =1 d R =0 d S =1 d R =1 观察并记录触发器的Q 、Q _ 端的状态，将结果填入 下表4.1中，并说明在上述各种输入状态下，RS 执行的是什么逻辑功能？ 表4.1 d S d R Q 逻辑功能 0 1 1 1 1 1 0 1 1 1 0 0 0 0 1 1 置1 保持 置0 保持 （2）当d S 、d R 都接低电平时，观察Q 、Q _ 端的状态，当d S 、d R 同时由低电平跳为高电平时，注意观察Q 、Q _ 端的状态，重复3～5次看Q 、Q _ 端的状态是否相同，以正确理解“不定” 状态的含义。 结论： 当d S 、d R 都接低电平时，Q 和Q _ 端的状态不定。 2. 维持- 阻塞型D 触发器功能测试 双D 型正边沿维持－阻塞型触发器74LS74的逻辑符号如图4.2所示。 图中d S 、d R 端为异步置1端，置0端（或称异步置位，复位端），CP 为时钟脉冲端。试按下面步骤做实验： （1）分别在d S 、d R 端加低电平，观察并记录Q 、Q _ 端的状态。 （2）令d S 、d R 端为高电平，D 端分别接高，低电平，用点动脉 冲作为CP ，观察并记录当CP 为0、 、1、 时Q 端状态的变化。 图4.1 基本RS 触发器电 图4.2D 逻辑符号
实验4 触发器及其应用
实验八触发器及其应用 一、实验目的 1、掌握基本RS、JK、D和T触发器的逻辑功能 2、掌握集成触发器的逻辑功能及使用方法 3、熟悉触发器之间相互转换的方法 二、实验原理 触发器具有两个稳定状态，用以表示逻辑状态“1”和“0”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态，它是一个具有记忆功能的二进制信息存贮器件，是构成各种时序电路的最基本逻辑单元。 1、基本RS触发器 2、JK触发器 JK触发器的状态方程为 Q n+1＝J Q n＋K Q n 图8－2 74LS112双JK触发器引脚排列及逻辑符号
3、D触发器 状态方程为Q n+1＝D n 图8－3 为双D 74LS74的引脚排列及逻辑符号。 图8－3 74LS74引脚排列及逻辑符号 三、实验设备与器件 1、＋5V直流电源 2、双踪示波器 3、连续脉冲源 4、单次脉冲源 5、逻辑电平开关 6、逻辑电平显示器 7、74LS112（或CC4027） 74LS00（或CC4011） 74LS74（或CC4013） 四、实验内容 1、测试基本RS触发器的逻辑功能 按图8－1，用两个与非门组成基本RS触发器，输入端R、S接逻辑开关的输出插口，输出端 Q、Q接逻辑电平显示输入插口，按表8－7要求测试，记录之。
2、测试双JK触发器74LS112逻辑功能 (1) 测试R D 、S D的复位、置位功能 (2) 测试JK触发器的逻辑功能 (3) 将JK触发器的J、K端连在一起，构成T触发器。 在CP端输入1HZ连续脉冲，观察Q端的变化。 在CP端输入1KHZ连续脉冲，用双踪示波器观察CP、Q、Q端波形，注意相位关系，描绘之。 表8－8 3、测试双D触发器74LS74的逻辑功能 (1) 测试R D 、S D的复位、置位功能 (2) 测试D触发器的逻辑功能 按表8－9要求进行测试，并观察触发器状态更新是否发生在CP脉冲的上升沿（即由0→1），记录之。 表8－9
触发器实验报告
触发器实验报告 集团标准化工作小组 #Q8QGGQT-GX8G08Q8-GNQGJ8-MHHGN#
实验报告 课程名称：数字电子技术基础实验 指导老师： 周箭 成绩：__________________ 实验名称：集成触发器应用 实验类型： 同组学生姓名：__邓江毅_____ 一、实验目的和要求（必填） 二、实验内容和原 理（必填） 三、主要仪器设备（必填） 四、操作方法和实 验步骤 五、实验数据记录和处理 六、实验结果与分 析（必填） 七、讨论、心得 实验内容和原理 1、D →J-K 的转换实验 设计过程：J-K 触发器和D 触发器的次态方程如下： J-K 触发器：n n 1+n Q Q J =Q K +， D 触发器：Qn+1=D 若将D 触发器转换为J-K 触发器，则有：n n Q Q J =D K +。 实验结果： J K Qn-1 Qn 功能 0 0 0 0 保持 1 1 0 1 0 0 置0 1 0 1 1 0 1 翻转 1 0 1 0 1 置1 1 1 实验截图： 专业：电卓1501 姓名：卢倚平 学号： 日期：地点：东三404
（上：Qn ，下：CP ，J 为高电平时） 2、D 触发器转换为T ’触发器实验 设计过程：D 触发器和T ’触发器的次态方程如下： D 触发器：Q n+1= D ， T ’触发器：Q n+1=!Q n 若将D 触发器转换为T ’触发器，则二者的次态方程须相等，因此有：D=!Qn 。 实验截图： (上：Qn ，下：!Qn ）CP 为1024Hz 的脉冲。 3、J-K →D 的转换实验。 ①设计过程： J-K 触发器：n n 1+n Q Q J =Q K ， D 触发器：Qn+1=D 若将J-K 触发器转换为D 触发器，则二者的次态方程须相等，因此有：J=D ，K=!D 。 实验截图：
数据库存储器与触发器实验报告(互联网+)
南昌航空大学实验报告 二0一七年 5 月 3 日 课程名称：数据库概论实验名称：存储器与触发器 班级：xxx 姓名：xxx 同组人： 指导教师评定：签名： 一、实验环境 1．Windows2000或以上版本； 2．SQLServer2000或2005。 二、实验目的 1．掌握存储过程的创建，修改，使用，删除； 2．掌握触发器的创建，修改，使用，删除。 三、实验步骤及参考源代码 1.创建过程代码： CREATE PROCEDURE C_P_Proc(@ccna varchar(10),@cno char(4)OUTPUT,@cna varchar(10)OUTPUT,@pna varchar(20)OUTPUT,@num int OUTPUT) AS SELECT @cna=cna,@cno=https://www.wendangku.net/doc/c68814410.html,o,@pna=pna,@num=num FROM cp,customer,paper WHERE https://www.wendangku.net/doc/c68814410.html,o=https://www.wendangku.net/doc/c68814410.html,o AND paper.pno=cp.pno AND cna=@ccna;
6.执行存储过程C_P_Pro,实现对李涛，钱金浩等不同顾客的订阅信息查询execute C_P_Proc@name='李涛' execute C_P_Proc@name='钱金浩' 7，删除存储过程C_P_Prcc DROP PROCEDURE C_P_PROC （4）在DingBao数据库中针对PAPER创建插入触发器TR_PA PER_I、删除触发器TR_PAPER_D、修改触发器TR_PAPER_U。具体要求如下。
<1>对PAPER的插入触发器：插入报纸记录，单价为负值或为空时，设定为10元。 CREATE TRIGGER TR_PAPER_I ON paper FOR INSERT AS DECLARE @ippr FLOAT; declare @ipno int; SELECT @ippr=ppr,@ipno=pno from inserted begin if @ippr<0 or @ippr is NULL begin raiserror('报纸的单价为空或小于零！',16,1) update paper set ppr=10 where paper.pno=@ipno end
D触发器及其应用实验报告
实验五D触发器及其应用 实验人员：班号：学号： 一、实验目的 1、熟悉D触发器的逻辑功能； 2、掌握用D触发器构成分频器的方法； 3、掌握简单时序逻辑电路的设计 二、实验设备 74LS00 ，74LS74，数字电路实验箱，数字双踪示波器，函数信号发生器 三、实验内容 1、用74LS74（1片）构成二分频器、四分频器，并用示波器观察波形； 74LS74是双D触发器（上升沿触发的边沿D触发器），其管脚图如下： 其功能表如下： ○1构成二分频器：用一片74LS74即可构成二分频器。实验电路图如下：
○2构成四分频器：需要用到两片74LS74。实验电路图如下： 2、实现如图所示时序脉冲（用74LS74和74LS00各1片来实现） 将欲实现功能列出真值表如下：
Q 1n+1=Q 0n =D 1 Q 0n+1=Q 1n ????=D 0 F ′=Q 1n Q 0n ???? F =F ′?CP 连接电路图如下： 四、实验结果 1、用74LS74（1片）构成二分频器、四分频器。示波器显示波形如下： ○ 1二分频器： ○ 2四分频器：
2、实现时序脉冲。示波器显示波形如下： 五、故障排除 在做“用74LS74（1片）构成二分频器、四分频器”时，连接上示波器后，发现通道二总显示的是类似于电容放电的波形，但表现出了二分频。反复排查问题均没有发现原因。最后换了一根连接示波器的线，便得到了理想的结果。 在示波器使用时想要用U盘保存电路波形，不会操作。后来在询问了同学之后才知道只需要按“print”就好。 六、心得体会 通过此次实验，我更深入地领悟了触发器的原理和用法，还复习了示波器的用法，还学会了如何保存示波器波形。
2021年D触发器及其应用实验报告
实验五D触发器及其应用 欧阳光明（2021.03.07） 实验人员：班号：学号： 一、实验目的 1、熟悉D触发器的逻辑功能； 2、掌握用D触发器构成分频器的方法； 3、掌握简单时序逻辑电路的设计 二、实验设备 74LS00 ，74LS74，数字电路实验箱，数字双踪示波器，函数信号发生器 三、实验内容 1、用74LS74（1片）构成二分频器、四分频器，并用示波器观察波形； 74LS74是双D触发器（上升沿触发的边沿D触发器），其管脚图如下： 其功能表如下： ○1构成二分频器：用一片74LS74即可构成二分频器。实验电路图如下： ○2构成四分频器：需要用到两片74LS74。实验电路图如下： 2、实现如图所示时序脉冲（用74LS74和74LS00各1片来实现）将欲实现功能列出真值表如下： *欧阳光明*创编 2021.03.07
通过观察上面的真值表，可以得出下面的表达式： 连接电路图如下： 四、实验结果 1、用74LS74（1片）构成二分频器、四分频器。示波器显示波形如下： ○1二分频器： ○2四分频器： 2、实现时序脉冲。示波器显示波形如下： 五、故障排除 在做“用74LS74（1片）构成二分频器、四分频器”时，连接上示波器后，发现通道二总显示的是类似于电容放电的波形，但表现出了二分频。反复排查问题均没有发现原因。最后换了一根连接示波器的线，便得到了理想的结果。 在示波器使用时想要用U盘保存电路波形，不会操作。后来在询问了同学之后才知道只需要按“print”就好。 六、心得体会 通过此次实验，我更深入地领悟了触发器的原理和用法，还复习了示波器的用法，还学会了如何保存示波器波形。 *欧阳光明*创编 2021.03.07
数字电路实验报告集成触发器及应用
姓名：xxxxxxxxxxxxxxx学号：xxxxxxxxxx . 学院：计算机与电子信息学院专业：计算机类. 班级：xxxxxxxxxxxxxxxxxx时间：2019年10月18 日. 指导教师：xxxxxxxx . 实验名称：集成触发器及应 用. 一、实验目的 1、掌握RS、JK、D触发器的基本逻辑功能测试方法； 2、掌握时序电路的设计； 二、实验原理 触发器是构成时序电路的基本逻辑单元。它具有两个稳定状态，即“0”状态和“1”状态。只有在触发信号作用下，才能从原来的稳定状态转变为新的稳定状态。因此触发器是一种具有记忆功能的电路，可作为二进制存储单元使用。 触发器种类很多，按其功能可分为基本RS触发器、JK触发器、D触发器和T触发器等；按电路的触发方式又可分为电位触发器型、主从型、维阻型、边沿触发器型等。 基本RS触发器是各种触发器中最基本的组成部分，它能存贮一位二进制信息，但有一定约束条件。例如用与非门组成的RS触发器的R'、S'不能同时为“0”，否则当R’、S’端的“0”电平同时撤销后，触发器的状态不定。因此只R'=S'=0的情况不允许出现，也就是RS=0约束条件。 基本RS触发器的用途之一是作无抖动开关。例如在图4-1所示的电路中，当开关S 接通时，由于机械开关在扳动的过程中，存在接触抖动，使得F点电压从+5V直接跃降到0V一瞬间（几十毫秒），会发生多次电压抖动，相当产生连续多个脉冲信号。如果利用这种电路产生的信号去驱动数字电路，则可能导致电路发生误动作。
图4-1 这在某些场合是绝对不允许的，为了消除机械开关的抖动，可在开关S与输入端A 之间接入一个RS触发器（见图4-2所示）,就能使F端产生很清晰的阶跃信号。那么这种带RS触发器的开关通常称为无抖动开关（或称为逻辑开关）。而把有抖动的开关称为数据开关。 图4-2 TTL集成触发器主要有三种类型：锁存器、D触发器和JK触发器。锁存器是电位型触发器。由于它存在“空翻”，不能用于计数器和移位寄存器，只能用于信息寄存器。维阻D触发器，克服了“空翻”现象，所以称作维阻型触发器。 主从型触发器，虽然克服了“空翻”，但存在一次变化问题，即在CP=1期间，J、K 端若有干扰信号，触发器可能产生误动作，这就降低了它的抗干扰能力，因而使用范围受到一定的限制。边沿触发型JK触发器抗干扰性能较好，故应用广泛。 图4-3是集成JK、D触发器的逻辑符号。图中RD为复位输入端，SD为置位输入端，端旁的小圆圈表示低电平驱动。当SD和RD端有加“0”信号驱动时，触发器的状态不受CP及控制输入端所处状态的影响。CP为时钟输入端，在SD=RD=1时，只有在CP 脉冲的作用时才使触发器状态更新。CP端有小圆圈，表示该触发器在CP产脉冲的负沿时翻转。CP端没有小圆圈，表示该触发器在CP脉冲的正沿时翻转。在部分国外的触发器符号中，CP端的小圆圈上加有尖角标志，表示该触发器是负沿触发器的边沿触发器，如图4-3(C)所示。J、D、K为触发器的控制信号输入端，它们是触发器更新状态的数据。若J、K、D有两个或两个以上的输入端时，就将这些端子画成与门的形式，如图4.3(a)、（b）中所示。Q和Q’为两个互补输出端，通常把Q=1，Q’=0的状态，定为触发器的1状态，而把Q=0，Q’=1的状态定为触发器的0状态。
D触发器的应用
班级：08020903 姓名：罗林学号：2009301953 实验四触发器及其应用 一、实验目的： 1）熟悉基本D触发器的功能测试。 2）了解触发器的两种触发方式（脉冲电平触发和脉冲边沿触发）及触发特点。3）熟悉触发器的实际应用。 二、实验设备: 1）数字电路实验箱 2）函数信号发生器、数字双踪示波器 3）数字万用表 4）74LS00、74LS74 三、实验原理： 触发器是一个具有记忆功能的二进制信息存储器件，是构成多种时序电路的最基本逻辑单元，也是数字逻辑电路中一种重要的单元电路。在数字系统和计算机中有着广泛的应用。触发器具有两个稳定状态，即“0”和“1”，，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态。触发器有集成触发器和门电路组成的触发器。触发方式有电平触发和边沿触发两种。 D触发器在时钟脉冲CP的前沿（正跳变0→1）发生翻转，触发器的次态 取决于CP的脉冲上升沿到来之前D端的状态，即=D。因此，它具有置0、置1两种功能。由于在CP=1期间电路具有维持阻塞作用，所以在CP=1期间，D 端的数据状态变化，不会影响触发器的输出状态。和分别是决定触发器初始状态的直接置0、置1端。当不需要强迫置0、置1时，和端都应置高电平（如接+5V电源）。74LS74，74LS175等均为上升沿触发的边沿触发器。图一为74LS74的引脚图和逻辑图。D触发器应用很广，可用做数字信号的寄存，移位寄存，分频和波形发生器等。 74LS74引脚图和逻辑图 四、实验内容 1.用D触发器构成4分频器
四分频电路图： 2.设计电路实现如下波形 五、实验结果 四分频实验结果波形： 2.实验结果波形：
触发器——实验报告
触发器 20100810410 计科四班阚琛琛 【实验内容】 1.搭接一个基本RS触发器，并对其功能进行测试，填写基本RS触发器的特性表； 2.对边缘D触发器74LS74的逻辑功能进行测试，并在示波器上显示波形图像； 3.测试D触发器的异步清零和置一功能； 4.用D触发器实现四分频。 【实验环境】 74LS00； 74LS74； 实验箱： 示波器； 导线； 【实验过程】 1.用与非门构造RS锁存器 电路说明：一个74LS00芯片，引脚连接：14接VCC，7接GND，1接逻辑电平，2接4,3接输出，5接逻辑电平，6接输出，如图所示： 控制逻辑电平以及现态的高低，得到输出关系如下： 则根据上述关系，可以得出RS锁存器的特征方程：Qn+1=S+R’Qn; 2.测试D触发器的逻辑功能 电路说明：1D接100KHZ脉冲，时钟信号接500KHZ，引脚14接VCC，7接GND，如图所示：
再将数据输入端和输出接在示波器上的两个通道，显示波形如图： 3.测试D触发器的异步清零和置一功能 电路说明：1D接100KHZ脉冲，时钟信号接500KHZ，引脚14接VCC，7接GND，直接置位和直接清零接逻辑电平，如图所示： 将输出接在示波器上，调整PRN和CLRN的逻辑电平，得到图形： 清零：
置一： 4.用D触发器实现四分频 设计实验电路如图： 图形说明：由于D触发器是在上升沿触发，则将输出的Q’接在数据输入端，则输出端Q即为时钟信号的二分，一次类推，再接一个D触发器，则输出端即为时钟信号的四分。 将时钟信号和输出接在示波器上，如图：
【实验总结】 1.要听清老师的要求，否则狠容易丢失数据，在清零置一的测试中就没有接数据输入端与 输入进行对照，只有输出的图形； 2.在实验前要设计好电路图，能达到事半功倍的效果； 3.在读数的时候要注意一小格和一个刻度代表多少，否则狠容易读错。 【实验心得】 对于示波器的使用应该加强，要将图形处理成想要的形状给如何调整要熟知。
555触发器及其应用
实验八 555定时器及其应用 一、实验目的 1．熟悉集成555定时器的特性参数和使用方法。 2．掌握使用555定时器组成施密特触发器的方法 3．掌握使用555定时器组成单稳态触发器的方法，定时元件RC对脉冲宽度的影响。 4．掌握使用555定时器组成自激多谐振荡器的方法和定时元件RC对振荡周期和脉冲宽度的影响。 二、实验器材 1．数字电路实验箱1台 2．示波器 1 台 3．万用表 1 只 4．集成电路：555定时器 1 只 5．元器件：电阻、电容若干只 三、实验原理和电路 1．器件特性 555定时器是一种中规模集成电路，外形为双列直插8脚结构，体积很小，使用起来方便。只要在外部配上几个适当的阻容元件，就可以构成史密特触发器、单稳态触发器及自激多谐振荡器等脉冲信号产生与变换电路。它在波形的产生与变换、测量与控制、定时电路、家用电器、电子玩具、电子乐器等方面有广泛的应用。 集成555定时器有双极性型和CMOS型两种产品。一般双极性型产品型号的最后三位数都
120 是555，CMOS 型产品型号的最后四位数都是7555.它们的逻辑功能和外部引线排列完全相同。器件电源电压推荐为4．5～12V ，最大输出电流200mA 以内，并能与TTL 、CMOS 逻辑电平相兼容。其主要参数见表8.1。 555定时器的内部电路框图及逻辑符号和管脚排列分别如图8.1和图8.2所示。 引脚功能： V i1（TH ）：高电平触发端，简称高触发端，又称阈值端，标志为TH 。 V i2（TR ）：低电平触发端，简称低触发端，标志为TR 。 V CO ：控制电压端。 V O ：输出端。 Dis ：放电端。 Rd ：复位端。 555定时器内含一个由三个阻值相同的电阻R 组成的分压网络，产生31V CC 和32V CC 两个基准电压；两个电压比较器C 1、C 2；一个由与非门G 1、G 2组成的基本RS 触发器（低电平触发）；放电三极管T 和输出反相缓冲器G 3。 Rd 是复位端，低电平有效。复位后, 基本RS 触发器的Q 端为1（高电平），经反相缓冲器后，输出为0（低电平）。 分析图8.1的电路：在555定时器的V CC 端和地之间加上电压，并让V CO 悬空，则 比较器C 1的同相输入端接参考电压32V CC ，比较器C 2反相输入端接参考电压31V CC ，为了学习方便，我们规定： . (a) 555的逻辑符号 (b) 555的引脚排列 图8.2 555定时器逻辑符 号和引脚 图8.1 555定时器内部结构 Vi1(TH) Vi2 Vco ..
触发器及其应用
实验四触发器及其应用 一：实验目的 1．掌握基本RS。JK。D和T触发器的逻辑功能 2．掌握集成触发器的逻辑功能及使用方法 3．熟悉触发器之间互相转化的方法 二：实验原理： 触发器具有两个稳定状态。用以表示逻辑状态“1”和“0”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态，它是一个具有记忆功能的二进制信息存贮器件，是构成各种时序电路的最基本逻辑单元 1．基本RS触发器 图8-1为由两个与非门交叉耦合构成的基本RS触发器，它是无时钟控制低电平直接触发的触发器。基本RS触发器具有置“0”。置“1”和保持三种功能。通常称为置“1”端，因为=0（=1）时触发器被置“1”；为置“0”端，因为=1（=0）时触发器被置“0”，但==1时状态保持；==0时，触发器状态不稳定，应避免此种情况发生，表9-1为基本RS触发器的功能表。 基本RS触发器。也可以用两个“或非门”组成，此时为高电平触发有效。 表8-1： 图8-1 基本RS触发器 输入输出 0 1 1 0 1 0 0 1 1 1 0 0 2．JK触发器 在输入信号为双端的情况下，JK触发器是功能完善.使用灵活和通用性较强的一种触发器。本实验采用74LS112双JK触发器，是下降边沿除法的边沿触发器。引脚功能和逻辑符号如图8-2所示。 JK触发器的状态方程为 J和K是数据输入端是触发器状态更新的依据，若J。K有两个或两个以上输入端时，组成“与”的关系。Q和为两个互补输出端。通常把Q=0，=1的状态顶为触发器“0”状态；而把Q=1，=0定为“1”状态。
16 15 14 13 12 11 10 9 图8-2 74LS112双JK触发器引脚排列及逻辑符号 下降沿触发JK触发器的功能表如8-2所示表8-2 输入输出 CP J K 0 1 ××× 1 0 1 0 ×××0 1 0 0 ××× 1 1 ↓0 0 1 1 ↓ 1 0 1 0 1 1 ↓0 1 0 1 1 1 ↓ 1 1 1 1 ↑×× 注：×—任意态↓—高到低电平跳变↑—低到高电平跳变 （）—现态（）—次态￠—不定态 JK触发器常被用作缓冲存储器，位移寄存器和计数器 3．D触发器 在输入信号为单端的情况下，D触发器用来最为方便，其状态方程为=，其输出 状态的更新发生在CP脉冲的上升沿，故又称为上升沿触发的边沿触发器，触发器的状态只 取决于时钟到来前D端的状态，D触发器的应用很广，可用作数信号的寄存，位移寄存，分 频和波形发生等。有很多种型号可供各种用途的需要而选用。如双D74LS74。四D74LS175， 六D74LS174等 图8-3为双D74LS74的引脚排列及逻辑符号。功能表如表8-3。 图8-3 74LS74引脚排列及逻辑符合
触发器实验报告
触发器实验报告 Prepared on 22 November 2020
实验报告 课程名称：数字电子技术基础实验 指导老师： 周箭 成绩：__________________ 实验名称：集成触发器应用 实验类型： 同组学生姓名：__邓江毅_____ 一、实验目的和要求（必填） 二、实验内容和原 理（必填） 三、主要仪器设备（必填） 四、操作方法和实 验步骤 五、实验数据记录和处理 六、实验结果与分 析（必填） 七、讨论、心得 实验内容和原理 1、D →J-K 的转换实验 设计过程：J-K 触发器和D 触发器的次态方程如下： J-K 触发器：n n 1+n Q Q J =Q K +， D 触发器：Qn+1=D 若将D 触发器转换为J-K 触发器，则有：n n Q Q J =D K +。 实验结果： J K Qn-1 Qn 功能 0 0 0 0 保持 1 1 0 1 0 0 置0 1 0 1 1 0 1 翻转 1 0 1 0 1 置1 1 1 实验截图： 专业：电卓1501 姓名：卢倚平 学号： 日期：地点：东三404
（上：Qn ，下：CP ，J 为高电平时） 2、D 触发器转换为T ’触发器实验 设计过程：D 触发器和T ’触发器的次态方程如下： D 触发器：Q n+1= D ， T ’触发器：Q n+1=!Q n 若将D 触发器转换为T ’触发器，则二者的次态方程须相等，因此有：D=!Qn 。 实验截图： (上：Qn ，下：!Qn ）CP 为1024Hz 的脉冲。 3、J-K →D 的转换实验。 ①设计过程： J-K 触发器：n n 1+n Q Q J =Q K ， D 触发器：Qn+1=D 若将J-K 触发器转换为D 触发器，则二者的次态方程须相等，因此有：J=D ，K=!D 。 实验截图：