数字集成电路设计入门(从HDL到版图)1-5

数字集成电路设计入门--从HDL到版图

于敦山

北大微电子学系

数字集成电路设计_笔记归纳..

第三章、器件 一、超深亚微米工艺条件下MOS 管主要二阶效应： 1、速度饱和效应：主要出现在短沟道NMOS 管，PMOS 速度饱和效应不显著。主要原因是 TH G S V V -太大。在沟道电场强度不高时载流子速度正比于电场强度（μξν=） ，即载流子迁移率是常数。但在电场强度很高时载流子的速度将由于散射效应而趋于饱和，不再随电场 强度的增加而线性增加。此时近似表达式为：μξυ=（c ξξ<），c s a t μξυυ==（c ξξ≥） ，出现饱和速度时的漏源电压D SAT V 是一个常数。线性区的电流公式不变，但一旦达到DSAT V ，电流即可饱和，此时DS I 与GS V 成线性关系（不再是低压时的平方关系）。 2、Latch-up 效应：由于单阱工艺的NPNP 结构，可能会出现VDD 到VSS 的短路大电流。 正反馈机制：PNP 微正向导通，射集电流反馈入NPN 的基极，电流放大后又反馈到PNP 的基极，再次放大加剧导通。 克服的方法：1、减少阱/衬底的寄生电阻，从而减少馈入基极的电流，于是削弱了正反馈。 2、保护环。 3、短沟道效应：在沟道较长时，沟道耗尽区主要来自MOS 场效应，而当沟道较短时，漏衬结（反偏）、源衬结的耗尽区将不可忽略，即栅下的一部分区域已被耗尽，只需要一个较小的阈值电压就足以引起强反型。所以短沟时VT 随L 的减小而减小。 此外，提高漏源电压可以得到类似的效应，短沟时VT 随VDS 增加而减小，因为这增加了反偏漏衬结耗尽区的宽度。这一效应被称为漏端感应源端势垒降低。

4、漏端感应源端势垒降低（DIBL）： VDS增加会使源端势垒下降，沟道长度缩短会使源端势垒下降。VDS很大时反偏漏衬结击穿，漏源穿通，将不受栅压控制。 5、亚阈值效应（弱反型导通）：当电压低于阈值电压时MOS管已部分导通。不存在导电沟道时源（n+）体（p）漏（n+）三端实际上形成了一个寄生的双极性晶体管。一般希望该效应越小越好，尤其在依靠电荷在电容上存储的动态电路，因为其工作会受亚阈值漏电的严重影响。 绝缘体上硅（SOI） 6、沟长调制：长沟器件：沟道夹断饱和；短沟器件：载流子速度饱和。 7、热载流子效应：由于器件发展过程中，电压降低的幅度不及器件尺寸，导致电场强度提高，使得电子速度增加。漏端强电场一方面引起高能热电子与晶格碰撞产生电子空穴对，从而形成衬底电流，另一方面使电子隧穿到栅氧中，形成栅电流并改变阈值电压。 影响：1、使器件参数变差，引起长期的可靠性问题，可能导致器件失效。2、衬底电流会引入噪声、Latch-up、和动态节点漏电。 解决：LDD（轻掺杂漏）：在漏源区和沟道间加一段电阻率较高的轻掺杂n-区。缺点是使器件跨导和IDS减小。 8、体效应：衬底偏置体效应、衬底电流感应体效应（衬底电流在衬底电阻上的压降造成衬偏电压）。 二、MOSFET器件模型 1、目的、意义：减少设计时间和制造成本。 2、要求：精确；有物理基础；可扩展性，能预测不同尺寸器件性能；高效率性，减少迭代次数和模拟时间 3、结构电阻：沟道等效电阻、寄生电阻 4、结构电容： 三、特征尺寸缩小 目的：1、尺寸更小；2、速度更快；3、功耗更低；4、成本更低、 方式： 1、恒场律（全比例缩小），理想模型，尺寸和电压按统一比例缩小。 优点：提高了集成密度 未改善：功率密度。 问题：1、电流密度增加；2、VTH小使得抗干扰能力差；3、电源电压标准改变带来不便；4、漏源耗尽层宽度不按比例缩小。 2、恒压律，目前最普遍，仅尺寸缩小，电压保持不变。 优点：1、电源电压不变；2、提高了集成密度 问题：1、电流密度、功率密度极大增加；2、功耗增加；3、沟道电场增加，将产生热载流子效应、速度饱和效应等负面效应；4、衬底浓度的增加使PN结寄生电容增加，速度下降。 3、一般化缩小，对今天最实用，尺寸和电压按不同比例缩小。 限制因素：长期使用的可靠性、载流子的极限速度、功耗。

数字集成电路四个基本引脚识图方法

数字集成电路四个基本引脚识图方法 集成电路的引脚很多，各种用途的集成电路其各引脚的具体作用不同，所以它崐的引脚外电路也不同，这里只介绍各种集成电路共同有的输入引脚、输出引脚、直崐流电压供给（电源）引脚和接地引脚外电路一 般特征。 １.输入引脚外电路 一般集成电路都有输入引脚，这是集成电路各引脚中最基本引脚之一。对某种崐具体的集成电路有几个输入引脚，这与该集成电路的功能等情况有关。了解输入引崐脚外电路对识图和修理的具体意义如下：（１）知道信号从哪个引脚输入集成电路内部。一般情况下只要了解信号是如崐何输入集成电路的，对于信号在集成电路内部的处理只要知道结果就可以了。 （２）输入引脚电路与前面一级电路输出端电路相连。 （３）数字集成电路的输入引脚回路中，有的设置有隔直电容，有的则没有电崐容，这要根据具体的 数字集成电路情况而定。 （４）一个数字式集成电路有几个输入引脚，这几个输入引脚各输入什么信号崐要视具体集成电路而定，通常数字集成电路有多个输入引脚，而且这几个输入信号崐都正常时才能获得一个完整的输入信息。 （５）修理时，可以通过示波器来观察输入引脚上的信号波形，以判断前级电崐路工作是还正常，是否有信号加到这一集成电路中，这样可以判断集成电路工作是崐否正常。 ２.输出引脚外电路 一般集成电路都有输出引脚，这也是集成电路各引脚中最基本引脚之一。了解崐输出引脚外电路对识 图和修理的具体意义如下： （１）识别了输出引脚可以知道信号通过集成电路内电路处理之后，从哪根引崐脚输出到外电路来，并可知道送到下一级电路的输入端，因为输出引脚与下一级电崐路输入端相连。 （２）数字集成电路的输出回路中，有的设置有隔直电容，有的则没有电容，崐这也是根据具体的数 字集成电路情况而定。 （３）通常数字集成电路有多个输出引脚。 （４）在修理中，为了检验信号是否已经从集成电路输出，要了解输出引脚，崐若输出引脚上的输出信号波形正常，可以说明这一集成电路工作正常，则否可以说崐明该集成电路工作不正常。 ３.电源引脚 集成电路一定要有电源引脚，电源引脚用来给集成电路内电路供给直流工作电崐压，集成电路各部分内电路所需的直流工作电压都是通过电源引脚为其提供的。分崐析电源引脚对分析集成电路工作原理和修 理具有下列一些实际意义： （１）电源引脚用来为集成电路的正常工作提供直流工作电压，这一引脚必不崐可少。 （２）集成电路的电源引脚外电路情况共有四种：一是采用正极性直流电压供崐电，二是可以采用负极性的直流电压供电，三是可以采用正、负极性直流电压同时崐供电，四是采用正、负极性对称电源供电，一般单独用负极性直流电压供电的情况崐很少。所谓正、负对称电源是指正电源电压大小的绝对值等于负 电源电压大小的绝崐对值。 （３）电源引脚外电路与整机电源电路相连。 （４）分析集成电路的电源引脚对修理十分有意义，因为当怀疑集成电路不能崐正常工作时，首先要 检查的是集成电路的电源引脚。 （５）当集成电路各个引脚上均没有直流电压时，这时要检查集成电路电源引崐脚上是否有直流工作 电压，所以分析电源引脚外电路十分重要。 ４.接地引脚 集成电路各部分电路接在内电路连接在一起，然后通过接地引脚与外电路中的崐地线相连，这样的引脚称为集成电路的接地引脚，没有接引脚集成电路内电路是不崐能正常工作的。

#《数字集成电路设计》复习提纲

《数字集成电路设计》复习提纲(1-7章) 2011-12 1. 数字集成电路的成本包括哪几部分？ ● NRE (non-recurrent engineering) costs 固定成本 ● design time and effort, mask generation ● one-time cost factor ● Recurrent costs 重复性费用或可变成本 ● silicon processing, packaging, test ● proportional to volume ● proportional to chip area 2. 数字门的传播延时是如何定义的？ 一个门的传播延时tp 定义了它对输入端信号变化的响应有多快。 3. 集成电路的设计规则(design rule)有什么作用？ ? Interface between designer and process engineer ? Guidelines for constructing process masks ? Unit dimension: Minimum line width ? scalable design rules: lambda parameter (可伸缩设计规则，其不足:只能在有限 的尺寸范围内进行。) ? absolute dimensions (micron rules,用绝对尺寸来表示。) 4. 什么是MOS 晶体管的体效应？ 5. 写出一个NMOS 晶体管处于截止区、线性区、饱和区的判断条件，以及各工作区的源漏电流表达式（考虑短沟效应即沟道长度调制效应，不考虑速度饱和效应） 注：NMOS 晶体管的栅、源、漏、衬底分别用G 、S 、D 、B 表示。 6. MOS 晶体管的本征电容有哪些来源？ 7. 对于一个CMOS 反相器的电压传输特性，请标出A 、B 、C 三点处NMOS 管和PMOS 管各自处于什么工作区？ V DD 8. 在CMOS 反相器中，NMOS 管的平均导通电阻为R eqn ，PMOS 管的平均导通电阻为R eqp ，请写出该反相器的总传播延时定义。 9. 减小一个数字门的延迟的方法有哪些？列出三种，并解释可能存在的弊端。 ? Keep capacitances small （减小CL ） ? Increase transistor sizes(增加W/L) ? watch out for self-loading! （会增加CL ） ? Increase VDD (????) V out V in 0.5 11.522.5

集成电路版图设计论文

集成电路版图设计 班级12级微电子姓名陈仁浩学号2012221105240013 摘要：介绍了集成电路版图设计的各个环节及设计过程中需注意的问题，然后将IC版图设计与PCB版图设计进行对比，分析两者的差异。最后介绍了集成电路版图设计师这一职业，加深对该行业的认识。 关键词: 集成电路版图设计 引言: 集成电路版图设计是实现集成电路制造所必不可少的设计环节，它不仅关系到集成电路的功能是否正确，而且也会极大程度地影响集成电路的性能、成本与功耗。近年来迅速发展的计算机、通信、嵌入式或便携式设备中集成电路的高性能低功耗运行都离不开集成电路掩模版图的精心设计。一个优秀的掩模版图设计者对于开发超性能的集成电路是极其关键的。 一、集成电路版图设计的过程 集成电路设计的流程：系统设计、逻辑设计、电路设计（包括：布局布线验证）、版图设计版图后仿真（加上寄生负载后检查设计是否能够正常工作）。集成电路版图设计是集成电路从电路拓扑到电路芯片的一个重要的设计过程，它需要设计者具有电路及电子元件的工作原理与工艺制造方面的基础知识，还需要设计者熟练运用绘图软件对电路进行合理的布局规划，设计出最大程度体现高性能、低功耗、低成本、能实际可靠工作的芯片版图。集成电路版图设计包括数字电路、模拟电路、标准单元、高频电路、双极型和射频集成电路等的版图设计。具体的过程为： 1、画版图之前，应与IC 工程师建立良好沟通在画版图之前，应该向电路设计者了解PAD 摆放的顺序及位置，了解版图的最终面积是多少。在电路当中，哪些功能块之间要放在比较近的位置。哪些器件需要良好的匹配。了解该芯片的电源线和地线一共有几组，每组之间各自是如何分布在版图上的？ IC 工程师要求的工作进度与自己预估的进度有哪些出入？ 2、全局设计：这个布局图应该和功能框图或电路图大体一致,然后根据模块的面积大小进行调整。布局设计的另一个重要的任务是焊盘的布局。焊盘的安排要便于内部信号的连接，要尽量节省芯片面积以减少制作成本。焊盘的布局还应该便于测试，特别是晶上测试。 3、分层设计：按照电路功能划分整个电路，对每个功能块进行再划分，每一个模块对应一个单元。从最小模块开始到完成整个电路的版图设计，设计者需要建立多个单元。这一步就是自上向下的设计。 4、版图的检查： （1）Design Rules Checker 运行DRC，DRC 有识别能力，能够进行复杂的识别工作，在生成最终送交的图形之前进行检查。程序就按照规则检查文件运行，发现错误时，会在错误的地方做出标记，并且做出解释。

集成电路版图设计笔试面试大全

集成电路版图设计笔试面试大全 1. calibre语句 2. 对电路是否了解。似乎这个非常关心。 3. 使用的工具。 , 熟练应用UNIX操作系统和L_edit，Calibre, Cadence, Virtuoso, Dracula 拽可乐(DIVA),等软件进行IC版图 绘制和DRC，LVS，ERC等后端验证 4. 做过哪些模块 其中主要负责的有Amplifier，Comparator，CPM，Bandgap，Accurate reference，Oscillator，Integrated Power MOS，LDO blocks 和Pad，ESD cells以及top的整体布局连接 5. 是否用过双阱工艺。 工艺流程见版图资料 在高阻衬底上同时形成较高的杂质浓度的P阱和N阱，NMOS、PMOS分别做在这两个阱中，这样可以独立调节两种沟道MOS管的参数，使CMOS电路达到最优特性，且两种器件间距离也因采用独立的阱而减小，以适合于高密度集成，但是工艺较复杂。 制作MOS管时，若采用离子注入，需要淀积Si3N4，SiO2不能阻挡离子注入，进行调沟或调节开启电压时，都可以用SiO2层进行注入。 双阱CMOS采用原始材料是在P+衬底(低电阻率)上外延一层轻掺杂的外延层P-(高电阻率)防止latch-up效应(因为低电阻率的衬底可以收集衬底电流)。 N阱、P阱之间无space。

6. 你认为如何能做好一个版图,或者做一个好版图需要注意些什么需要很仔细的回答～答:一，对于任何成功的模拟版图设计来说，都必须仔细地注意版图设计的floorplan，一般floorplan 由设计和应用工程师给出，但也应该考虑到版图工程师的布线问题，加以讨论调整。总体原则是 模拟电路应该以模拟信号对噪声的敏感度来分类。例如，低电平信号节点或高阻抗节点，它们与输入信号典型相关，因此认为它们对噪声的敏感度很高。这些敏感信号应被紧密地屏蔽保护起来，尤其是与数字输出缓冲器隔离。高摆幅的模拟电路，例如比较器和输出缓冲放大器应放置在敏感模拟电路和数字电路之间。数字电路应以速度和功能来分类。显而易见，因为数字输出缓冲器通常在高速时驱动电容负载，所以应使它离敏感模拟信号最远。其次，速度较低的逻辑电路位于敏感模拟电路和缓冲输出之间。注意到敏感模拟电路是尽可能远离数字缓冲输出，并且最不敏感的模拟电路与噪声最小的数字电路邻近。 芯片布局时具体需考虑的问题，如在进行系统整体版图布局时，要充分考虑模块之间的走线，避免时钟信号线对单元以及内部信号的干扰。模块间摆放时要配合压焊点的分布，另外对时钟布线要充分考虑时延，不同的时钟信号布线应尽量一致，以保证时钟之间的同步性问题。而信号的走线要完全对称以克服外界干扰。 二(电源线和地线的布局问题

数字集成电路

数字集成电路专题研究 摘要：现在的电路可以分为两个方向，一个是数字，还有一个是模拟，在此更加偏重对数字方面的研究！全文一共可以分为两部分，一部分是基本的数字电路，还有一部分为较大型的集成电路。前一部分（基本数字电路）从认识数字电路开始，其间涉及到数字电路的分析方法---函数分析方法；在数字电路中分TTL 和COMS两种电路，在此报告中提到了这两种电路的电平比较关系。因COMS电路功耗低、工作电压范围宽、扇出能力强和售价低等优点，所以着重介绍一下CMOS 电路的常用特性，以及由它构成的一些常见的数字电路！而在后半部方介绍的是集成电路，从集成电路的分类到如何做好集成电路的设计;集成电路的设计分为前端和后端设计前端是指逻辑部分，后端是指物理层的设计．前端是设计内部的逻辑．后端是指假设逻辑设计已经完成，如何做出最后的芯片，涉及到芯片内部如何分区，如何布线，模拟部分，寄生效应等等．而由于专业方向这里又着重去讨论前端设计：系统集成芯片（SoC）的IC设计。同时收集了一些集成电路的设计工具。 关键字：数字电路函数表示 COMS集成电路常

见的数字电路集成电路分类 IC前端设计工具系统集成芯片SOC IC设计软件 VHDL/ Veriolg HDL 正文： 一．数字电路简介： 在电子设备中，通常把电路分为模拟电路和数字电路两类，前者涉及模拟信号，即连续变化的物理量，例如在24小时内某室内温度的变化量；后者涉及数字信号，即断续变化的物理量，开关K 快速通、断时，在电阻R 上就产生一连串的脉冲（电压），这就是数字信号。人们把用来传输、控制或变换数字信号的电子电路称为数字电路。数字电路工作时通常只有两种状态：高电位（又称高电平）或低电位（又称低电平）。通常把高电位用代码“1 ”表示，称为逻辑“1 ”；低电位用代码“0 ”表示，称为逻辑“0 ”（按正逻辑定义的）。注意：有关产品手册中常用“H ”代表“1 ”、“L ”代表“0 ”。实际的数字电路中，到底要求多高或多低的电位才能表示“1 ”或“0 ”，这要由具体的数字电路来定。例如一些TTL 数字电路的输出电压等于或小于0.2V，均可认为是逻辑“0 ”，等于或者大于3V，均可认为是逻辑“1 ”（即电路技术指标）。CMOS数字电路的逻辑“0 ”或“1 ”的电位值是与工作电压有关的。讨论数字电路

数字集成电路设计实验报告

哈尔滨理工大学数字集成电路设计实验报告 学院：应用科学学院 专业班级：电科12 - 1班 学号：32 姓名：周龙 指导教师：刘倩 2015年5月20日

实验一、反相器版图设计 1.实验目的 1）、熟悉mos晶体管版图结构及绘制步骤； 2）、熟悉反相器版图结构及版图仿真； 2. 实验内容 1）绘制PMOS布局图； 2）绘制NMOS布局图； 3）绘制反相器布局图并仿真； 3. 实验步骤 1、绘制PMOS布局图： (1) 绘制N Well图层；(2) 绘制Active图层； (3) 绘制P Select图层； (4) 绘制Poly图层； (5) 绘制Active Contact图层；(6) 绘制Metal1图层； (7) 设计规则检查；(8) 检查错误； (9) 修改错误； (10)截面观察； 2、绘制NMOS布局图： (1) 新增NMOS组件；(2) 编辑NMOS组件；(3) 设计导览； 3、绘制反相器布局图： (1) 取代设定；(2) 编辑组件；(3) 坐标设定；(4) 复制组件；(5) 引用nmos组件；(6) 引用pmos组件；(7) 设计规则检查；(8) 新增PMOS基板节点组件；(9) 编辑PMOS基板节点组件；(10) 新增NMOS基板接触点； (11) 编辑NMOS基板节点组件；(12) 引用Basecontactp组件；(13) 引用Basecontactn 组件；(14) 连接闸极Poly；(15) 连接汲极；(16) 绘制电源线；(17) 标出Vdd 与GND节点；(18) 连接电源与接触点；(19) 加入输入端口；(20) 加入输出端口；(21) 更改组件名称；(22) 将布局图转化成T-Spice文件；(23) T-Spice 模拟； 4. 实验结果 nmos版图

集成电路基础工艺和版图设计测试试卷

集成电路基础工艺和版图设计测试试卷 （考试时间：60分钟，总分100分） 第一部分、填空题（共30分。每空2分） 1、NMOS是利用电子来传输电信号的金属半导体；PMOS是利用空穴来传输电信号的金属半导体。 2、集成电路即“IC”，俗称芯片，按功能不同可分为数字集成电路和模拟集成电路，按导电类型不同可分为 双极型集成电路和单极型集成电路，前者频率特性好，但功耗较大，而且制作工艺复杂，不利于大规模集成；后者工作速度低，但是输入阻抗高、功耗小、制作工艺简单、易于大规模集成。 3、金属(metal)—氧化物(oxid)—半导体(semiconductor)场效应晶体管即MOS管，是一个四端有源器件，其四端分别是栅 极、源极、漏极、背栅。 4、集成电路设计分为全定制设计方法和半定制设计方法，其中全定制设计方法又分为基于门阵列和标准单元 的设计方法，芯片利用率最低的是基于门阵列的设计方法。 第二部分、不定项选择题（共45分。每题3分，多选，错选不得分，少选得1分） 1、在CMOS集成电路中，以下属于常用电容类型的有（ABCD） A、MOS电容 B、双层多晶硅电容 C、金属多晶硅电容 D、金属—金属电容 2、在CMOS集成电路中，以下属于常用电阻类型的有（ABCD） A、源漏扩散电阻 B、阱扩散电阻 C、沟道电阻 D、多晶硅电阻 3、以下属于无源器件的是（CD ） A、MOS晶体管 B、BJT晶体管 C、POL Y电阻 D、MIM电容 4、与芯片成本相关的是（ABC） A、晶圆上功能完好的芯片数 B、晶圆成本 C、芯片的成品率 D、以上都不是 5、通孔的作用是（AB ） A、连接相邻的不同金属层 B、使跳线成为可能 C、连接第一层金属和有源区 D、连接第一层金属和衬底 6、IC版图的可靠性设计主要体现在（ABC）等方面，避免器件出现毁灭性失效而影响良率。 A、天线效应 B、闩锁（Latch up） C、ESD(静电泄放)保护 D、工艺角（process corner）分析 7、减小晶体管尺寸可以有效提高数字集成电路的性能，其原因是（AB） A、寄生电容减小，增加开关速度 B、门延时和功耗乘积减小 C、高阶物理效应减少 D、门翻转电流减小 8、一般在版图设计中可能要对电源线等非常宽的金属线进行宽金属开槽，主要是抑制热效应对芯片的损害。下面哪些做法符合宽金属开槽的基本规则？（ABCD） A、开槽的拐角处呈45度角，减轻大电流密度导致的压力 B、把很宽的金属线分成几个宽度小于规则最小宽度的金属线 C、开槽的放置应该总是与电流的方向一致 D、在拐角、T型结构和电源PAD区域开槽之前要分析电流流向 9、以下版图的图层中与工艺制造中出现的外延层可能直接相接触的是（AB）。 A、AA（active area） B、NW（N-Well） C、POLY D、METAL1

数字集成电路设计与分析

问答： Point out design objects in the figure such as :design, cell, reference, port, pin, net, then write a command to set 5 to net A Design: top Reference: ADD DFF Cell: U1 U2 Port: A B clk sum Pin: A B D Q Net: A B SIN Set_load 5 [get_nets A] why do we not choose to operate all our digital circuits at these low supply voltages? 答：1）不加区分地降低电源电压虽然对减少能耗能正面影响，但它绝对会使门的延时加大 2）一旦电源电压和本征电压（阈值电压）变得可比拟，DC特性对器件参数（如晶体管 阈值）的变化就变得越来越敏感 3）降低电源电压意味着减少信号摆幅。虽然这通常可以帮助减少系统的内部噪声（如串扰引起的噪声），但它也使设计对并不减少的外部噪声源更加敏感） 问道题： 1.CMOS静态电路中，上拉网络为什么用PMOS,下拉网络为什么用NMOS管 2.什么是亚阈值电流，当减少VT时，V GS =0时的亚阈值电流是增加还是减少？ 3.什么是速度饱和效应 4.CMOS电压越低，功耗就越少？是不是数字电路电源电压越低越好，为什么？ 5.如何减少门的传输延迟？ P203 6.CMOS电路中有哪些类型的功耗？ 7.什么是衬垫偏置效应。 8.gate-to-channel capacitance C GC,包括哪些部分 VirSim有哪几类窗口 3-6. Given the data in Table 0.1 for a short channel NMOS transistor with V DSAT = 0.6 V and k′=100 μA/V2, calculate V T0, γ, λ, 2|φf|, and W / L:

数字ic设计实验报告

数字集成电路设计 实验报告 实验名称二输入与非门的设计 一．实验目的 a)学习掌握版图设计过程中所需要的仿真软件

b)初步熟悉使用Linux系统 二．实验设备与软件 PC机，RedHat,Candence 三．实验过程 Ⅰ电路原理图设计 1.打开虚拟机VMware Workstation，进入Linux操作系统RedHat。 2.数据准备，将相应的数据文件拷贝至工作环境下，准备开始实验。 3.创建设计库，在设计库里建立一个schematic view，命名为，然后进入电路 图的编辑界面。 4.电路设计 设计一个二输入与非门，插入元器件，选择PDK库（xxxx35dg_XxXx）中的nmos_3p3、 pmos_3p3等器件。形成如下电路图，然后check and save，如下图。 图1.二输入与非门的电路图 5.制作二输入与非门的外观symbol Design->Create Cellview -> From Cellview，在弹出的界面，按ok后出现symbol Generation options，选择端口排放顺序和外观，然后按ok出现symbol编辑界面。按照需 要编辑成想要的符号外观，如下图。保存退出。

图2.与非门外观 6.建立仿真电路图 方法和前面的“建立schemtic view”的方法一样，但在调用单元时除了调用analogL 库中的电压源、（正弦）信号源等之外，将之前完成的二输入与非门调用到电路图中，如下图。 图3.仿真电路图 然后设置激励源电压输出信号为高电平为3.5v，低电平为0的方波信号。 7.启动仿真环境 在ADE中设置仿真器、仿真数据存放路径和工艺库，设置好后选择好要检测的信号在电路中的节点，添加到输出栏中，运行仿真得到仿真结果图。

数字集成电路版图提取

赛微电子网更多电子资料请登录赛微电子网https://www.wendangku.net/doc/c718747253.html, 实验32 数字集成电路版图提取 数字集成电路产品应用领域十分广泛，数字集成电路的设计技术已经成熟。集成电路反向设计是一种重要的集成电路设计方法，数字集成电路版图的反向提取是数字集成电路反向设计方法中的重要关键环节之一。 本实验要求学生独立对给定的CMOS数字集成电路单元版图，完成电路的反向提取、绘制整理和功能分析等工作。通过对CMOS数字集成电路单元版图的反向提取实验，锻炼和提高了学生对半导体器件和数字集成电路版图的认知能力和对电路整理与结构优化技能，培养学生对数字集成电路反向设计思想的理解，加强了学生灵活运用所学“半导体物理”、“场效应器件物理”、“数字集成电路设计”和“集成电路制造技术”等理论知识的能力。 一、实验原理 1. CMOS工艺简介 在现代集成电路工艺技术中，CMOS工艺技术占据重要位置，得到了广泛的应用。P型衬底N阱CMOS工艺的主要工艺技术包括有：氧化技术、光刻技术、刻蚀技术、离子注入技术和淀积技术等。各种工艺技术多次出现，达到了对半导体器件和集成电路图形的逐一加工处理。最终形成了图形化的半导体器件和集成电路。 氧化技术用于生长氧化层，包括干氧、湿氧等主要方法，氧化层主要作用有：栅绝缘介质、杂质掩蔽和隔离保护等。光刻技术是通过紫外光或电子束对涂有光刻胶的衬底进行照射，利用光刻胶在光照前后溶解性的变化，实现光刻掩膜版到衬底上的图形转移，为后续加工工艺开设窗口。刻蚀技术是采用化学或物理的方法对一定区域的材料进行腐蚀的技术，是实现对多余材质进行去除的一项技术。离子注入是通过加速杂质离子并将杂质离子打入靶材料的一种掺杂技术。可以实现P型和N型杂质的掺入。淀积技术是通过物理化学方法在基片上生长材料的一种技术。可以实现多晶硅栅材料的生长等。 2. MOS晶体管认知 在P型衬底N阱CMOS工艺条件下，NMOS器件直接制作在衬底材料上，PMOS器件制作在N阱中。在数字集成电路版图的照片中，NMOS管阵列和PMOS 管阵列一般分别制作在不同的区域，PMOS管阵列制作在一个或多个N阱内，NMOS管阵列制作在一个或多个区域。这一点在照片中可以明显地区分开来。PMOS管阵列包括加大的N阱和多个较小的P型有源区，NMOS管阵列则只包

数字集成电路设计流程

《ic设计流程与使用工具介绍》 我认为IC设计流程按照功能和应用场合不同大致可以划分为三个部分进行介绍，分别是数字IC、模拟IC和FPGA。这三者之间既有相同点又有相异点。在进行设计时，所使用的软件工具也有相同和不同的。 1、数字Asic设计流程前端到后端使用工具 通用型数字Asic（从上到下） 在验证算法时一般使用C语言或者verilog来对系统算法进行建模，使用行为级描述来对算法功能的正确与否进行仿真。一般比较常用的方法是使用C语言在Matlab软件环境下进行算法验证。 算法验证完成之后，需要进行的工作就是将算法转化为对应的行为级或者寄存器传输级描述，并且对其进行功能仿真验证。在该阶段可以使用的工具有很多，常用的有Active—HDL、Mentor的Modelsim 系列软件和QuestaSim系列（前者使用三个核进行仿真，后者使用一个核，因此后者可以对不同语言环境下的描述进行混合仿真）。 完成功能仿真之后需要进行的工作就是根据foundry提供的标准数字单元工艺库，对前面得到的表述一定功能的代码进行综合，得到代码对应的由标准单元库中的门电路组成的实际电路映射。在综合的过程中，要根据设计规范来制定各种约束以使综合得到的电路映射能够满足设计的要求，同时也要注意综合报告中所给出的违反约束的各个信息，并且利用这些信息来修改代码或者算法。在综合的过程中使用的工具最主要是Synopsys的DC和PC。 做完综合之后，利用综合得到的实际电路映射、时序约束与foundry提供的与版图有关的工艺库就可以进行自动布局布线的操做了。此时常用的软件有Synopsys的ASTRO和Cadence的Se工具。 自动布局布线完成后就可以根据产生的版图文件信息提取寄生参数来进行包含寄生参数与互联延迟的后仿真了。一般常用的寄生参数提取工具有A V ANTI的STAR-RC和Cadence的DRECULA或Diva，两者都需要将自动布局布线得到的版图和工艺库文件导入软件中进行寄生参数提取。Cadence的软件还可以通过导入版图，来对自动布局布线得到的版图中不满意的地方进行修补。 寄生参数提取结束后将得到的寄生参数信息与自动布局布线得到的网表导入PT进行包含寄生参数的时序参数提取，然后利用所提取的时序参数在底层网表中反标进行后仿真，观察后仿真的时序是否满足设计规范的要求。如果满足则设计基本完成，不满足还需要进行迭代修改。产生反标需要的时序文件的软件是PT，而将时序反标文件反标回综合后的网表并且进行后仿真的软件比较多，比如Modelsim 和Nclaunch（NC主要针对大型系统，而Modelsim则主要是针对小的设计，因为前者的工作平台是工作站后者是PC）。 全定制数字Asic或者混合信号ASIC（从下到上与从上到下结合） 当需要制作全定制的数字芯片时，传统的从上到下的设计流程就不完全奏效了。其中最大的不同就是全定制芯片为了实现更小的体积与功耗，更高的集成度将可能不采用厂家提供的标准数字单元库而是通过与foundry沟通自己设计满足自己需要的工艺库。比如Xilinx的FPGA芯片的设计采用的就是全定制的设计方法。 对于全定制设计而言，也需要采用算法验证、功能描述与仿真验证、综合、寄生参数提取与后仿真的过程，但是相对通用型Asic的设计而言，在做后仿真时全定制可以使用模拟仿真的方法进行后仿真而不需要进行时序反标的过程，因为在设计全定制Asic时使用的不是foundry提供的标准数字工艺库而是根据设计需要自己设计的数字工艺库。因此对于全定制的Asic设计而言，它的后仿真需要采用foundry提供的标准模拟库，由于不使用时序的反标而采用模拟仿真的方法后仿真得到最终版图对应信息，因此耗时可能比设计通用型的Asic更长。 全定制设计流程的使用软件有，算法验证与功能仿真的软件同通用型使用的基本相同。但是在综合这

常用数字集成电路管脚图

实验室提供的常用TTL 器件如下： 附录：常用数字集成电路管脚排列及逻辑符号 1A 1B 1Y 2A 2B 2Y 4A 4B 4Y 3A 3B 3Y GND V 图D-1 74LS00四2输入与非门 图D-2 74LS01四2输入与非门（OC ） 8 9 10 11 1 2 12 13 3 14 4 5 6 7 4Y GND 4A 5Y 6A 6Y 5A V CC 1A 1Y 2A 2Y 3A 3Y 。 1。 1 。 1 。 1 。 1 。 1 图D-3 74LS02四2输入或非门 图D-4 74LS04六反相器 8 910 11 121213 314 4567GND & & & & 1A 1B 1Y 2A 2B 2Y 4A 4B 4Y 3A 3B 3Y V CC 8 9 10 11 1212 13 314 4567 1C 1Y 3C 3B 3A 3Y 1A 1B 2A 2B 2C 2Y GND Vcc 。&&&。。 图D-5 74LS08四2输入与门 图D-6 74LS10三3输入与非门 8 9 10 11 1111 2 2 3 3 4 4 5 6 7 Vcc 2D 2C 2B 2A 2Y 1A 1B 1C 1D 1Y GND 。 &。 & N N 1A 1B 2Y 2A 2B 3Y 3A 3B 4Y 4A 4B GND V CC 8 9 10 11 1111 2 2 3 3 4 4 5 6 7 1Y 1 1 1 1 ≥≥≥≥ 图D-7 74LS20双4输入与非门 图D-8 74LS32四2输入或门

8 9 10 11 1212 13 314 45 6 7 ≥1 。 A C D E F N GND N N B H G Y V CC D R S D Q 2D R 1 1D 1CP 1 1Q 1 S D Q GND D Q CP 8 9 10 11 1111 2 2 3 3 4 4567 Q O O D Q CP Q O O D R D S D D R S Vcc 2 2D 2CP 2 2Q 图D-9 74LS54 4路2-2-2-2输入与或非门 图D-10 74LS74双上升沿D 型触发器 1A 1B 2Y 2A 2B 3Y 3A 3B 4Y 4A 4B GND V CC 8 9 10 11 1111 2 2 3 3 4 4 5 6 7 1Y =1 =1 =1 =1 9 10 11 1111 2 2 3 3 4 45678 115 6 Vcc D 2R D 22K 21J 22Q 1R CP CP 1K 1J S D 11Q 1Q 2Q GND K J CP D D Q Q R S S D 。 。 。。。 。 K CP J D R D S Q Q 图D-11 74LS86四2输入异或门 图D-12 74LS112双下降沿J-K 触发器 8 9 10 11 1 2 12 13 3 14 4 5 6 7 GND 1E 1A 1Y 2E 2A 2Y 4E 4A 4Y 3E 3A 3Y V CC EN 1EN 1 EN 1 EN 1 9 10 11 111122 3 3 4 4 5 6 7 8 115 6 Y 0 Vcc Y Y Y Y Y Y 1 2 3 4 5 6 S S Y GND 3 2 1 S A A A 012 7Y 0 Y Y Y Y Y 1 2 3 45 S S Y S A A 12 71 3 2 A 0 Y 6。 。 。 。 。 。 。 。 。 。 图D-13 74LS126四总线缓冲器 图D-14 74LS138 3线-8线译码器 9 10 11 1212 13 314 4567815 16 I 4。I 0 GND V CC I 5I 6I 7I 0 I 1 I 2 I 3 Y 0 Y 1Y 2Y S Y EX S I 1 I 2 I 3 I 4 I 5 I 6 I 7 Y 0 Y 1 Y 2 Y S Y EX S(E)。。。。。。 。。。。。。。 9 10 11 111122 3 3 4 4 5 6 7 8 115 6D 4V C C D D D A A A 56 7 1 2 GND D D D 321D 4D D D A A 56701D W D D 2 1 D 3A 2S ( E ) W S (E )D 0W W 。 。 图D-15 74LS148 8线-3线优先编码器 图D-16 74LS151 8选1数据选择器 9 10 11 1 2 12 13 314 45678 15 16 1D 3GND V CC 1D 21D 11D 0A 0 A 11W 2S 2D 3 2D 2 2D 1 2D 0 2W . . 。 。 A 0 2S 2D 32D 2 2D 1 2D 02W 1D 3 1D 2 1D 1 1D 0 A 11W A 0A 1 1S 9 10 11 12 13 123 14 45678 16 15 GND CR LD CP ENT O O Q CC Q 0Q 1Q 2 Q 3 D 0D 1 D 2D 3ENP D 0D 1D 2D 3ENP V CC Q CC Q 0 Q 1 Q 2 Q 3 ENT LD CP CR 图D-17 74LS153双4选1数据选择器 图D-18 74LS161 4位二进制同步计数器 9 10 11 1212 13 314 45678 15 16 CR GND V CC D SR M 1 CP Q 4 Q 3 M 0 D L D 4Q 1 Q 2 D 3D 2D 1CR Q Q Q Q CP 1 2 3 4 S 1 S 0 D SR D D D D D L 。 1 2 3 4 8 9 10 11 111122 3 34 45 6 7 CT/LD Qc C A QA V CC Q D D B Q B Cr QD Q B QB Qc C A QA CPB GND C r CP A CP B CT /LD CP A 。 。 。 图D-19 74LS194 4位双向移位寄存器 图D-20 74LS196二-五-十进制计数器

集成电路版图设计

北京工业大学 集成电路版图设计 设计报告 姓名：于书伟 学号：15027321 2018年5 月

目录 目录 (1) 1绪论 (2) 1.1集成电路的发展现状 (2) 1.2集成电路设计流程及数字集成电路设计流程 (3) 1.2.1CAD发展现状 (3) 2电路设计 (5) 2.1运算放大器电路 (5) 2.1.1工作原理 (5) 2.1.2电路设计 (5) 2.2D触发器电路 (12) 2.2.1反相器 (12) 2.2.2传输门 (13) 2.2.3或非门 (13) 2.2.4D触发器 (14) 3版图设计 (15) 3.1运算放大器 (15) 3.1.1运算放大器版图设计 (15) 3.2D触发器 (18) 3.2.1反相器 (18) 3.2.2传输门 (20) 3.2.3或非门 (21) 3.2.4D触发器 (23) 4总结与体会 (27) 参考文献 (28)

1 绪论 1.1 集成电路的发展现状 在全球半导体市场快速增长的带动下，我国半导体产业快速发展。到2018 年，我国半导体产业销售额将超过8000 亿元。近年来，我国半导体市场需求持续攀升，占全球市场需求的比例已由2003 年的18.5%提升到2014 年的56.6%，成为全球最大的半导体市场。 2009-2018 年我国半导体产业销售情况变化图 与旺盛的市场需求形成鲜明对比，我国集成电路产业整体竞争力不强，在各类集成电路产品中，中国仅移动通信领域的海思、展讯能够比肩高通、联发科的国际水准。本土集成电路供需存在很大的缺口。 2010-2019 我国集成电路供需情况对比

1.2 集成电路设计流程及数字集成电路设计流程 集成电路设计的流程一般先要进行软硬件划分，将设计基本分为两部分：芯片硬件设计和软件协同设计。芯片硬件设计包括：功能设计阶段，设计描述和行为级验证，逻辑综合，门级验证（Gate-Level Netlist Verification），布局和布线。模拟集成电路设计的一般过程：电路设计，依据电路功能完成电路的设计；.前仿真，电路功能的仿真，包括功耗，电流，电压，温度，压摆幅，输入输出特性等参数的仿真；版图设计（Layout），依据所设计的电路画版图；后仿真，对所画的版图进行仿真，并与前仿真比较，若达不到要求需修改或重新设计版图；后续处理，将版图文件生成GDSII文件交予Foundry流片。 数字集成电路设计流程 1.设计输入电路图或硬件描述语言 2.逻辑综合处理硬件描述语言，产生电路网表 3.系统划分将电路分成大小合适的块 4.功能仿真 5.布图规划芯片上安排各宏模块的位置 6.布局安排宏模块中标准单元的位置 7.布线宏模块与单元之间的连接 8.寄生参数提取提取连线的电阻、电容 9.版图后仿真 1.2.1CAD发展现状 CAD/CAM技术20世纪50年代起源于美国,经过近50年的发展,其技术和水平已经到达了相当成熟的阶段。日本、法国、德国也相继在机械制造、航空航天、汽车工业、建筑化工等行业中广泛使用CAD/CAM技术。CAD/CAM技术在发达国家已经成为国民经济的重要支柱。 我国CAD/CAM技术的应用起步于20世纪60年代末,经过40多年的研究、开发与推广应用,CAD/CAM技术已经广泛应用于国内各行各业。综合来看,CAD/CAM技术的在国内的应用主要有以下几个特点: (1)起步晚、市场份额小我国 CAD/CAM技术应用从20世纪80年代开始,“七五”期间国家支持对24个重点机械产品进行了 CAD/CAM的开发研制工作,为我国 CAD/CAM技术的发展奠定了一定的基础。国家科委颁布实施的863计划也大大促进了 CAD/CAM技术的研究和发展。“九五”期间国家科委又颁发了《1995～2000年我国 CAD/CAM应用工程发展纲要》,将推广和应用 CAD/CAM技术作为改造传统企业的重要战略措施。有些小企业由于经济实力不足、技术人才缺乏,CAD/CAM技术还不能够完全应用到生产实践中。国内研发的CAD/CAM软件在包装和功能上与发达国家还存在差距,市场份额小。 (2)应用范围窄、层次浅CAD/CAM技术在企业中的应用在CAD方面主要包括二维绘图、三维造型、装配造型、有限元分析和优化设计等。其中CAD二维绘图

半导体数字集成电路

数字逻辑基础 LOGO

半导体数字集成电路 --集成电路的发展 集成电路的发展包含四个主要的阶段： ?在上世纪六十年代早期出现了第一片集成电路，其集成的晶体管数量少于100个，该集成电路称为小规模集成电路（Small-Scale Integrated Circuit,SSI ）。 ?在上世纪六十年代后期出现了中规模集成电路（Medium-Scale Integrated Circuit,MSI ）,其集成的晶体管数量达到几百个。

半导体数字集成电路 --集成电路的发展 ?在上世纪70年代中期，出现了大规模集成电路（Large-Scale Integrated Circuit,LSI ），其集成的晶体管数量达到几千个。?在上世纪80年代早期，出现了超大规模集成电路（Very-large-scale-integrated,VLSI ），其集成的晶体管的数量超过了100,000个(十万)。 ?到上世纪80年代后期，集成的晶体管数量超过了1,000,000个。?到上世纪90年代，集成的晶体管数量超过了10,000,000；?到了2004年，这一数量已经超过了100,000,000个。 ?现在这一数量突破1,000,000,000个。

半导体数字集成电路 --集成电路构成 术语“芯片”和集成电路是指半导体电路，即：在一个硅片上，集成了大量的微型的晶体管。 ?对于实现逻辑功能比较简单的芯片来说，一个硅片上可能只集成了少量的晶体管； ?而对于功能比较复杂的芯片来说，一个硅片上可能集成了几百万个晶体管。

集成电路构成 --集成电路的DIP 封装 DIP封装外观DIP封装芯片内部结构 引脚器件裸片键合线塑料芯片载体封装 引脚1标记