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CASE在VHDL和VERILOG中运用的注意点

在VHDL中,CASE的语法如下: CASE 表达式 IS WHEN 值1 => 顺序语句1; WHEN 值2 => 顺序语句2;…… WHEN OTHERS => 顺序语句n; END CASE;

1. CASE的各分支语句无优先级,这是同if..else组合的嵌套语句的区别,if..else嵌套语句是有优先级的。

2. 各个分支的值须互斥,不能含有相同的分支值。

3. WHEN OTHERS值最好写上,以避免产生不必要的锁存。

在Verilog中,case的语法如下:

case(控制表达式)

分支值1:begin 一条或者多条语句 end

分支值2:begin 一条或者多条语句 end

…..

default: begin 一条或者多条语句 end

endcase

1. case的各分支语句无优先级,这是同if..else组合的嵌套语句的区别,if..else嵌套语句是有优先级的。

2. 各个分支的值须互斥,不能含有相同的分支值

3. default最好写上,以避免产生不必要的锁存。