数据通路组成实验剖析
实验名称
数据通路组成实验___________________________________ 成绩 ____________
实验日期2014.11.14 ____________ 第3 次试验指导老师陈国平
专业__________ 班号1202 ______________ 组别_______________________ 学生姓名唐海军047 同组学生________________________________________
实验报告内容：
一、实验目的
1.进一步熟悉计算机的数据通路。
2.将双端口通用寄存器堆和双端口存储器模块连接，构成新的数据通路。
3.掌握数字逻辑电路中的一般规律，以及排除故障的一般原则和方法。
4.锻炼分析问题和解决问题的能力，在出现故障的情况下，独立分析故障现象，并排除故障。
二、实验设备
1.TEC-5计算机组成原理实验系统1台
2.逻辑测试笔一支（在TEC-5实验台上）
3.双踪示波器一台（公用）
4.万用表一只（公用）
三、实验电路
数据通路实验电路图如图 3.3所示。它是将双端口存储器模块和双端口通用寄存器堆模
块连接在一起形成的。存储器的指令端口（右端口）不参与本次实验。通用寄存器堆连接运算
器模块，本次实验涉及其中的DR1。
由于双端口存储器是三态输出，因而可以直接连接到DBUS上。此外，DBUS还连接着
通用寄存器堆。这样，写入存储器的数据由通用寄存器提供，从RAM中读出的数据也可以
放到通用寄存器堆中保存。
本实验的各模块在以前的实验中都已介绍，请参阅前面相关章节。注意实验中的控制信号与模拟它们的二进制开关的连接。
数据显示灯四、故障的分析与排除
数字电路中难免要出现这样或那样的故障。有了故障迅速加以诊断并排除，使电路能正常运行，这是实际工作中经常遇到的事。因此，学会分析电路故障，提高排除故障的能力，是很有必要的。
就数字电路的故障性质而言，大体有两大类：一类是设计中的错误或不当造成的故障；另一类是元件损坏或性能不良造成的。
1.设计错误造成的故障
常见的设计错误有逻辑设计错误和布线错误。
对于布线错误，只要能仔细的进行检查就可以排除。要较快的判断出布线错误的位置，可以通过对某个预知特性点的观察检测出来。例如，该点的信号不是预期的特
实验名称成绩
实验日期第次试验指导老师
专业班号组别
学生姓名同组学生
实验报告内容：
性，则可以往前一级查找。常见的布线错误是漏线和布错线。漏线的情况往往是输入端未连线或浮空。浮空输入可用三状态逻辑测试笔或电压表检测出来。
对于设计错误，需要在设计中加以留心和克服。首先要遵循的一个原则是：为使系统可靠的工作，从系统的初始状态开始，应该把线路置于信号的稳定电平上，而不是置于信号的前沿或后沿；其次没有出口的悬空状态是不允许存在的；另外设计中应当避免静态和动态的竞争冒险；最后，为便于维修，设计中应考虑把系统设计成具有单步工作的能力。
常见的设计错误包括对于中小规模集成电路中不用的输入端的接法。对一个
不用的输入端常忘了接，因而输入端相当于接了有效的逻辑“1”电平。建议将
所有不用的“与”门输入端统一接到一个逻辑“ 1”电平上，将所有不用的“或” 门输入端统一接到一个逻辑“ 0 ”电平上。计数器不计数和寄存器不寄存信息的问题常常就是由不用的输入端进来的干扰信号引起的。
2.元件损坏造成的故障
一个数字系统，即使逻辑设计和布线都正确无误，但如果使用的元件损坏或性能不良，也会造成系统的故障。这种故障只要更换元件，就能恢复正常运行。除了元件损坏或性能不良之外，数字系统的故障还可能由于虚焊、噪声等原因造成。许多最初是间歇性故障，但最终还是会变成固定性故障。这种故障不是固定的逻辑高电平，就是固定的逻辑低电平，所以通常称之为“逻辑故障”。实验逻
辑测试笔和逻辑脉冲笔(逻辑脉冲产生器)可以方便地查找数字电路中的逻辑故障。一种方法是先使用逻辑测试笔检测关键信号(如时钟、启动、移位、复位等)
丢失的地方，这样就把故障隔离到一个小范围内。有了故障的大概范围以后，去掉内部时钟脉冲，改用逻辑脉冲笔向特定的电路节点施加激励信号，观察输出端的状态。有了提供激励的逻辑脉冲笔和响应激励的逻辑测试笔，可以很容易地检查被怀疑
的器件的真值表，从而探查出故障地点。
另一种寻找故障的方法，是预先隔离故障。进行的方法如下：从电路始端送入脉冲，在终端检测响应。如果信号未能正确送达，就对每一串电路用同样的方法检查。反复进行，就能将故障点隔离出来。
五、实验任务
1.将实验电路与控制台的有关信号进行连接。
2.用8位数据开关SW7-SW向RF中的四个通用寄存器分别置入以下数据：R0
=0FH R仁0F0H R2= 55H R3= 0AAH
3.用8位数据开关向AR送入地址0FH,然后将R0中的数据0FH写入双端口存储器中。
用同样的方法，依次将R1、R2、R3中的数据分别置入RAM的0F0H 55H 0AAH单
元。
分别将RAM的0AAH单元数据写入R0, 55H单元数据写入R1, 0F0H单元数据写入R2, 0FH单元数据写入R3然后将R0- R3中的数据读出，验证数据的正确性，并记录数据。
六、实验要求
1.做好实验预习，掌握实验电路的数据通路特点和通用寄存器堆的功能特性。
2.写出实验报告，内容是：
⑴实验目的。
(2)写出详细的实验步骤，记录实验数据。
(3)其他值得讨论的问题。
七、实验步骤
(1)将实验电路与控制台的有关信号进行连接
数据通路RS0 RS1 RD0 RD1 WR0 WR1 LDRi LDDR1 模拟开关K0 K1 K2 K3 K4 K5 K6 K7
数据通路RS BUS# SW BUS# ALU BUS# RAM BUS# LR/W# CEL# LDAR# 模拟开关K8 K9 K10 K11 K12 K13 K14
实验名称成绩
实验日期第次试验指导老师
专业班号组别
学生姓名同组学生
实验报告内容：
数据通路AR+1 CER# Cn# M S0 S1 S2 S3
模拟开关VCC VCC 地：地地地:地
(2)用8位数据开关SW7-SW向RF中的四个通用寄存器分别置入以下数据：R1
=3H R2= 1H=
1 .令K4(WR0)=1 , K5(WR1)=0 , K6(LDRi)=1 , K8(RS_BUS#)=1 , K9(SW_BUS#)=0 , K10(ALU BUS#)=1 ,
K11(RAM BUS#)=1 , K13(CEL#)=1。
K4 (WR0)
K5
(WR1)
K6
(LDRi)=1
K8
(RS BUS#
K9
(SW BUS#)
K10
(ALU BUS#
K11
(RAM BUS#
K13
)(CEL#)
1 0 1 1 0 1 1 1
置SW7 - SW0=3H ,
SW7 SW6 SW5 SW4 SW3 SW2 SW1 SW0
0 0 0 0 0 0 1 1 按QD?钮，将3H写入R1。
2 .令K4(WR0)=1 , K5(WR1)=0 , K6(LDRi)=1 , K8(RS_BUS#)=1 , K9(SW_BUS#)=0 ,
K10(ALU BUS#)=1 , K11(RAM BUS#)=1 , K13(CEL#)=1。
K4 (WR0)
K5
(WR1)
K6
(LDRi)=1
K8
(RS BUS#
K9
(SW BUS#)
K10
(ALU BUS#
K11
(RAM BUS#
K13
)(CEL#)
0 1 1 1 0 1 1 1
置SW7 - SW0=1H ,
SW7 SW6 SW5 SW4 SW3 SW2 SW1 SW0
0 0 0 0 0 0 0 1 按QD按钮，将1H写入R2
(3)用8位数据开关向AR送入地址1H,然后将R2中的数据1H写入双端口存储器中。用同样的方法，再将R1中的数据分别置入RAM勺3H单元。
1 .令K6(LDRi)=0 , K8(RS_BUS#)=1 , K9(SW_BUS#)=0 , K10(ALU_BUS#)=1 , K11(RAM_BUS#)=1 , K13(CEL#)=1 ,
K14(LDAR#)=0。K1(RS1)=0 , K0(RS0)=1。
K6 (LDRi)
K8
(RS BUS#
K9
)(SW BUS#
K10
(ALU BUS#
K11
：)(RAM
BUS)
K13
(CEL#)
K14
(LDAR#)
K1
(RS1)
K0
(RS0)
0 0 1 1 1 1 0 1 0 按QD按钮，将1H写入地址寄存器AR。
2?将数据FFH打入RAM 里地址为3H的单元里面，令K9(SW_BUS
K10(ALU BUS#)=1 K11(RA BUS#)=0 K12(LR/W#)=0 , K13(CEL#)=1。
I#)=1 , K8(RS_BUS#)=0 K9
(SW BUS#)
K8
(RS BUS#
K10
(ALU BUS#)
K11
(RA BUS#)
K12
(LR/W#)
K13
(CEL#)
1 0 1 0 0 1
置SW7 —SW0=FFH ,
SW7 SW6 SW5 SW4 SW3 SW2 SW1 SW0
1 1 1 1 1 1 1 1
按QD按钮，将FFH写入RAM。
3.检验RAM中1H单兀的内容是否正确，令K8(RS_BUS#)=0 , K9(SW_BUS#)=1 ,
K10(ALU BUS#)=1 , K11(RAM BUS#)=1 , K1(RS1)=1 , K2(RS0)=0 , K14(LDAR)=0 。
数据通路
K8
(RS BUS#)
K9
(SW BUS#)
K10
(ALU BUS#F1
K11
(RAM BUS#
K1
)(RS1)
K2
(RS0)
K13
(LDAR)
模拟开关0 1 1 1 1 0 0
按QD按钮,将1H写入地址寄存器AR
令K12(LR/W#)=1 , K8(RS_BUS#)=1 , K9(SW_BUS#)=1 , K10(ALU_BUS#)=1 , K11(R.
K13(CEL#)=0 , K14(LDAR#)=0。
AM_BUS#)=0 , K12
(LR/W#)
K8
(RS BUS#
K9
)(SW BUS#
K10
(ALU BUS#
K11
：)(RAM
BUS)
K13
(CEL#)
K14
(LDAR#)
1 1 1 1 0 0 0
按QD按钮，观察DBUS上的数据是否为FFH。
(6)检验指定地址单元的内容是否正确实验名称成绩
实验日期第次试验指导老师
专业班号组别
学生姓名同组学生
实验报告内容：
(4)将RAM中地址为1H的数据写入双端口寄存器堆RF的R0单元。
令K8(RS_BUS#)=1 ，K9(SW_BUS#)=1 ，K10(ALU_BUS#)=1 ，K11(RAM_BUS#)=0 ，
K5(WR1)=0，K4(WR0)=0，K14(LDRi)=1。
数据通路
K8
(RS BUS#
K9
)(SW BUS#)
K10
(ALU BUS#=1
K11
(RAM BUS#
K5
)(WR1)
K4
(WR0)
K6
(LDRi)
模拟开关 1 1 1 0 0 0 1
按QD按钮，将FFH写入R0。
⑸将R0的内容写如RAM勺3H地址单元
1.令K6(LDRi)=0 ，K8(RS_BUS#)=1 ，K9(SW_BUS#)=0 ，K10(ALU_BUS#)=1 ，
K11(RAM BUS#)=1 ，K13(CEL#)=1，K14(LDAR#)=0。K1(RS1)=0，K0(RS0)=1。
K6 (LDRi)
K8
(RS_US#
K9
(SW_BUS#)
K10
(A_U_BUS#
K11
)(R\M_3U3#
K13
(CEL#)
K14
(LDAR#)
K1
(RS1)
K0
(RS0)
0 1 1 1 1 1 0 0 1 按QD按钮，将3H写入地址寄存器AR
2.将R0的内容写入RAM
令K9(SW_BUS#)=1，K8(RS_BUS#)=0K10(ALU_BUS#)=1 K11(RA_BUS#)=1 K12(LR/W#)=0 ，
K13(CEL#)=0。
K9 (SW BUS#)
K8
(RS BUS#
K10
)(ALU BUS#
K11
(RA BUS#
K12
(LR/W#)
K13
(CEL#)
K1
(RS1)
K0
(RS0)
1 0 1 1 0 0 0 0 按QD按钮，将FFH写入RAM的3H地址单元。
K8(RS_BUS#)=0，K9(SW_BUS#)=1 ，K10(ALU_BUS#)=1 ，K11(RAM_BUS#)=1 ，K1(RS1)=1，
K2(RS0)=0 , K14(LDAR)=0。
数据通路
K8
(RS BUS#)
K9
(SW BUS#)
K10
ALU BUS#F1
K11
(RAM BUS#
K1
)(RS1)
K2
(RS0)
K13
(LDAR) 模拟开关0 1 1 1 0 1 0 按QD按钮，将3H写入地址寄存器AR
令K12(LR/W#)=1 , K8(RS_BUS#)=1 , K9(SW_BUS#)=1 , K10(ALU_BUS#)=1 , K11(RAM_BUS#)=0 ，
K12
(LR/W#)
K8
(RS BUS#
K9
)(SW BUS#
K10
(ALU BUS#
K11
：)(RAM
BUS)
K13
(CEL#)
K14
(LDAR#)
1 1 1 1 0 0 0
QD DBUS FFH。
可用同样的方法观察RAM其他地址单元的内容
实验名称
常规型程序控制器组成实验____________________________ 成绩_________
实验日期2014.11.14 ____________ 第3 次试验指导老师陈国平
专业__________ 班号1202 _____________ 组别_______________________ 学生姓名唐海军047 同组学生________________________________________
实验报告内容：
一、实验目的
1.掌握时序发生器的组成原理。
2.掌握微程序控制器的组成原理。
二、实验电路
1.时序发生器
本实验所用的时序电路见图3.4。电路由一个500KHZ晶振、2片GAL22V10 一片
74LS390组成，可产生两级等间隔时序信号T1-T4、W1-W3其中一个W由一轮T1-T4组成，相当于一个微指令周期或硬连线控制器的一拍，而一轮W1-W刘
以执行硬连线控制器的一条机器指令。另外，供数字逻辑实验使用的时钟由MF 经一片74LS390分频后产生。
CVl WCC
本次实验不涉及硬连线控制器，因此时序发生器中产生W1-W的部分也可根据需要放到硬连线控制器实验中介绍。
产生时序信号T1-T4的功能集成在图中左边的一片GAL22V1(中，另外它还产生节拍信号W1-W3勺控制时钟CLK1该芯片的逻辑功能用ABEL语言实现。其源程序如下：
MODULE TIMER1
TITLE 'CLOCK GENERATOR T1-T4'
CLK = .C.;
"INPUT
MF, CLR, QD, DP, TJ, DB PIN 1..6;
W3 PIN 7;
"OUTPUT
T1, T2, T3, T4 PIN 15..18 ISTYPE 'REG';
CLK1 PIN 14 ISTYPE 'COM';
QD1, QD2, QDR PIN ISTYPE 'REG';
ACT PIN ISTYPE 'COM';
S = [T1, T2, T3, T4, QD1, QD2, QDR];
EQUATIONS
QD1 := QD;
QD2 := QD1;
ACT = QD1 & !QD2;
QDR := CLR & QD # CLR & QDR;
T1 := CLR & T4 & ACT # CLR & T4 & ! (DP # TJ # DB & W3) & QDR;
T2 := CLR & T1;
T3 := CLR & T2;
T4 := !CLR # T3 # T4 & !ACT & (DP #TJ# DB& W3) # !QDR;
CLK1 = T1 # !CLR & MF;
S.CLK = MF;
END
节拍电位信号W1-W3^在硬连线控制器中使用，产生W信号的功能集成在右边一片
实验三 数据通路组成实验(计算机组成与结构)
实验三数据通路组成实验 一实验目的 1.进一步熟悉计算机的数据通路 2.将双端口通用寄存器堆和双端口存储器模块连接,构成新的数据通路 3.掌握数字逻辑电路中的一般规律,以及排除故障的一般原则和方法 4.锻炼分析问题和解决问题的能力,在出现故障的情况下,独立分析故障现象,并排除故障. 二实验电路 数据通路实验电路图如图所示。它是将双端口存储器模块和双端口通用寄存器堆模块连接在一起形成的。存储器的指令端口(右端口)不参与本次实验。通用寄存器堆连接运算器模块，本次实验涉及其中的DRl。
由于双端口存储器是三态输出，因而可以直接连接到DBUS上。此外，DBUS还连接着通用寄存器堆。这样，写入存储器的数据由通用寄存器提供，从RAM中读出的数据也可以放到通用寄存器堆中保存。 本实验的各模块在以前的实验中都已介绍，请参阅前面相关章节。注意实验中的控制信号与模拟它们的二进制开关的连接。 三、实验设备 1． TEC-5计算机组成原理实验系统1台 2．逻辑测试笔一支(在TEC-5实验台上) 3．双踪示波器一台(公用) 4．万用表一只(公用) 四、实验任务 1.将实验电路与控制台的有关信号进行连接。 2.用8位数据开关SW7-SW0向RF中的四个通用寄存器分别置入以下数 据:R0=OFH,R1=0F0H,R2=55H,R3=0AAH. 3.用8位数据开关向AR送入地址0FH,然后将R0中的数据0FH写入双端口存储器中.用同样的方法,依次将R1,R2,R3中的数据分别置入RAM的0F0H,55H,0AAH单元. 4.分别将RAM的0AAH单元数据写入R0,55H单元数据写入R1,0F0H单元数据写入 R2,0FH单元数据写入R3.然后将R0-R3中的数据读出,验证数据的正确性,并记录数据. 五、实验要求 1．做好实验预习，掌握实验电路的数据通路特点和通用寄存器堆的功能特性和使用方法。 2．写出实验报告，内容是： （1）实验目的。 （2）写出详细的实验步骤、记录实验数据及校验结果。 （3）其他值得讨论的问题。 六、实验步骤及结果 任务1：接线
非常简单CPU数据通路设计实验报告
非常简单CPU数据通路设计 【实验目的】 1.掌握CPU的设计步骤 2.学会芯片的运用及其功能 【实验环境】 Maxplus2环境下实现非常简单CPU数据通路的设计 【实验内容】 绘制非常简单CPU的寄存器：一个8位累加器AC，一个6位的地址寄存器AR，一个6位的程序计数器PC，一个8位的数据寄存器DR，一个2位的指令寄存器IR。其数据通路详见教材P。 1、零件制作 6位寄存器（自行设计） 6位计数器（自行设计） 8位寄存器（可选择74系列宏函数74273） 8位计数器（由两个74161构成） 2位寄存器（由D触发器构成，自行设计） 6三态缓冲器（自行设计，可由74244内部逻辑修改而成） 8三态缓冲器（选择74系列宏函数74244，或作修改） alu模块（自行设计，限于时间，其内部逻辑不作要求） 2、选择器件，加入数据通路顶层图 8位累加器AC：选择8位计数器 6位地址寄存器AR：reg6 6位的程序计数器PC：cou6 8位的数据寄存器DR：选择8位寄存器 2位的指令寄存器IR：选择2位寄存器 3、为PC、DR加入三态缓冲器。 4、调整版面大小，器件位置。 5、设计地址引脚、数据引脚、8位内部总线，加入数据引脚到内部总线的 缓冲器。 6、连接各器件之间以及到内部总线的线路，设计并标注各控制信号。 7、（选做）编译之后，给出微操作AR<-PC 的测试方法及仿真结果。 8、实验报告中应给出各元部件的实现方法、内部逻辑贴图、打包符号说 明及顶层的“非常简单CPU”数据通路图。 实验报告 一、实验步骤 基于前面非常简单CPU的讲解，我掌握了非常简单CPU的指令集结构及非常简单CPU的指令读取过程和执行过程，本次实验是在上次实验的基础之上完成非常简单CPU数据通路的设计，其步骤如下： （1）、AC累加器原理图如下：
数据通路实验报告
非常简单CPU数据通路设计实验报告非常简单CPU数据通路设计【实验目的】 1. 掌握CPU的设计步骤 2. 学会芯片的运用及其功能 【实验环境】 Maxplus2环境下实现非常简单CPU数据通路的设计 【实验内容】 非常简单CPU的寄存器:一个8位累加器AC，一个6位的地址寄存器绘制 AR，一个6位的程序计数器PC，一个8位的数据寄存器DR，一个2位的指令寄存器IR。其数据通路详见教材P。 1、零件制作 6位寄存器 (自行设计) 6位计数器 (自行设计) 8位寄存器 (可选择74系列宏函数74273) 8位计数器 (由两个74161构成) 2位寄存器 (由D触发器构成，自行设计) 6三态缓冲器 (自行设计，可由74244内部逻辑修改而成) 8三态缓冲器 (选择74系列宏函数74244，或作修改) alu模块 (自行设计，限于时间，其内部逻辑不作要求) 2、选择器件，加入数据通路顶层图 8位累加器AC:选择8位计数器 6位地址寄存器AR:reg6 6位的程序计数器PC:cou6
8位的数据寄存器DR:选择8位寄存器 2位的指令寄存器IR:选择2位寄存器 3、为PC、DR加入三态缓冲器。 4、调整版面大小，器件位置。 5、设计地址引脚、数据引脚、8位内部总线，加入数据引脚到内部总线的 缓冲器。 6、连接各器件之间以及到内部总线的线路，设计并标注各控制信号。 7、(选做)编译之后，给出微操作 AR<-PC 的测试方法及仿真结果。 8、实验报告中应给出各元部件的实现方法、内部逻辑贴图、打包符号说 明及顶层的“非常简单CPU”数据通路图。 实验报告 一、实验步骤 基于前面非常简单CPU的讲解，我掌握了非常简单CPU的指令集结构及非常简单CPU的指令读取过程和执行过程，本次实验是在上次实验的基础之上完成非常简单CPU数据通路的设计，其步骤如下: (1)、AC累加器原理图如下:
计算机组成原理实验-数据通路实验
Guangzhou Colle-ge of South China University of Technology 计算机组成原理课程实验报告 9.5数据通路实验 姓名：曾国江______________________ 学号：____________________________ 系别：计算机工程学院 班级：网络工程1班 指导老师：_________________________ 完成时间：_________________________ 评语： 得分:
一、实验类型 本实验类型为验证型+分析型+设计型 二、实验目的 1?进一步熟悉计算机的数据通路 2.将双端口通用寄存器堆和双端口存储器模块连接，构成新的数据通路. 3.掌握数字逻辑电路中的一般规律，以及排除故障的一般原则和方法. 4.锻炼分析问题和解决问题的能力，在出现故障的情况下，独立分析故障现象，并排除故障? 三、实验设备 1、TEC-5实验系统一台 2、双踪示波器一台 3、逻辑测试笔一支 、实验电路 DBUS7 DBUSO 左端口 > 1JWK273) H3F2HTQ Cn*4 Al JU <181 CnN 戍蜩口通用寄"器那RF CispLSI10165 -一耐'1 2 ARM — T2 —- 双堵口存储器 IDT7132
数据通路实验电路图如图9.7 所示。它是将双端口存储器模块和双端口通用寄存器堆模块连接在一起形成的。存储器的指令端口（右端口）不参与本次实验。通用寄存器堆连接运算器模块，本次实验涉及其中的DRl 。由于双端口存储器是三态输出，因而可以直接连接到DBUS 上。此外，DBUS 还连接着通用寄存器堆。这样，写入存储器的数据由通用寄存器提供，从RAM 中读出的数据也可以放到通用寄存器堆中保存。本实验的各模块在以前的实验中都已介绍，请参阅前面相关章节。注意实验中的控制信号与模拟它们的开关K0~K15 的连接。 五、实验任务 1、将实验电路与控制台的有关信号进行连接。 2、用8位数据开关SW7-SW0向RF中的四个通用寄存器分别置入以下数据：RO=OFH, R1=0F0H， R2=55H，R3=0AAH。 3、用8位数据开关向AR送入地址OFH,然后将R0中的数据OFH写入双端口存储器中. 用同样的方法依次将R1,R2,R3中的数据分别置入RAM的0F0H,55H,0AAH单元. 4、分别将RAM 的0AAH 单元数据写入R0,55H 单元数据写入R1,0F0H 单元数据写入R2,0FH单元数据写入R3然后将R0-R3中的数据读出，验证数据的正确性，并记录数据? 六、实验要求 1、做好实验预习,掌握实验电路的数据通路特点和通用寄存器堆的功能特性和使用方法。 2、写出实验报告,内容是： （1）实验目的。 （2）写出详细的实验步骤、记录实验数据及校验结果。 （3）其他值得讨论的问题。
数据通路实验报告
实验3 存储器实验 预习实验报告 疑问： 1、数据通路是干嘛的？ 2、数据通路如何实现其功能？ 3、实验书上的存储器部分总线开关接在高电平上，是不是错了？ 实验报告 一、波形图： 参数设置： Endtime:2.0us Gridsize:100.0ns 信号设置： clk：时钟信号，设置周期为100ns占空比为50%。 bus_sel: sw|r4|r5|alu|pc_bus的组合，分别代表的是总线（sw_bus）开关,将 存储器r4的数据显示到总线上，将存储器r5的数据显示到总线上， 将alu的运算结果显示到总线上，将pc的数据打入AR中二进制 输入，低电平有效。 alu_sel:m|cn|s[3..0]的组合，代表运算器的运算符号选择，二进制输入，高 电平有效。 ld_reg:lddr1|lddr2|ldr4|ldr5|ld_ar的组合，分别表示将总线数据载入寄存器 r1,r2,r4, r5或AR中，二进制输入，高电平有效。 pc_sel: pc_clr|ld|en的组合，分别代表地址计数器PC的清零（pc_clr）、装 载（pc_ld）和计数使能信号（pc_en），二进制输入，低电平有效。we_rd:信号we和rd的组合，分别代表对ram的读(we)与写(rd)的操作， 二进制输入，高电平有效 k：k [7]~ k [0]，数据输入端信号，十六进制输入。 d: d[7]~d[0]，数据输出中间信号，十六进制双向信号。 d~result: d [7] result ~d[0] result，最终的数据输出信号，十六进制输出。ar: ar[7]~ ar[0]，地址寄存器AR的输出结果，十六进制输出。 pc: pc [7]~ pc [0]，地址计数器PC的输出结果，十六进制输出。 仿真波形
3. 实验三 数据通路组成实验
实验三数据通路组成实验 一、实验目的 1.进一步熟悉计算机的数据通路。 2.将双端口通用寄存器堆和双端口存储器模块连接，构成新的数据通路。 3.掌握数字逻辑电路中的一般规律，以及排除故障的一般原则和方法。 4.锻炼分析问题和解决问题的能力，在出现故障的情况下，独立分析故障现象，并 排除故障。 二、实验电路 图3.3 数据通路实验电路图 数据通路实验电路图如图3.3所示。它是将双端口存储器模块和双端口通用寄存器堆模块连接在一起形成的。存储器的指令端口(右端口)不参与本次实验。通用寄存器堆连接运算器模块，本次实验涉及其中的DR1。 由于双端口存储器是三态输出，因而可以直接连接到DBUS上。此外，DBUS还连接着通用寄存器堆。这样，写入存储器的数据由通用寄存器提供，从RAM中读出的数据也可以放到通用寄存器堆中保存。 本实验的各模块在以前的实验中都已介绍，请参阅前面相关章节。注意实验中的控制信号与模拟它们的二进制开关的连接。 三、实验设备 1.TEC-5计算机组成原理实验系统1台
2.逻辑测试笔一支（在TEC-5实验台上） 3.双踪示波器一台（公用） 4.万用表一只（公用） 四、故障的分析与排除 数字电路中难免要出现这样或那样的故障。有了故障迅速加以诊断并排除，使电路能正常运行，这是实际工作中经常遇到的事。因此，学会分析电路故障，提高排除故障的能力，是很有必要的。 就数字电路的故障性质而言，大体有两大类：一类是设计中的错误或不当造成的故障；另一类是元件损坏或性能不良造成的。 1.设计错误造成的故障 常见的设计错误有逻辑设计错误和布线错误。 对于布线错误，只要能仔细的进行检查就可以排除。要较快的判断出布线错误的位置，可以通过对某个预知特性点的观察检测出来。例如，该点的信号不是预期的特性，则可以往前一级查找。常见的布线错误是漏线和布错线。漏线的情况往往是输入端未连线或浮空。浮空输入可用三状态逻辑测试笔或电压表检测出来。 对于设计错误，需要在设计中加以留心和克服。首先要遵循的一个原则是：为使系统可靠的工作，从系统的初始状态开始，应该把线路置于信号的稳定电平上，而不是置于信号的前沿或后沿；其次没有出口的悬空状态是不允许存在的；另外设计中应当避免静态和动态的竞争冒险；最后，为便于维修，设计中应考虑把系统设计成具有单步工作的能力。 常见的设计错误包括对于中小规模集成电路中不用的输入端的接法。对一个不用的输入端常忘了接，因而输入端相当于接了有效的逻辑“1”电平。建议将所有不用的“与”门输入端统一接到一个逻辑“1”电平上，将所有不用的“或”门输入端统一接到一个逻辑“0”电平上。计数器不计数和寄存器不寄存信息的问题常常就是由不用的输入端进来的干扰信号引起的。 2.元件损坏造成的故障 一个数字系统，即使逻辑设计和布线都正确无误，但如果使用的元件损坏或性能不良，也会造成系统的故障。这种故障只要更换元件，就能恢复正常运行。除了元件损坏或性能不良之外，数字系统的故障还可能由于虚焊、噪声等原因造成。许多最初是间歇性故障，但最终还是会变成固定性故障。这种故障不是固定的逻辑高电平，就是固定的逻辑低电平，所以通常称之为“逻辑故障”。 实验逻辑测试笔和逻辑脉冲笔（逻辑脉冲产生器）可以方便地查找数字电路中的逻辑故障。一种方法是先使用逻辑测试笔检测关键信号（如时钟、启动、移位、复位等）丢失的地方，这样就把故障隔离到一个小范围内。有了故障的大概范围以后，去掉内部时钟脉冲，改用逻辑脉冲笔向特定的电路节点施加激励信号，观察输出端的状态。有了提供激励的逻辑脉冲笔和响应激励的逻辑测试笔，可以很容易地检查被怀疑的器件的真值表，从而探查出故障地点。 另一种寻找故障的方法，是预先隔离故障。进行的方法如下：从电路始端送入脉冲，在终端检测响应。如果信号未能正确送达，就对每一串电路用同样的方法检查。反复进行，就能将故障点隔离出来。 五、实验任务 1.将实验电路与控制台的有关信号进行连接。 2.用8位数据开关SW7-SW0向RF中的四个通用寄存器分别置入以下数据：R0＝0FH、 R1＝0F0H、R2＝55H、R3＝0AAH。 3.用8位数据开关向AR送入地址0FH，然后将R0中的数据0FH写入双端口存储器
实验三 数据通路(总线)实验
实验三数据通路(总线)实验 一、实验目的 （1）将双端口通用寄存器堆和双端口存储器模块联机； （2）进一步熟悉计算机的数据通路； （3）掌握数字逻辑电路中故障的一般规律，以及排除故障的一般原则和方法； （4）锻炼分析问题与解决问题的能力，在出现故障的情况下，独立分析故障现象，并排除故障。 二、实验电路 图8示出了数据通路实验电路图，它是将双端口存储器实验模块和一个双端口通用寄存器堆模块（RF）连接在一起形成的。双端口存储器的指令端口不参与本次实验。通用寄存器堆连接运算器模块，本实验涉及其中的操作数寄存器DR2。 由于双端口存储器RAM是三态输出，因而可以将它直接连接到数据总线DBUS上。此外，DBUS上还连接着双端口通用寄存器堆。这样，写入存储器的数据可由通用寄存器提供，而从存储器RAM读出的数据也可送到通用寄存器堆保存。 双端口存储器RAM已在存储器原理实验中做过介绍，DR2运算器实验中使用过。通用寄存器堆RF（U32）由一个ISP1016实现，功能上与两个4位的 MC14580并联构成的寄存器堆类似。RF内含四个8位的通用寄存器R0、RI、R2、R3，带有一个写入端口和两个输出端口，从而可以同时写入一路数据，读出两路数据。写入端口取名为WR端口，连接一个8位的暂存寄存器（U14）ER，这是一个74HC374。输出端口取名为RS端口（B端口）、RD端口（A端口），连接运算器模块的两个操作数寄存器DR1、DR2。RS端口（B端口）的数据输出还可通过一个8位的三态门RS0（U15）直接向DBUS输出。 双端口通用寄存器堆模块的控制信号中，RS1、RS0用于选择从RS端口（B 端口）读出的通用寄存器，RD1、RD0用于选择从RD端口（A端口）读出的通用寄存器。而WR1、WR0则用于选择从WR端口写入的通用寄存器。WRD是写入控制信号，当WRD=1时，在T2上升沿的时刻，将暂存寄存器ER中的数据写入通用寄存器堆中由WR1、WR0选中的寄存器；当WRD=0时，ER中的数据不写入通用寄存器中。LDER信号控制ER从DBUS写入数据，当LDER=1时，在T4的上升沿，DBUS上的数据写入ER。RS_BUS#信号则控制RS端口到DBUS的输出三态门，是一个低电平有效信号。以上控制信号各自连接一个二进制开关K0—Kl5。
实验4 数据通路 实验报告
班级：计算机科学与技术3班 学号：20090810310 姓名：康小雪 日期：2011-10-14 实验3 存储器实验 预习实验报告 疑问： 1、数据通路是干嘛的？ 2、数据通路如何实现其功能？ 3、实验书上的存储器部分总线开关接在高电平上，是不是错了？ 实验报告 一、波形图： 参数设置： Endtime:2.0us Gridsize:100.0ns 信号设置： clk：时钟信号，设置周期为100ns占空比为50%。 bus_sel: sw|r4|r5|alu|pc_bus的组合，分别代表的是总线（sw_bus）开关,将 存储器r4的数据显示到总线上，将存储器r5的数据显示到总线上， 将alu的运算结果显示到总线上，将pc的数据打入AR中二进制 输入，低电平有效。 alu_sel:m|cn|s[3..0]的组合，代表运算器的运算符号选择，二进制输入，高 电平有效。 ld_reg:lddr1|lddr2|ldr4|ldr5|ld_ar的组合，分别表示将总线数据载入寄存器 r1,r2,r4, r5或AR中，二进制输入，高电平有效。 pc_sel: pc_clr|ld|en的组合，分别代表地址计数器PC的清零（pc_clr）、装 载（pc_ld）和计数使能信号（pc_en），二进制输入，低电平有效。we_rd:信号we和rd的组合，分别代表对ram的读(we)与写(rd)的操作， 二进制输入，高电平有效 k：k [7]~ k [0]，数据输入端信号，十六进制输入。 d: d[7]~d[0]，数据输出中间信号，十六进制双向信号。 d~result: d [7] result ~d[0] result，最终的数据输出信号，十六进制输出。ar: ar[7]~ ar[0]，地址寄存器AR的输出结果，十六进制输出。 pc: pc [7]~ pc [0]，地址计数器PC的输出结果，十六进制输出。 仿真波形
数据通路实验
计算机组成原理实验报告数据通路实验 学生院系：计算机科学与技术0907班 学生姓名：刘珂男 学生学号：U200915075
一、实验目的 1、由运算器实验与存储器实验原理的基础上，掌握组成计算机的数据通路，熟悉地址和数据在道路上的传输。 2、要求运算结果能够回写到存储器里存储并读出显示。 3、了解怎样将运算器和存储器两个模块连接起来。 4、地址设计为4位，数据设计为8位。 5、能够对运算的结果进行一位或多位移位处理，并再次参加运算 二．实验设备及器件 JZYL—Ⅱ型计算机组成原理教学实验仪一台； 芯片：74LSl81：运算器芯片2片 74LS373：八D锁存器3~4片 74LS244：数据开关2片 74LSl61：同步4位计数器1片 6116存储器或2114存储器1~2片 三、实验任务 自己设计一个电路和利用实验参考电路进行实验，实验要求先将多个运算数据事先存入存储器中，再由地址选中，选择不同的运算指令，进行运算，并将结果显示，还可以进行连续运算和移位，最后将最终结果回写入存储器中。
复习前两个实验电路中各个信号的含义和作用，重点是运算与存储器之间的数据通路。 四．实验电路 1.自己设计电路：可以自由设计，位数任意。 2.给出的参考电路：(按8位设计)数据通路参考电路分别如图 3.13和3.15所示。 五．实验要求及步骤 1、实验前的准备 1)复习有关运算器和存储器的内容：复习《计算机组成原理》中有关数据通路的章节内容。对数据通路的构成、数据在数据通路中的流动及控制方法有基本的了解。 2)熟悉电路中各部分的关系及信号间的逻辑关系 3)参考芯片手册，自己设计实验电路，画出芯片间管脚的连线图，标上引脚号，节省实验的时间。 4)对所设计的电路进行检查，重点是检查能否控制数据在电路中不同部件之间的传输。 2、实验步骤 实验可按照自己设计的电路或参考电路按照搭积木的方式进行。先完成运算器的数据通路部分，在运算器部分能够正确完成各类运算的基础上，再增加存储器通路，并能通过带三态控制的数据开关，存入要用的初始数据。最终的结果能够在指示灯上显示，并再回写入存储器中。再通过地址计数器，选择结果地址输出。 3、实验报告要求
(完整word版)计算机组成原理实验指导书汇总,推荐文档
“计算机组成原理” 实验指导书 杨伟丰编写 2014年12月
实验一算术逻辑运算实验 一、实验目的 1、掌握简单运算器的组成以及数据传送通路。 2、验证运算功能发生器（74LS181）的组合功能。 二、实验内容 运用算术逻辑运算器进行算术运算和逻辑运算。 三、实验仪器 1、ZY15Comp12BB计算机组成原理教学实验箱一台 2、排线若干 四、实验原理 实验中所用的运算器数据通路如图1-1所示。其中运算器由两片74LS181以并/串形式构成8位字长的ALU。运算器的两个数据输入端分别由两个锁存器（74LS273）锁存，锁存器的输入连至数据总线，数据输入开关（INPUT）用来给出参与运算的数据，并经过一三态门（74LS245）和数据总线相连。运算器的输出经过一个三态门（74LS245）和数据总线相连。数据显示灯已和数据总线（“DATA BUS”）相连，用来显示数据总线内容。 图1-l 运算器数据通路图
图1-2中已将实验需要连接的控制信号用箭头标明（其他实验相同，不再说明）。其中除T4为脉冲信号，其它均为电平控制信号。实验电路中的控制时序信号均已内部连至相应时序信号引出端，进行实验时，还需将S3、S2、S1、S0、Cn 、M 、LDDR1、LDDR2、ALU_G 、SW_G 各电平控制信号与“SWITCH ”单元中的二进制数据开关进行跳线连接,其中ALU_G 、SW_G 为低电平有效，LDDR1、LDDR2为高电平有效。按动微动开关PULSE ，即可获得实验所需的单脉冲。 五、实验步骤 l 、按图1-2连接实验线路，仔细检查无误后，接通电源。（图中箭头表示需要接线的地 图1-2 算术逻辑运算实验接线图 2、用INPUT UNIT 的二进制数据开关向寄存器DR1和DR2置数，数据开关的内容可以用与开关对应的指示灯来观察，灯亮表示开关量为“1” ，灯灭表示开关量为“0”。以向DR1中置入11000001（ C1H ）和向DR2中置入 01000011（43H ）为例，具体操作步骤如下： 首先使各个控制电平的初始状态为：CLR=1，LDDR1=0，LDDR2=0，ALU_G=1，SW_G=1，S3 S2 S1 S0 M CN=111111，并将CONTROL UNIT 的开关SP05打在“NORM ”状态，然后按下图所示步骤进行。 LDDR1=0LDDR2=1T4=LDDR1=1 LDDR2=0 T4= SW_G=0 上面方括号中的控制电平变化要按照从上到下的顺序来进行，其中T4的正脉冲是通过按动一次CONTROL UNIT 的触动开关PULSE 来产生的。
数据通路实验
数据通路实验 预习报告 1数据通路中运算器与存储器协调工作原理是什么？ 各个数据经过总线连接传输到运算器及存储器，并将运算结果通过数据通路传递到存储器，期间通过每个存储器及运算器的bus输出控制进行协调工作，使得数据不会在总线上冲突。 2、数据及地址在数据通路上传输方法。 通过不同数据控制信号进行传送。地址信号及数据信号存储地方不同而且控制信号要求不同，通过这样的方法使得总线上数据不会冲突从而达到地址和数据在数据通路上的传输。 3、数据通路中需要注意各种控制信号的作用和设定值，否则不能仿真出正确的波形。 思考题： 1、电路的初始状态怎么设置？有几个器件能够发送数据到总线， 它们的控制信号是什么？ （1）、令bus_sel全部为1，即令输出到总线的所有控制信号无效。 同时运算模块m|cn|s3|s2|s1|s0为000000，lddr信号都为无 效，k输入数据为0。 （2）、能够发送数据到总线的器件为PC，R4，R5，，74244，ALU运算单元，RAM存储器单元。其控制信号分别为PC_BUS，LDDR4， LDDR5，ALU_BUS，RD，WE。 2、画数据通路电路图时，如何连结单一总线？
只需将标号标志为相同引脚即可实验数据在总线上的传送。得到单一总线连接的数据通路电路图 3、如何统一两个模块的总线数据输入端k[7..0]及inputd[7..0]？Inputd[7..0]可以不使用，直接将运算模块数据连入到存储器模块的双向输入输出部分，即可将数据送入到存储模块。 实验日志 10月5日 问题：RAM模块sw_bus为什么没有连接输入端? 解决：发现RAM模块的sw_bus是控制inptud输出的信号线，不进行连接一样可以进行总线数据上的传送，其信号线不影响实验结果。10月9日 问题：为何资料上的波形图中ar地址显示与pc地址显示相差一个时间差？ 解决：通过分析数据通路的电路，发现pc的数据在更新时其之前的地址值已经传送到ar中，因此ar所得到的地址并非pc当时得到的。所以在我自己进行仿真的时候，将pc的新地址送入ar后，才将写信号改为有效，从而可以解决困惑。 10月12日 问题： 出现了d[7..0]与后面的数据输入不能运用总线的方法进行输入。解决：
计算机组成原理实验-数据通路实验
计算机组成原理课程实验报告 9.5 数据通路实验 姓名：曾国江 学号： 系别：计算机工程学院 班级：网络工程1班 指导老师： 完成时间： 评语： 得分：
一、实验类型 本实验类型为验证型+分析型+设计型 二、实验目的 1.进一步熟悉计算机的数据通路 2.将双端口通用寄存器堆和双端口存储器模块连接,构成新的数据通路. 3.掌握数字逻辑电路中的一般规律,以及排除故障的一般原则和方法. 4.锻炼分析问题和解决问题的能力,在出现故障的情况下,独立分析故障现象,并排除故障. 三、实验设备 1、TEC-5实验系统一台 2、双踪示波器一台 3、逻辑测试笔一支 四、实验电路
数据通路实验电路图如图9.7所示。它是将双端口存储器模块和双端口通用寄存器堆模块连接在一起形成的。存储器的指令端口(右端口)不参与本次实验。通用寄存器堆连接运算器模块，本次实验涉及其中的DRl。 由于双端口存储器是三态输出，因而可以直接连接到DBUS上。此外，DBUS还连接着通用寄存器堆。这样，写入存储器的数据由通用寄存器提供，从RAM中读出的数据也可以放到通用寄存器堆中保存。 本实验的各模块在以前的实验中都已介绍，请参阅前面相关章节。注意实验中的控制信号与模拟它们的开关K0~K15的连接。 五、实验任务 1、将实验电路与控制台的有关信号进行连接。 2、用8位数据开关SW7-SW0向RF中的四个通用寄存器分别置入以下数据：RO=0FH，R1=0F0H，R2=55H，R3=0AAH。 3、用8位数据开关向AR送入地址0FH,然后将R0中的数据0FH写入双端口存储器中.用同样的方法,依次将R1,R2,R3中的数据分别置入RAM的0F0H,55H,0AAH单元. 4、分别将RAM的0AAH单元数据写入R0,55H单元数据写入R1,0F0H单元数据写入R2,0FH单元数据写入R3.然后将R0-R3中的数据读出,验证数据的正确性,并记录数据. 六、实验要求 1、做好实验预习，掌握实验电路的数据通路特点和通用寄存器堆的功能特性和使用方法。 2、写出实验报告，内容是： （1）实验目的。 （2）写出详细的实验步骤、记录实验数据及校验结果。 （3）其他值得讨论的问题。
计算机组成CPU数据通路verilog实验报告.doc
计算机组成与系统结构实验报告 院（系）：计算机科学与技术学院 专业班级： 学号： 姓名： 同组者： 指导教师： 实验时间： 2012 年 5 月 23 日 实验目的:
完成处理器的单周期cpu的设计。 实验仪器： PC机（安装Altebra 公司的开发软件 QuartusII）一台 实验原理： 控制器分为主控制器和局部ALU控制器两部分。主控制器的输入为指令操作码op，输出各种控制信号，并根据指令所涉及的ALU运算类型产生ALUop，同时，生成一个R-型指令的控制信号R-type，用它来控制选择将ALUop输出作为ALUctr信号，还是根据R-型指令中的func字段来产生ALUctr信号。 实验过程及实验记录： 1.设计过程： 第一步：分析每条指令的功能，并用RTL来表示。 第二步：根据指令的功能给出所需的元件，并考虑如何将它们互连。 第三步：确定每个元件所需控制信号的取值。 第四步：汇总各指令涉及的控制信号，生成所反映指令与控制信号之间的关系图。 第五步：根据关系表，得到每个控制信号的逻辑表达式，据此设计控制电路。
2.完成代码的编写，并调试运行。 1）control module Control(op,func,Branch,Jump,RegDst,ALUSrc,ALUctr,MemtoReg, RegWr,MemWr,ExtOp); input [5:0] op,func; output reg Branch,Jump,RegDst,ALUSrc,MemtoReg,RegWr,MemWr,ExtOp; output reg [2:0] ALUctr; always @(op) case(op) 6'b000000: begin Branch=0;Jump=0;RegDst=1;ALUSrc=0;MemtoReg=0;RegWr=1;MemWr =0; case(func) 6'b100000:ALUctr=3'b001; 6'b100010:ALUctr=3'b101; 6'b100011:ALUctr=3'b100; 6'b101010:ALUctr=3'b111; 6'b101011:ALUctr=3'b110; endcase end 6'b001101: begin Branch=0;Jump=0;RegDst=0;ALUSrc=1;MemtoReg=0;RegWr=1;MemWr =0;ExtOp=0;ALUctr=3'b010; end 6'b001001: begin Branch=0;Jump=0;RegDst=0;ALUSrc=1;MemtoReg=0;RegWr=1;MemWr =0;ExtOp=1;ALUctr=3'b000; end
实验三 常规数据通路组成实验
实验三常规数据通路组成实验 姓名：李云娜班级：软件1102 学号：201116040225 一、实验目的 1、将双端口通用寄存器和双端口存储器模块联机。 2、进一步熟悉计算机的数据通路。 3、掌握数字逻辑电路中故障的一般规律，以及排除故障的一般原则和方法。 4、锻炼分析问题与解决问题的能力，在出现故障的情况下，独立分析故障现象，并排除故障。 二、实验类型 验证型。 三、实验仪器 1、TEC-4计算机组成原理实验仪一台。 2、双踪示波器一台。 3、直流万用表一只。 4、逻辑测试笔一支。 四、实验原理 图3示出了数据通路实验电路图，它是将双端口存储器实验模块和一个双端口通用寄存器模块（RF）连接在一起形成的。双端口存储器的指令端口不参与本次实验。通用寄存器堆连接运算器模块，本实验涉及其中的操作数寄存器DR2。 由于双端口存储器RAM是三态输出，因而可以将它直接连接到数据总线DBUS上，此外，DBUS上还连接着双端口通用寄存器堆。这样，写入存储器的数据可由通用寄存器提供，而从存储器RAM读出的数据也可送到通用寄存器堆保存。 双端口存储器RAM已在实验二中使用过，DR2在实验一中使用过。通用寄存器堆RF（U32）由一个ISP1016实现，功能上与两个4位的MC14580并联构成的寄存器堆类似。RF内含四个8位的通用寄存器R0，R1，R2，R3，带有一个写入端口和两个输出端口，从而可以同时写入一路数据。读出两种数据。 写入端口取名为WR端口，连接一个8位的暂存寄存器（U14）ER，这是一个74HC374。输出端口名为RS（B端口）、RD端口（A端口），连接运算器模块的两个操作数寄存器DR1，DR2。RS端口（B端口）的数据输出还可通过一个8位的三态门RSO（U15）直接向DBUS输出。 双端口通用寄存器堆模块的控制信号中，RS1，RS0用于选择从RS端口（B端口）读出的通用寄存器，RD1，RD0用于和选择从RD端口（A端口）读出的通用寄存器。而WR1，WR0则用于选择从WR端口写入的通用寄存器。WRD是写入控制信号。当WRD=1时，在T2上升沿的时刻，将暂存寄存器ER中的数据写入通用寄存器堆中的RD1，RD0选中的寄存器；当WRD=0时，ER中的数据不写入通用寄存器中，LDER信号控制ER从DBUS写入数据，当LDER=1时，在T4的上升沿，DBUS上的数据写入ER。RS-BUS#信号则控制RS端口到DBUS的输出三态门，是一个低电平有效信号。以上控制信号各自连接一个二进制开关K0-K15。 五、实验内容 （1）将实验电路与控制台的有关信号进行线路连接，方法同前面的实验。 图3 数据通路实验电路图 （2）用8位数据开关向RF中的四个通用寄存器分别置入以下数据：R0=0FH，R1=0F0H，R2=55H，R3=0AAH。 给R0置入0FH的步骤是：先用8位数码开关SW0-SW7将0FH置入ER，并且选择WR1=0、WR=0、WRD=1，再将ER的数据置入R0，给其他通用寄存器置入数据的步骤与此类似。 （3）分别将R0至R3中的数据同时读入到DR2寄存器中和DBUS上，观察其数据是否存入R0至R3中的数据，并记录数据。其中DBUS上的数据可直接用指示灯显示，DR2中的数据可通过运算器ALU，用直通方式将其送往DBUS。 （4）用8位数码开关SW0-SW7向AR1送入一个地址0FH，然后将R0中的0FH写入双端口RAM。 用同样的方法，依次将R1至R3中的数据写入RAM中的0F0H，55H，0AAH单元。 （5）分别将RAM中的0AAH单元的数据写入R0，55H单元的数据写入R1，0F0H单元写入R2，0FH单元写入R3。然后将R3，R2，R1，R0中的数据读出到DBUS上，通过指示灯验证读出的数据是否正确，并记录数据。
计算机组成实验报告汇总
计算机组成与体系结构 实验报告 班级：物联网工程1311 姓名：沈扬凯 学号： 2013198145 老师：项东升
实验项目一 一、实验目的 通过了解高级语言源程序和目标机器代码的不同表示及其相互转换，深刻理解高级语言和机器语言之间的关系，以及机器语言和不同体系结构之间的关系。 二、实验要求： 在VC6.0中创建下列源程序 #include
2.给出源程序（文本文件）的内容（用十六进制形式表示）。 3.给出可执行目标文件（二进制文件）的内容（用十六进制形式表示）。
4.VC6.0调试环境：设置断点、单步运行、变量的值（十进制、十六进制）、变量的地址、变量的存储。 断点设置如下：
变量的值十进制： 变量的值十六进制： 变量的地址：
5.VC 6.0反汇编：查看源程序对应的汇编程序、可执行目标程序的二进制编码、了解如何给变量分配内存、系统函数程序段的调用。 6.分析或回答下列问题。 （1）分析同一个源程序在不同机器上生成的可执行目标代码是否相同。 不相同。因为不同的机器硬件的组成不同，因此同一个源程序在不同的机器上生成的目标文件不同。 （2）你能在可执行目标文件中找出函数printf（）对应的机器代码段吗？能的话，请标示出来。 不能。因为源程序中的printf函数在可执行文件中已转换为机器语言。被翻译的机器语言中有printf函数，但是不知道是从哪一段开始翻译的。 （3）为什么源程序文件的内容和可执行目标文件的内容完全不
数据通路实验报告
数据通路实验报告 一．实验概述。 1.数据通路的设计原则。 数据通路的设计直接影响到控制器的设计，同时也影响到数字系统的速度指标和 成本。一般来说，处理速度快的数字系统，其中独立传递信息的通路较多。当然， 独立数据传送通路的数量增加势必提高控制器设计复杂度。因此，在满足速度指标 的前提下，为使数字系统结构尽量简单，一般小型系统中多采用单一总线结构。在 较大系统中可采用双总线结构或者三线结构。 2.数据通路的结构。 ①算术逻辑单元ALU：有S3,S2,S1,S0,M,CN等6个控制端，用于选择运算类型。 ②暂存器A和B：保存通用寄存器组读出的数据或BUS上来的数据。 ③通用寄存器组R：暂时保存运算器单元ALU算出的结果。 ④寄存器C：保存ALU运算产生的进位信号。 ⑤RAM随机读写存储器：受读/写操作以及时钟信号等控制。 ⑥MAR：RAM的专用地址寄存器，寄存器的长度决定RAM的容量。 ⑦IR：专用寄存器，可存放由RAM读出的一个特殊数据。 ⑧控制器：用来产生数据通路中的所有控制信号，它们与各个子系统上的使能控 制信号一一对应。 ⑨BUS：单一数据总线，通过三态门与有关子系统进行连接。 二．实验设计及其仿真检测。 一，运算器。 8位运算器VHDL
波形仿真 二，存储器。 顶层设计： 其中sw_pc_ar的VHDL语言描述：
波形仿真 三，原仿真实验电路。 仿真结果： 四，修改电路。 因为此次实验结果需要下载到FPGA板中进行操作及观察，而原始电路中，需要输入的变量数量过多，导致电板中的输入按键不够用，所以需要对电路进行修改。此时我们引入一个计数器PC来代替需要手动输入的指令alu_sel[5..0]以及数据d[7...0]。同时还需要引入
简单数据通路的组成与故障分析实验
南通大学计算机科学与技术学院计算机组成原理 实验报告书 实验名简单数据通路的组成与故障分析实验 班级 姓名 指导教师 日期
目录 一、实验目的 (1) 二、实验用器件和仪表 (1) 三、实验内容 (1) 四、实验电路 (1) 五、电路原理图 (2) 六、实验过程及数据记录 (3) 七、实验心得体会 (4)
实验4 简单数据通路的组成与故障分析实验 一、实验目的 （1）将运算器模块与存储器模块进行连接； （2）进一步熟悉计算机的数据通路； （3）炼分析问题与解决问题的能力，学会在出现故障的情况下，独立分析故障现象并排除故障。 二、实验用器件和仪表 软件平台：Quartus Ⅱ 硬件平台：WIN10 三、实验内容 1.排除实验电路中的故障，正确连线。 2.给ROM的02H单元和09H单元分别置入初始数据12H和19H，把31H写入RAM的81H 单元，然后完成以下运算： （02H）+（81H）（81H） （81H）-（09H）（81H） 验证运算结果和存储器单元的内容是否正确。 四、实验电路 设计一实验电路图，把前面进行的运算器实验模块与存储器实验模块两部分电路连接在一起。RAM和ROM的输出应能送至寄存器DR1和DR2作为运算器的输入，而运算器的结果应既可以送入R0暂存，又可以送入RAM的指定单元。整个电路总线结构的形式自行设计。参考电路原理图见下页
输入 IN[7..0]五、电路原理图
六、实验过程及数据记录 1.给ROM的02H单元和09H单元分别置入初始数据12H和19H。 2.把31H写入RAM的81H单元，然后完成以下运算： （02H）+（81H）（81H） （81H）-（09H）（81H） （02H）+（81H）（81H） 先是对81H单元进行存储； 再取02H单元的数据，寄存到DR1中；再取81H单元的数据，寄存到DR2中；进行数据相加，并寄存到R0中； 将R0中的数据存到81H单元中，并验证。 波形图如下：
数据通路实验
实验报告 实验日期： 学 号： 姓 名： 实验名称： 数据通路实验 总 分： 一、 实验设计方案 实验框图： CLK_CDU 161LOAD 161CLR PC_BUS LDAR CP161LDAR CLK_CDU RE WE R4_BUS LDR4 CP_T CP_T LDR5 R5_BUS AR 总线显示 CN ALU_BUS 输出控制电路 算术逻辑单元ALU DR1 DR2 通用寄存器R4 通用寄存器R5 RAM 输入控制器 PC S 4 ~ S 0 M CP_T LDDR1 LDDR2 CP_T 总线显示 D A T A B U S MEMENA 161PC
实验原理： 数据通路实验电路图将前面的运算器模块和存储器模块连接在一起。由于RAM的输出信号是三态的，因而可以将RAM连接到运算器的数据总线上。写入RAM的数据由运算器提供。RAM读出的数据可以到达运算器的暂存工作寄存器保存。各位控制信号仍由二进制开关输入，其信号含义与运算器组成实验和存储器实验相同。 实验顶层电路图： 波形图：
操作步骤 数据记录 End time=4.0us Grid size=100.0ns
仿真结论 仿真结果成功表明该元件成功实现了数据运算和存储的功能。 二、硬件验证 芯片分配：FLEX10K-EPF10K20TI144-4 硬件下载电路图：
管脚分配： 硬件验证结论： 考虑实验板上输入输出资源限制，必须采用计数器模块产生输入原始数据以及运用译码器简化指令个数的使用，要求充分利用数码管资源直观显示数据。数据输入部分用两个十六进制的计数器级联而成，以便减少输入开关的占用，同时设计一个数码管扫描电路（模2计数器+二选一多路选择器+七段译码器），方便使用数码管显示两位十六进制数。 通过计数器线产生地址并输入到PC中，PC将地址输入到AR中，后进行运算结果的读写。 三、实验日志 2012年10月31日 Q1在仿真过程中，从01H，02H读数据出错。 A1 读数据过程中应设置为两个周期，因为read操作在clk上升沿才有效。 Q2 在下载过程中，实验板上输入资源过少。 A2 运用译码器简化输入使用个数。