集成电路复习知识点
填空题：
1.集成电路的加工过程主要是三个基本操作，分别是：
2.MOS极与衬底之间形成的电场，在半导体表面形成
3. 用CMOS电路设计静态数字逻辑电路，如果
4. MOS
5. CMOS集成电路是利用
CMOS集成电路。在P型衬底上
6.
7. 1947
并因此获得了1956年的诺贝尔物理学奖，1958年
并获得2000年诺贝尔物理学奖。
8.静态CMOS逻辑电路中，一般PMOS NOMS
电压；NMOS下拉网络的构成规律是：NMOS NMOS
操作；PMOS上拉网络则是按对偶原则构成，即PMOS
联实现与操作。9.集成电路中非易失存储器包括三种，
10. CMOS
Pd
耗Ps。
13.
判断题：
1．N阱CMOS工艺是指在N阱中加工NMOS的工艺。（ ）2. 非易失存储器就是只能写入，不能擦除的存储器。（ ）3. 用二极管在电路中防止静电损伤就是利用二极管的正向导电性能。（√）4. DRAM在存储的过程中需要刷新以保持所存储的值。（√）5. MOS
晶体管与BJT晶体管一样，有三个电极。（ ）6.为保证沟道长度相同的PMOS管和NMOS 等效导电因子相同，PMOS管的沟道宽度一般比NMOS管的大。（ ）7. 集成电路是以平面工艺为基础，经过多层加工形成的。（√）8. 非易失存储器就是只能写入，不能擦除
的存储器。（ ）9. DRAM在存储的过程中需要刷新以保持所存储的值。（√）10.用于模拟集成电路设计的SPICE模型中的“SPICE”是Simulation Program with Integrated Circuit Emphasis的缩写。（√）11. N阱CMOS工艺是指在N阱中加工NMOS的工艺。
（ ）12.ESD保护的定义为：为防止静电释放导致CMOS集成电路失效所采取的保护措施。（√）13.用二极管在电路中防止静电损伤就是利用二极管的正向导电性能（√）
简答题:
1. 请画图并解释N 阱CMOS 结构中的闩锁效应。
2. 假设有两个逻辑信号A 、B ，在某状态下A 的上升沿先于B 的上升沿到达图1所示电路，
为了使电路得到最好的瞬态特性，请在图1中标注出A 、B 接入方法，并解释其原因。
3.概括版图设计规则的三种尺寸限制。
1)各层图形的最小尺寸即最小线宽 2)
同一层次图形之间的最小间距
3)
不同层次图形之间的对准容差或套刻间距
1． 请给出六管SRAM 单元电路图，并说明读写操作过程。
B A
答：将先到达的逻辑信号A 接于靠近地线的
NMOS 管M N1的栅极上，将有利于使先到达
的信号A 对串联支路的中间结点寄生电容放
电，其原因是只有中间结点的电容放电后，
才能使输出结点寄生电容放电，这样有利于
提高电路的响应速度。
综合题:
2． 请在图3中补画实现CD AB Y +=逻辑功能的、采用N 阱工艺的CMOS 电路的棍图和
相应的版图。
3． 图1为NMOS 管的三维图，请写出图中字母A 至F 所对应部位的中文名称，并简述NMOS
晶体管的工作原理，画出NMOS 管的输出特性曲线、标出三个工作区域，说明三个工作区域的界限。
C D
GND VDD
截止区
线性区V DS <（VGS-Vt ） 饱和区V DS >（VGS-Vt ） 截止区V GS 1 请用verilog 语言设计一个二分频电路，分频输出与原始时钟比较，相等输出1，不相等输出0。 module half_clk(reset,clk_in,clk_out ，equal); input clk_in,reset; output clk_out ，equal; reg clk_out; always @(posedge clk_in) begin if(!reset) clk_out=0; else clk_out=~clk_out; end assign equal=(clk_in==clk_out)?1:0; endmodule 3. 请画出CMOS 反相器的直流电压传输特性曲线，标出5个工作区域，并写出两管在相 应区域的工作状态。（5分） 请简述集成电路的设计流程 比较器 module compare(equal,a,b); input a,b; output equal; assign equal=(a==b)?1:0; //a 等b ，equal 输出1；a 不等b 时， equal 输出为0// endmodule 请画出CMOS反相器的电路图和版图 数集复习笔记 By 潇然名词解释专项 摩尔定律：一个芯片上的晶体管数目大约每十八个月增长一倍。 传播延时：一个门的传播延时t p定义了它对输入端信号变化的响应有多快。它表示一个信号通过一个门时所经历的延时，定义为输入和输出波形的50%翻转点之间的时间。 由于一个门对上升和下降输入波形的响应时间不同，所以需定义两个传播延时。 t pLH定义为这个门的输出由低至高翻转的响应时间，而t pHL则为输出由高至低翻转 的响应时间。传播延时t p定义为这两个时间的平均值：t p=(t pLH+t pHL)/2。 设计规则：设计规则是指导版图掩膜设计的对几何尺寸的一组规定。它们包括图形允许的最小宽度以及在同一层和不同层上图形之间最小间距的限制与要求。定义设计规则 的目的是为了能够很容易地把一个电路概念转换成硅上的几何图形。设计规则的 作用就是电路设计者和工艺工程师之间的接口，或者说是他们之间的协议。 速度饱和效应：对于长沟MOS管，载流子满足公式：υ= -μξ(x)。公式表明载流子的速度正比于电场，且这一关系与电场强度值的大小无关。换言之，载流子的迁移率 是一个常数。然而在（水平方向）电场强度很高的情况下，载流子不再符合 这一线性模型。当沿沟道的电场达到某一临界值ξc时，载流子的速度将由于 散射效应（即载流子间的碰撞）而趋于饱和。 时钟抖动：在芯片的某一个给定点上时钟周期发生暂时的变化，即时钟周期在每个不同的周期上可以缩短或加长。 逻辑综合：逻辑综合的任务是产生一个逻辑级模型的结构描述。这一模型可以用许多不同的方式来说明，如状态转移图、状态图、电路图、布尔表达式、真值表或HDL描 述。 噪声容限：为了使一个门的稳定性较好并且对噪声干扰不敏感，应当使“0”和“1”的区间越大越好。一个门对噪声的灵敏度是由低电平噪声容限NM L和高电平噪声容限 NM H来度量的，它们分别量化了合法的“0”和“1”的范围，并确定了噪声的 最大固定阈值： NM L =V IL - V OL NM H =V OH - V IH 1.特征尺寸（Critical Dimension,CD）的概念 特征尺寸是芯片上的最小物理尺寸，是衡量工艺难度的标志，代表集成电路的工艺水平。①在CMOS技术中，特征尺寸通常指MOS管的沟道长度，也指多晶硅栅的线宽。②在双极技术中，特征尺寸通常指接触孔的尺寸。 2.集成电路制造步骤： ①Wafer preparation(硅片准备) ②Wafer fabrication (硅片制造) ③Wafer test/sort (硅片测试和拣选) ④Assembly and packaging (装配和封装) ⑤Final test(终测) 3.不同晶向的硅片，它的化学、电学、和机械性质都不同，这会影响最终的器件性能。例如迁移率，界面态等。MOS集成电路通常用（100）晶面或<100>晶向；双极集成电路通常用（111）晶面或<111>晶向。 4.硅热氧化的概念、氧化的工艺目的、氧化方式及其化学反应式。 氧化的概念：硅热氧化是氧分子或水分子在高温下与硅发生化学反应，并在硅片表面生长氧化硅的过程。 氧化的工艺目的：在硅片上生长一层二氧化硅层以保护硅片表面、器件隔离、屏蔽掺杂、形成电介质层等。 氧化方式及其化学反应式：①干氧氧化：Si＋O2 →SiO2 ②湿氧氧化：Si ＋H2O ＋O2 →SiO2+H2 ③水汽氧化：Si ＋H2O →SiO2 ＋H2 硅的氧化温度：750 ℃～1100℃ 5.SiO2在集成电路中的用途 ①栅氧层：做MOS结构的电介质层（热生长） ②场氧层：限制带电载流子的场区隔离（热生长或沉积） ③保护层：保护器件以免划伤和离子沾污（热生长） ④注入阻挡层：局部离子注入掺杂时，阻挡注入掺杂（热生长） ⑤垫氧层：减小氮化硅与硅之间应力（热生长） ⑥注入缓冲层：减小离子注入损伤及沟道效应（热生长） 《模拟集成电路设计原理》期末考试 一．填空题（每空1分，共14分） 1、与其它类型的晶体管相比，MOS器件的尺寸很容易按____比例____缩小，CMOS电路被证明具有_ 较低__的制造成本。 2、放大应用时，通常使MOS管工作在_ 饱和_区，电流受栅源过驱动电压控制，我们定义_跨导_来 表示电压转换电流的能力。 3、λ为沟长调制效应系数，对于较长的沟道，λ值____较小___（较大、较小）。 4、源跟随器主要应用是起到___电压缓冲器___的作用。 5、共源共栅放大器结构的一个重要特性就是_输出阻抗_很高，因此可以做成___恒定电流源_。 6、由于_尾电流源输出阻抗为有限值_或_电路不完全对称_等因素，共模输入电平的变化会引起差动输 出的改变。 7、理想情况下，_电流镜_结构可以精确地复制电流而不受工艺和温度的影响，实际应用中，为了抑制 沟长调制效应带来的误差，可以进一步将其改进为__共源共栅电流镜__结构。 8、为方便求解，在一定条件下可用___极点—结点关联_法估算系统的极点频率。 9、与差动对结合使用的有源电流镜结构如下图所示，电路的输入电容C in为__ C F（1－A）__。 10、λ为沟长调制效应系数，λ值与沟道长度成___反比__（正比、反比）。 二．名词解释（每题3分，共15分） 1、阱 解：在CMOS工艺中，PMOS管与NMOS管必须做在同一衬底上，其中某一类器件要做在一个“局部衬底”上，这块与衬底掺杂类型相反的“局部衬底”叫做阱。 2、亚阈值导电效应 解：实际上，V GS=V TH时，一个“弱”的反型层仍然存在，并有一些源漏电流，甚至当V GS 集成电路工艺基础复习 绪论 1、Moore law：芯片上所集成的晶体管的数目，每隔18个月翻一番。 2、特征尺寸：集成电路中半导体器件能够加工的最小尺寸。 3、提拉法（CZ法，切克劳斯基法）和区熔法制备硅片：答：区熔法制备的硅片质量更高，因为含氧量低。目前8英寸以上的硅片，经常选择选择CZ法制备，因为晶圆直径大。 4、MOS器件中常使用什么晶面方向的硅片，双极型器件呢？答：MOS器件：<100> Si/SiO2界面态密度低；双极器件：<111>的原子密度大，生长速度快，成本低。 氧化 1、sio2的特性二氧化硅对硅的粘附性好，化学性质比较稳定，绝缘性好 2、sio2的结构，分为结晶形与不定形二氧化硅 3、什么是桥键氧和非桥键氧连接两个Si-o四面体的氧称为桥键氧；只与一个硅连接的氧称为非桥键 氧。 4、在无定形的sio2中，si、o那个运动能力强，为什么？氧的运动同硅相比更容易些；因为硅要运动 就必须打破四个si-o键，但对氧来说，只需打破两个si-o键，对非桥键氧只需打破一个si-o键。5、热氧化法生长sio2过程中，氧化生长的方向是什么？在热氧化法制备sio2的过程中，是氧或水汽 等氧化剂穿过sio2层，到达si-sio2界面，与硅反应生成sio2，而不是硅向sio2外表面运动，在表面与氧化剂反应生成sio2 6、Sio2只与什么酸、碱发生反应？只与氢氟酸、强碱溶液发生反应 7、杂质在sio2中的存在形式，分别给与描述解释，各自对sio2网络的影响 能替代si-o四面体中心的硅，并能与氧形成网络的杂志，称为网络形成者；存在于sio2网络间隙中的杂志称为网络改变者。 8、水汽对sio2网络的影响水汽能以分子态形式进入sio2网络中，并能和桥键氧反应生成非桥键氢氧 基，本反应减少了网络中桥键氧的数目，网络强度减弱和疏松，使杂志的扩散能力增强。 9、为什么选用sio2作为掩蔽的原因，是否可以作为任何杂质的掩蔽材料为什么？ 10、制备sio2有哪几种方法？热分解淀积法，溅射法，真空蒸发法，阳极氧化法，化学气相淀积法，热氧化法等。 11、热生长sio2的特点：硅的热氧化法是指硅与氧气或水汽等氧化剂，在高温下经化学反应生成sio2【热生长：在高温环境里，通过外部供给高纯氧气使之与硅衬底反应，得到一层热生长的SiO2 ；淀积：通过外部供给的氧气和硅源，使它们在腔体中方应，从而在硅片表面形成一层薄膜。】 12、生长一个单位厚度的sio2需要消耗0.44个单位的si 14、实际生产中选用哪种生长方法制备较厚的sio2层？采用干氧-湿氧-干氧相结合的氧化方式 15、由公式2.24，2.25分析两种极限情况，给出解释其一是当氧化剂在sio2中的扩散系数D sio2很小时（D sio2《k s x0，则的C i→0，C0→C*，在这种情况下，sio2的生长速率主要由氧化剂在sio2中的扩散速度所决定，称这种极限情况为扩散控制；其二，如果扩散系数D sio2很大，则C1=C0=C*/（1+k s/h），sio2生长速率由si表面的化学反应速度控制，称这种极限情况为反应控制。 17、sio2生长厚度与时间的关系，分别解释x02+Ax0=B（t+τ），当氧化时间很长，即t》τ和t》A2/4B 时，则x02=B（t+τ），这种情况下的氧化规律称抛物型规律，B为抛物型速率常数，sio2的生长速率主要由氧化剂在sio2中的扩散快慢决定；当氧化时间很短，即（t+τ）《A2/4B，则x0=B（t+τ）/A，这种极限情况下的氧化规律称线性规律，B/A为线性速率常数，具体表达式B/A=-k s hc*/(k s+h)N1。 18、氧化速度与氧化剂分压、温度成正比? 1、解释基本概念：集成电路，集成度，特征尺寸 参考答案： A、集成电路（IC：integrated circuit）是指通过一系列特定的加工工艺，将晶体管、二极管等有源器件和电阻、电容等无源器件，按照一定的电路互连，“集成”在一块半导体晶片（如硅或砷化镓）上，封装在一个外壳内，执行特定电路或系统功能的集成块。 B、集成度是指在每个芯片中包含的元器件的数目。 C、特征尺寸是代表工艺光刻条件所能达到的最小栅长（L）尺寸。 2、写出下列英文缩写的全称：IC，MOS，VLSI，SOC，DRC，ERC，LVS，LPE 参考答案： IC：integrated circuit；MOS：metal oxide semiconductor；VLSI：very large scale integration；SOC：system on chip；DRC：design rule check；ERC：electrical rule check；LVS：layout versus schematic；LPE：layout parameter extraction 3、试述集成电路的几种主要分类方法 参考答案： 集成电路的分类方法大致有五种：器件结构类型、集成规模、使用的基片材料、电路功能以及应用领域。根据器件的结构类型，通常将其分为双极集成电路、MOS集成电路和Bi-MOS 集成电路。按集成规模可分为：小规模集成电路、中规模集成电路、大规模集成电路、超大规模集成电路、特大规模集成电路和巨大规模集成电路。按基片结构形式，可分为单片集成电路和混合集成电路两大类。按电路的功能将其分为数字集成电路、模拟集成电路和数模混合集成电路。按应用领域划分，集成电路又可分为标准通用集成电路和专用集成电路。 4、试述“自顶向下”集成电路设计步骤。 参考答案： “自顶向下”的设计步骤中，设计者首先需要进行行为设计以确定芯片的功能；其次进行结构设计；接着是把各子单元转换成逻辑图或电路图；最后将电路图转换成版图，并经各种验证后以标准版图数据格式输出。 5、比较标准单元法和门阵列法的差异。 参考答案： 第一章 数字集成电路介绍 第一个晶体管，Bell 实验室，1947 第一个集成电路，Jack Kilby ，德州仪器，1958 摩尔定律：1965年，Gordon Moore 预言单个芯片上晶体管的数目每18到24个月翻一番。(随时间呈指数增长) 抽象层次：器件、电路、门、功能模块和系统 抽象即在每一个设计层次上，一个复杂模块的内部细节可以被抽象化并用一个黑匣子或模型来代替。这一模型含有用来在下一层次上处理这一模块所需要的所有信息。 固定成本（非重复性费用）与销售量无关；设计所花费的时间和人工；受设计复杂性、设计技术难度以及设计人员产出率的影响；对于小批量产品，起主导作用。 可变成本 （重复性费用）与产品的产量成正比；直接用于制造产品的费用；包括产品所用部件的成本、组装费用以及测试费用。每个集成电路的成本=每个集成电路的可变成本+固定成本/产量。可变成本=（芯片成本+芯片测试成本+封装成本）/最终测试的成品率。 一个门对噪声的灵敏度是由噪声容限NM L （低电平噪声容限）和NM H （高电平噪声容限）来度量的。为使一个数字电路能工作，噪声容限应当大于零，并且越大越好。NM H = V OH - V IH NM L = V IL - V OL 再生性保证一个受干扰的信号在通过若干逻辑级后逐渐收敛回到额定电平中的一个。 一个门的VTC 应当具有一个增益绝对值大于1的过渡区(即不确定区)，该过渡区以两个有效的区域为界，合法区域的增益应当小于1。 理想数字门 特性：在过渡区有无限大的增益；门的阈值位于逻辑摆幅的中点；高电平和低电平噪声容限均等于这一摆幅的一半；输入和输出阻抗分别为无穷大和零。 传播延时、上升和下降时间的定义 传播延时tp 定义了它对输入端信号变化的响应有多快。它表示一个信号通过一个门时所经历的延时，定义为输入和输出波形的50%翻转点之间的时间。 上升和下降时间定义为在波形的10%和90%之间。 对于给定的工艺和门的拓扑结构，功耗和延时的乘积一般为一常数。功耗-延时积(PDP)----门的每次开关事件所消耗的能量。 一个理想的门应当快速且几乎不消耗能量，所以最后的质量评价为。能量-延时积(EDP) = 功耗-延时积2 。 第三章、第四章CMOS 器件 手工分析模型 ()0 12' 2 min min ≥???? ??=GT DS GT D V V V V V L W K I 若＋－λ ()DSAT DS GT V V V V ,,m in min ＝ 寄生简化：当导线很短，导线的截面很大时或当 所采用的互连材料电阻率很低时，电感的影响可 以忽略：如果导线的电阻很大(例如截面很小的长 铝导线的情形)；外加信号的上升和下降时间很慢。 当导线很短，导线的截面很大时或当所采用的互 连材料电阻率很低时，采用只含电容的模型。 当相邻导线间的间距很大时或当导线只在一段很短的距离上靠近在一起时：导线相互间的电容可 以被忽略，并且所有的寄生电容都可以模拟成接 地电容。 平行板电容：导线的宽度明显大于绝缘材料的厚 度。 边缘场电容：这一模型把导线电容分成两部分： 一个平板电容以及一个边缘电容，后者模拟成一 条圆柱形导线，其直径等于该导线的厚度。 多层互连结构：每条导线并不只是与接地的衬底 耦合（接地电容），而且也与处在同一层及处在相邻层上的邻近导线耦合（连线间电容）。总之，再多层互连结构中导线间的电容已成为主要因素。这一效应对于在较高互连层中的导线尤为显著，因为这些导线离衬底更远。 例4.5与4.8表格 电压范围 集总RC 网络 分布RC 网络 0 → 50%(t p ) 0.69 RC 0.38 RC 0 → 63%(τ) RC 0.5 RC 10% → 90%(t r ) 2.2 RC 0.9 RC 0 → 90% 2.3 RC 1.0 RC 例4.1 金属导线电容 考虑一条布置在第一层铝上的10cm 长，1μm 宽的铝线，计算总的电容值。 平面(平行板)电容： ( 0.1×106 μm2 )×30aF/μm2 = 3pF 边缘电容： 2×( 0.1×106 μm )×40aF/μm = 8pF 总电容： 11pF 现假设第二条导线布置在第一条旁边，它们之间只相隔最小允许的距离，计算其耦合电 容。 耦合电容： C inter = ( 0.1×106 μm )×95 aF/μm2 = 9.5pF 材料选择：对于长互连线，铝是优先考虑的材料；多晶应当只用于局部互连；避免采用扩散导线；先进的工艺也提供硅化的多晶和扩散层 接触电阻：布线层之间的转接将给导线带来额外的电阻。 布线策略：尽可能地使信号线保持在同一层上并避免过多的接触或通孔；使接触孔较大可以降低接触电阻(电流集聚在实际中将限制接触孔的最大尺寸)。 采电流集聚限制R C , (最小尺寸)：金属或多晶至n+、p+以及金属至多晶为 5 ~ 20 Ω ；通孔(金属至金属接触)为1 ~ 5 Ω 。 例4.2 金属线的电阻 考虑一条布置在第一层铝上的10cm 长，1μm 宽的铝线。假设铝层的薄层电阻为0.075Ω/□，计算导线的总电阻： R wire ＝0.075Ω/□?(0.1?106 μm)/(1μm)＝7.5k Ω 例4.5 导线的集总电容模型 假设电源内阻为10k Ω的一个驱动器，用来驱动一条10cm 长，1μm 宽的Al1导线。 电压范围 集总RC 网络 分布RC 网络 0 → 50%(t p ) 0.69 RC 0.38 RC 0 → 63%(τ) RC 0.5 RC 10% → 90%(t r ) 2.2 RC 0.9 RC 0 → 90% 2.3 RC 1.0 RC 使用集总电容模型，源电阻R Driver ＝10 k Ω，总的集总电容C lumped ＝11 pF t 50% = 0.69 ? 10 k Ω ? 11pF = 76 ns t 90% = 2.2 ? 10 k Ω ? 11pF = 242 ns 例4.6 树结构网络的RC 延时 节点i 的Elmore 延时： τDi = R 1C 1 + R 1C 2 + (R 1+R 3) C 3 + (R 1+R 3) C 4 + (R 1+R 3+R i ) C i 例4.7 电阻-电容导线的时间常数 总长为L 的导线被分隔成完全相同的N 段，每段的长度为L/N 。因此每段的电阻和电容分别为rL/N 和cL/N R (= rL) 和C (= cL) 是这条导线总的集总电阻和电容()()()N N RC N N N rcL Nrc rc rc N L DN 2121 (22) 22 +=+=+++?? ? ??=τ 结论：当N 值很大时，该模型趋于分布式rc 线;一条导线的延时是它长度L 的二次函数;分布rc 线的延时是按集总RC 模型预测的延时的一半. 2 rcL 22＝RC DN = τ 例4.8 铝线的RC 延时.考虑长10cm 宽、1μm 的Al1导线,使用分布RC 模型，c = 110 aF/μm 和r = 0.075 Ω/μm t p = 0.38?RC = 0.38 ? (0.075 Ω/μm) ? (110 aF/μm) ? (105 μm)2 = 31.4 ns Poly ：t p = 0.38 ? (150 Ω/μm) ? (88+2?54 aF/μm) ? (105 μm)2 = 112 μs Al5： t p = 0.38 ? (0.0375 Ω/μm) ? (5.2+2?12 aF/μm) ? (105 μm)2 = 4.2 ns 例4.9 RC 与集总C 假设驱动门被模拟成一个电压源，它具有一定大小的电源内阻R s 。 应用Elmore 公式，总传播延时： τD = R s C w + (R w C w )/2 = R s C w + 0.5r w c w L 2 及 t p = 0.69 R s C w + 0.38 R w C w 其中，R w = r w L ，C w = c w L 假设一个电源内阻为1k Ω的驱动器驱动一条1μm 宽的Al1导线，此时L crit 为2.67cm 第五章CMOS 反相器 静态CMOS 的重要特性：电压摆幅等于电源电压 → 高噪声容限。逻辑电平与器件的相对尺寸无关 → 晶体管可以采用最小尺寸 → 无比逻辑。稳态时在输出和V dd 或GND 之间总存在一条具有有限电阻的通路 → 低输出阻抗 (k Ω) 。输入阻抗较高 (MOS 管的栅实际上是一个完全的绝缘体) → 稳态输入电流几乎为0。在稳态工作情况下电源线和地线之间没有直接的通路(即此时输入和输出保持不变) → 没有静态功率。传播延时是晶体管负载电容和电阻的函数。 门的响应时间是由通过电阻R p 充电电容C L (电阻R n 放电电容C L )所需要的时间决定的 。 开关阈值V M 定义为V in = V out 的点(在此区域由于V DS = V GS ，PMOS 和NMOS 总是饱和的) r 是什么：开关阈值取决于比值r ，它是PMOS 和NMOS 管相对驱动强度的比 DSATn n DSATp p DD M V k V k V V ＝ ，r r 1r +≈ 一般希望V M = V DD /2 (可以使高低噪声容限具有相近的值)，为此要求 r ≈ 1 例5.1 CMOS 反相器的开关阈值 通用0.25μm CMOS 工艺实现的一个CMOS 反相器的开关阈值处于电源电压的中点处。 所用工艺参数见表3.2。假设V DD = 2.5V ，最小尺寸器件的宽长比(W/L)n 为1.5 ()()()()()()()() V V L W V V V V k V V V V k L W L W M p DSATp Tp M DSATp p DSATn Tn M DSATn n n p 25.125.55.15.35.320.14.025.1263.043.025.10.163.01030101152266==?==----?-???----=－－－＝ 分析： V M 对于器件比值的变化相对来说是不敏感 的。将比值设为3、2.5和2，产生的V M 分别为 1.22V 、1.18V 和 1.13V ，因此使PMOS 管的宽度小于完全对称所要求的值是可以接受的。 增加PMOS 或NMOS 宽度使V M 移向V DD 或GND 。不对称的传输特性实际上在某些设计中是所希望的。 噪声容限：根据定义，V IH 和V IL 是dV out /dV in = -1(= 增益)时反相器的工作点 逐段线性近似V IH = V M - V M /g V IL = V M + (V DD - V M )/g 过渡区可以近似为一段直线，其增益等于 在开关阈值V M 处的增益g 。它与V OH 及V OL 线的交点 用来定义V IH 和V IL 。点。 1、 研究模拟集成电路的重要性：（1）首先，MOSFET 的特征尺寸越来越小，本征速度越来 越快；（2）SOC 芯片发展的需求。 2、 模拟设计困难的原因：（1）模拟设计涉及到在速度、功耗、增益、精度、电源电压等多 种因素间进行折衷，而数字电路只需在速度和功耗之间折衷；（2）模拟电路对噪声、串扰和其它干扰比数字电路要敏感得多；（3）器件的二级效应对模拟电路的影响比数字电路要严重得多；（4）高性能模拟电路的设计很少能自动完成，而许多数字电路都是自动综合和布局的。 3、 鲁棒性就是系统的健壮性。它是在异常和危险情况下系统生存的关键。所谓“鲁棒性”， 是指控制系统在一定的参数摄动下，维持某些性能的特性。 4、 版图设计过程：设计规则检查（DRC ）、电气规则检查（ERC ）、一致性校验（LVS ）、RC 分布参数提取 5、 MOS 管正常工作的基本条件是:所有衬源（B 、S ）、衬漏（B 、D ）pn 结必须反偏 6、 沟道为夹断条件： ?GD GS DS T DS GS TH H V =V -≤V V V -V ≥V 7、 （1）截止区：Id=0；Vgs -------------------------------------------1------------------------------------------------ 1、哪一年在哪儿发明了晶体管？发明人哪一年获得了诺贝尔奖？ 1947贝尔实验室肖克来波拉坦巴丁发明了晶体管 1956获诺贝尔奖 2、世界上第一片集成电路是哪一年在哪儿制造出来的？发明人哪一年为此获得诺贝尔奖？Jack kilby 德州仪器公司1958年发明 2000获诺贝尔奖 3、什么是晶圆？晶圆的材料是什么？ 晶圆是指硅半导体集成电路制作所用的硅晶片，材料是硅 4、目前主流集成电路设计特征尺寸已经达到多少？预计2016 年能实现量产的特征尺寸是多少？主流0.18um 22nm 5、晶圆的度量单位是什么？当前主流晶圆的尺寸是多少？英寸12英寸 6、摩尔是哪个公司的创始人？什么是摩尔定律？英特尔芯片上晶体管数每隔18个月增加一倍 7、什么是SoC？英文全拼是什么？片上系统 System On Chip 8、说出Foundry、Fabless 和Chipless 的中文含义。代工无生产线无芯片 9、一套掩模一般只能生产多少个晶圆？1000个晶圆 10、什么是有生产线集成电路设计？电路设计在工艺制造单位内部的设计部门进行 11、什么是集成电路的一体化(IDM)实现模式？设计制造和封装都集中在半导体生产厂家内进行 12、什么是集成电路的无生产线(Fabless)设计模式？只设计电路而没有生产线 13、一个工艺设计文件(PDK)包含哪些内容？ 器件的SPICE参数、版图设计用的层次定义、设计规则和晶体管电阻电容等器件以及通孔焊盘等基本结构版图，与设计工具关联的设计规则检查、参数提取、版图电路图对照用的文件。14、设计单位拿到PDK 文件后要做什么工作？ 利用CAD/EDA工具进行电路设计仿真等一系列操作最终生成以GDS-II格式保存的版图文件，然后发给代工单位。 15、什么叫“流片”？ 像流水线一样通过一系列工艺步骤制造芯片。 16、给出几个国内集成电路代工或转向代工的厂家。 上海中芯国际上海宏力半导体上海华虹NEC 上海贝岭无锡华润华晶杭州士兰常州柏玛微电子 17、什么叫多项目晶圆(MPW) ？MPW 英文全拼是什么？ 将多个使用相同工艺的集成电路设计放在同一晶圆片上流片，完成后每个设计可以得到数十片芯片样品Multi-Project-Wafer 18、集成电路设计需要哪些知识范围？系统知识，电路知识，工具知识，工艺知识 19、对于通信和信息学科，所包括的系统有哪些？ 程控电话系统，无线通信系统，光纤通信系统等；信息学科：有各种信息处理系统。 20、RFIC、MMIC 和M3IC 是何含义？射频电路微波单片集成电路毫米波单片集成电路 21、著名的集成电路分析程序是什么？有哪些著名公司开发了集成电路设计工具？ SPICE程序Cadence、Synopsis和Mentor Graphics等公司 22、从事逻辑电路级设计和晶体管级电路设计需要掌握哪些工具？ 逻辑：掌握VHDL或Verilog HDl等硬件语言描述及相应的分析和综合工具晶体管：掌握SPICE 或类似的电路分析工具。 第一章 1、何为集成电路：通过一系列特定的加工工艺，将晶体管、二极管等有源器件和电阻、 电容等无源器件，按照一定的电路互连，“集成”在一块半导体单晶片（如Si、GaAs）上，封装在一个内，执行特定电路或系统功能。 关键尺寸：集成电路中半导体器件能够加工的最小尺寸。 2、它是衡量集成电路设计和制造水平的重要尺度，越小，芯片的集成度越高，速度越 快，性能越好 3、摩尔定律：、芯片上所集成的晶体管的数目，每隔18个月就翻一番。 4、High-K材料：高介电常数，取代SiO2作栅介质，降低漏电。 Low-K 材料：低介电常数，减少铜互连导线间的电容，提高信号速度 5、功能多样化的“More Than Moore”指的是用各种方法给最终用户提供附加价值，不 一定要缩小特征尺寸，如从系统组件级向3D集成或精确的封装级(SiP)或芯片级(SoC)转移。 6、IC企业的分类：通用电路生产厂；集成器件制造；Foundry厂；Fabless：IC 设计公 司；Chipless；Fablite 第二章：硅和硅片的制备 7、单晶硅结构：晶胞重复的单晶结构能够制作工艺和器件特性所要求的电学和机械性 能 8、CZ法生长单晶硅把熔化的半导体级硅液体变成有正确晶向并且被掺杂成n或p型 的固体硅锭； 9、直拉法目的：实现均匀掺杂和复制籽晶结构，得到合适的硅锭直径，限制杂质引入； 关键参数：拉伸速率和晶体旋转速度 10、CMOS （100）电阻率：10~50Ω?cm BJT（111）原因是什么？ 11、区熔法？纯度高，含氧低；晶圆直径小。 第三章集成电路制造工艺概况 12、亚微米CMOS IC 制造厂典型的硅片流程模型 第四章氧化；氧化物 12、热生长：在高温环境里，通过外部供给高纯氧气使之与硅衬底反应，得到一层热生长的SiO2 。 13、淀积：通过外部供给的氧气和硅源，使它们在腔体中方应，从而在硅片表面形成一层薄膜。 14、干氧：Si（固）＋O2（气）－> SiO2(固)：氧化速度慢，氧化层干燥、致密，均匀性、重复性好，与光刻胶的粘附性好. 水汽氧化：Si （固）＋H2O （水汽）－>SiO2（固）+ H2 （气）：氧化速度快，氧化层疏松，均匀性差，与光刻胶的粘附性差。 湿氧：氧气携带水汽，故既有Si与氧气反应，又有与水汽反应。氧化速度氧化质量介于以上两种方法之间。 《数字集成电路设计》复习提纲(1-7章) 2011-12 1. 数字集成电路的成本包括哪几部分？ ● NRE (non-recurrent engineering) costs 固定成本 ● design time and effort, mask generation ● one-time cost factor ● Recurrent costs 重复性费用或可变成本 ● silicon processing, packaging, test ● proportional to volume ● proportional to chip area 2. 数字门的传播延时是如何定义的？ 一个门的传播延时tp 定义了它对输入端信号变化的响应有多快。 3. 集成电路的设计规则(design rule)有什么作用？ ? Interface between designer and process engineer ? Guidelines for constructing process masks ? Unit dimension: Minimum line width ? scalable design rules: lambda parameter (可伸缩设计规则，其不足:只能在有限 的尺寸范围内进行。) ? absolute dimensions (micron rules,用绝对尺寸来表示。) 4. 什么是MOS 晶体管的体效应？ 5. 写出一个NMOS 晶体管处于截止区、线性区、饱和区的判断条件，以及各工作区的源漏电流表达式（考虑短沟效应即沟道长度调制效应，不考虑速度饱和效应） 注：NMOS 晶体管的栅、源、漏、衬底分别用G 、S 、D 、B 表示。 6. MOS 晶体管的本征电容有哪些来源？ 7. 对于一个CMOS 反相器的电压传输特性，请标出A 、B 、C 三点处NMOS 管和PMOS 管各自处于什么工作区？ V DD 8. 在CMOS 反相器中，NMOS 管的平均导通电阻为R eqn ，PMOS 管的平均导通电阻为R eqp ，请写出该反相器的总传播延时定义。 9. 减小一个数字门的延迟的方法有哪些？列出三种，并解释可能存在的弊端。 ? Keep capacitances small （减小CL ） ? Increase transistor sizes(增加W/L) ? watch out for self-loading! （会增加CL ） ? Increase VDD (????) V out V in 0.5 11.522.5 Digital IC：数字集成电路是将元器件和连线集成于同一半导体芯片上而制成的数字逻辑电路 或系统 第一章引论 1、数字IC芯片制造步骤 设计：前端设计（行为设计、体系结构设计、结构设计）、后端设计（逻辑设计、电路设计、版图设计） 制版：根据版图制作加工用的光刻版 制造：划片：将圆片切割成一个一个的管芯（划片槽） 封装：用金丝把管芯的压焊块（pad）与管壳的引脚相连 测试：测试芯片的工作情况 2、数字IC的设计方法 分层设计思想：每个层次都由下一个层次的若干个模块组成，自顶向下每个层次、每个模块分别进行建模与验证 SoC设计方法：IP模块（硬核（Hardcore)、软核（Softcore)、固核（Firmcore））与设计复用Foundry（代工）、Fabless（芯片设计）、Chipless（IP设计）“三足鼎立”——SoC发展的模式 3、数字IC的质量评价标准（重点：成本、延时、功耗，还有能量啦可靠性啦驱动能力啦 之类的） NRE (Non-Recurrent Engineering) 成本 设计时间和投入，掩膜生产，样品生产 一次性成本 Recurrent 成本 工艺制造（silicon processing），封装（packaging），测试（test） 正比于产量 一阶RC网路传播延时：正比于此电路下拉电阻和负载电容所形成的时间常数 功耗：emmmm自己算 4、EDA设计流程 IP设计系统设计（SystemC）模块设计（verilog） 综合 版图设计(.ICC) 电路级设计（.v 基本不可读）综合过程中用到的文件类型(都是synopsys版权)： 可以相互转化 .db（不可读）.lib（可读） 加了功耗信息 1 《模拟集成电路设计原理》期末考试 一．填空题（每空1分，共14分） 1、与其它类型的晶体管相比，MOS器件的尺寸很容易按____比例____缩小，CMOS电路被证明具有_较低__的制造成本。 2、放大应用时，通常使MOS管工作在_ 饱和_区，电流受栅源过驱动电压控制，我们定义_跨导_来表示电压转换电流的能力。 3、λ为沟长调制效应系数，对于较长的沟道，λ值____较小___（较大、较小）。 4、源跟随器主要应用是起到___电压缓冲器___的作用。 5、共源共栅放大器结构的一个重要特性就是_输出阻抗_很高，因此可以做成___恒定电流源_。 6、 6、由于_尾电流源输出阻抗为有限值_或_电路不完全对称_等因素，共模输入电平的变化会引起差动输出的改变。 7、理想情况下，_电流镜_结构可以精确地复制电流而不受工艺和温度的影响，实际应用中，为了抑制沟长调制效应带来的误差，可以进一步将其改进为__共源共栅电流镜__结构。 8、为方便求解，在一定条件下可用___极点—结点关联_法估算系统的极点频率。 9、与差动对结合使用的有源电流镜结构如下图所示，电路的输入电容Cin为__ CF（1－A） __。 10、λ为沟长调制效应系数，λ值与沟道长度成___反比__（正比、反比）。 二．名词解释（每题3分，共15分） 11、1、阱 解：在CMOS工艺中，PMOS管与NMOS管必须做在同一衬底上，其中某一类器件要做在一个“局部衬底”上，这块与衬底掺杂类型相反的“局部衬底”叫做阱。 2、亚阈值导电效应 解：实际上，VGS=VTH时，一个“弱”的反型层仍然存在，并有一些源漏电流，甚至当VGS 第一次作业： 1，集成时代以什么来划分？列出每个时代的时间段及大致的集成规模。答： 类别时间 数字集成电路 模拟集成电路MOS IC 双极IC SSI 1960s前期 MSI 1960s~1970s 100～500 30～100 LSI 1970s 500～2000 100～300 VLSI 1970s后期~1980s后期>2000 >300 ULSI 1980s后期~1990s后期 GSI 1990s后期~20世纪初 SoC 20世纪以后 2，什么是芯片的集成度？它最主要受什么因素的影响？ 答：集成度：单个芯片上集成的元件（管子）数。受芯片的关键尺寸的影响。 3，说明硅片与芯片的主要区别。 答：硅片是指由单晶生长，滚圆，切片及抛光等工序制成的硅圆薄片，是制造芯片的原料，用来提供加工芯片的基础材料；芯片是指在衬底上经多个工艺步骤加工出来的，最终具有永久可是图形并具有一定功能的单个集成电路硅片。 4，列出集成电路制造的五个主要步骤，并简要描述每一个步骤的主要功能。 答：晶圆(硅片)制备(Wafer Preparation)； 硅(芯）片制造(Wafer Fabrication)：在硅片上生产出永久刻蚀在硅片上的一整套集成电路。硅片测试/拣选(Die T est/Sort)：单个芯片的探测和电学测试，选择出可用的芯片。 装配与封装(Assembly and Packaging)：提供信号及电源线进出硅芯片的界面；为芯片提供机械支持，并可散去由电路产生的热能；保护芯片免受如潮湿等外界环境条件的影响。 成品测试与分析（或终测）(Final T est)：对封装后的芯片进行测试，以确定是否满足电学和特性参数要求。 5，说明封装的主要作用。对封装的主要要求是什么。 答：封装的作用：提供信号及电源线进出硅芯片的界面；为芯片提供机械支持，并可散去由电路产生的热能；保护芯片免受如潮湿等外界环境条件的影响。 主要要求：电气要求：引线应当具有低的电阻、电容和电感。机械特性和热特性：散热率应当越高越好;机械特性是指机械可靠性和长期可靠性。低成本：成本是必须要考虑的比较重要的因素之一。 6，什么是芯片的关键尺寸？这种尺寸为何重要？自半导体制造业开始以来，芯片的关键尺寸是如何变化的？他对芯片上其他特征尺寸的影响是什么？ 答：芯片上器件的物理尺寸被称为特征尺寸；芯片上的最小的特征尺寸被称为关键尺寸，且被作为定义制造工艺水平的标准。 为何重要：他代表了工艺上能加工的最小尺寸，决定了芯片上的其他特征尺寸，从而决定了芯片的面积和芯片的集成度，并对芯片的性能有决定性的影响，故被定义为制造工艺水平的标准。 1. 集成电路是指通过一系列特定的加工工艺，将晶体管、二极管、MOS管等有源器件和阻、电容、电感等无源器件，按一定电路互连，“集成”在一块半导体晶片（硅或砷化镓）上，封装在一个外壳内，执行特定电路或系统功能的一种器件。 2.集成电路的规模大小是以它所包含的晶体管数目或等效的逻辑门数目来衡量。等效逻辑门通常是指两输入与非门，对于CMOS集成电路来说，一个两输入与非门由四个晶体管组成，因此一个CMOS电路的晶体管数除以四，就可以得到该电路的等效逻辑门的数目，以此确定一个集成电路的集成度。 3.摩尔定律”其主要内容如下： 集成电路的集成度每18个月翻一番/每三年翻两番。 摩尔分析了集成电路迅速发展的原因， 他指出集成度的提高主要是三方面的贡献: （1）特征尺寸不断缩小，大约每3年缩小1.41倍； （2）芯片面积不断增大，大约每3年增大1.5倍； （3）器件和电路结构的改进。 4.反标注是指将版图参数提取得到的分布电阻和分布电容迭加到相对应节点的参数上去，实际上是修改了对应节点的参数值。 5.CMOS反相器的直流噪声容限:为了反映逻辑电路的抗干扰能力，引入了直流噪声容限作为电路性能参数。直流噪声容限反映了电流能承受的实际输入电平与理想逻辑电平的偏离范围。 6. 根据实际工作确定所允许的最低输出高电平，它所对应的输入电平定义为关门电平；给定允许的最高输出低电平，它所对应的输入电平为开门电平 7. 单位增益点. 在增益为0和增益很大的输入电平的区域之间必然存在单位增益点，即dV out/dVin=1的点 8. “闩锁”现象 在正常工作状态下，PNPN四层结构之间的电压不会超过Vtg，因 此它处于截止状态。但在一定的外界因素触发下，例如由电源或 输出端引入一个大的脉冲干扰，或受r射线的瞬态辐照，使 PNPN四层结构之间的电压瞬间超过Vtg，这时，该寄生结构中就 会出现很大的导通电流。只要外部信号源或者Vdd和Vss能够提供 大于维持电流Ih的输出，即使外界干扰信号已经消失，在PNPN四 层结构之间的导通电流仍然会维持，这就是所谓的“闩锁”现象 9. 延迟时间： T pdo ——晶体管本征延迟时间； UL ——最大逻辑摆幅，即最大电源电压； Cg ——扇出栅电容(负载电容)； Cw ——内连线电容； Ip ——晶体管峰值电流。 《模拟集成电路设计原理》试卷(答题卷)（1） 一、填空题（共30分，每空格1分） 1. MOSFET 是一个四端器件，现在大多数的CMOS 工艺中，P 管做在_____中，并且，在大 多数电路中，P 管的衬底与______（高或低）电平相连接，这样连接的原因是使得_________________________________________________。 2. 对增强型NMOS 来说，让其处于饱和时的条件为_______________________________， 增强型PMOS 处于饱和时的条件为__________________________________________。 3. 在两级运放中，通常是用第一级运放实现_____________，用第二级运放实现 _____________。 4. 实际工艺中，本征阈值电压并不适用于电路设计，因此在器件制造过程中，通常通过 向沟道区注入__________来调整阈值电压，其实质是改变氧化层（栅氧）界面附近衬底的_______________。 5. 阈值电压为发生强反型时的栅压，对增强型NMOS 管来说，发生强反型时的条件为 __________________________________________________。 6. 折叠式共源共栅运放与套筒式共源共栅结构相比，输出电压摆幅_______,但这个优点 是以较大的________、较低的_______________、较低的_____________和较高的____________为代价得到的。 7. 对于一个负反馈系统来说，有前馈网络A 和反馈网络β，那么这个系统的开环增益为 _______，闭环增益为________________，环路增益为____________。 8. 对于一个单极点系统来说，单位增益带宽为80MHz ，若现在带宽变为16MHz ，则环路增 益为_________，闭环增益为_______。 9. 为了使系统稳定，零点应处于________平面,并且让极点尽量______。 10. 对单级共源、共漏和共栅放大器来说，dB f 3带宽最小的为__________,原因是由于 _______________的存在，dB f 3带宽最大的为__________。 11. MOSFET 的版图由电路中的器件所要求的_____________和工艺要求的 ________________共同决定。例如，选择适当的W/L 来确定跨导和其它电路参数，而L 的最小值由工艺决定。 12. 对于理想的差动电路来说，电路将只对_______________进行放大，而且完全抑制数字集成电路复习笔记
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