数字集成电路考试重点

集成电路设计考点

1.填空题

1.NM L和NM H的概念，热电势，D触发器，D锁存器，施密特触发器。

低电平噪声容限：VIL-VOL

高电平噪声容限：VOH-VIH

这一容限值应该大于零

热电势：两种不同的金属相互接触时，其接触端与非接触端的温度若不相等，则在两种金属之间产生电位差称为热电势。

2.MOS晶体管动态响应与什么有关？（本征电容P77）

MOS晶体管的动态响应值取决于它充放电这个期间的本征寄生电容和由互连线及负载引起的额外电容所需要的时间。

本征电容的来源：基本的MOS结构、沟道电荷以及漏和源反向偏置PN结的耗尽区。

3.设计技术（其他考点与这种知识点类似）P147

怎样减小一个门的传播延时：

减小CL：负载电容主要由以下三个主要部分组成：门本身的内部扩散电容、互连线电容和扇出电容。

增加晶体管的宽长比

提高VDD

4.有比逻辑和无比逻辑。

有比逻辑：有比逻辑试图减少实现有一个给定逻辑功能所需要的晶体管数目，但它经常以降低稳定性和付出额外功耗为代价。

这样的门不是采用有源的下拉和上拉网络的组合，而是由一个实现逻辑功能的NMOS 下拉网络和一个简单的负载器件组成。

无比逻辑：逻辑电平与器件的相对尺寸无关的门叫做无比逻辑。

有比逻辑：逻辑电平是由组成逻辑的晶体管的相对尺寸决定的。

5.时序电路的特点：记忆功能的原理：

（a）基本反馈；（b）电容存储电荷。

6.信号完整性。（电荷分享，泄露）

信号完整性问题：

电荷泄露

电荷分享

电容耦合

时钟馈通

7.存储器与存储的分类

按存储方式分

随机存储器：任何存储单元的内容都能被随机存取，且存取时间和存储单元的物理位置无关。

顺序存储器：只能按某种顺序来存取，存取时间和存储单元的物理位置有关。

按存储器的读写功能分

只读存储器(ROM)：存储的内容是固定不变的，只能读出而不能写入的半导体存储器。

随机读写存储器(RAM)：既能读出又能写入的半导体存储器。

按信息的可保存性分

非永久记忆的存储器：断电后信息即消失的存储器。

永久记忆性存储器：断电后仍能保存信息的存储器。

按存储器用途分

根据存储器在计算机系统中所起的作用，可分为主存储器、辅助存储器、高速缓冲存储器、控制存储器等。

1.简答题

1.集成电路发展的特点:

体积愈来愈小，重量轻，引出线和焊接点少寿命长可靠性高性能好且成本低便于大规模生产

工作电压也越来越低，能耗也变小、集成度愈来愈高。

2.P181“大扇入时的设计技术”。

设计者在进行设计时可以采取多种技术来降低大扇入电路的延时：

调整晶体管尺寸

逐级加大晶体管尺寸

重新安排输入

充足逻辑结构

3.简述集成电路工艺中典型的光刻步骤及其相互关系。（P28）

光刻的步骤：

氧化层

涂光刻胶

光刻机曝光

光刻胶的显影与烘干

酸刻蚀

旋转、清洗与干燥

各种工艺加工步骤：（扩散与离子注入、淀积、刻蚀、平面化）

去除光刻胶（即“沙洗”）

4.什么是多晶自对准工艺，有哪些优点？（P32）

在掺杂之前形成图形的多晶硅栅实际确定了沟道区的确切位置，从而也确定了源区和漏区的位置，这一过程称为自对准工艺。

优点：它使源和漏这两个区域相对于栅具有非常精确的位置，而且有助于减少晶体管中的寄生电容。

5.CMOS逻辑门特性：

全摆幅、无比性、低输出阻抗、高输入阻抗、无静态功耗、高噪声

6.伪NMOS门的优点（100字）

设计简单、占用面积小、速度快、功耗小

伪NOMS的显著优点是：减少了晶体管的数目，（由CMOS的2N减少为：N+1）该门额定输出高电平为Vdd

7.传输管逻辑的优点是什么？有哪些缺点，解决的办法是什么？

优点：通过允许原始输入驱动栅端和源漏端来减少实现逻辑所需要的晶体管数目，即需要较少的晶体管来实现给定的功能。

表现出较低的开关功率

由于减小了电压的摆幅，传输管需要较少的开关能量来充电一个节点。

缺点：对于一个NMOS器件，其在传输0时很有效，但在上拉一个节点至VDD时性能很差，因为中间有阈值电压将Vth，即其充点只能到达：VDD-Vth。

一个纯传输逻辑门是不能使信号再生的。经过许多连续的级后可以看到信号逐渐减弱。

当输出为高电平时，会消耗静态功率。

解决的方法：可以插入一个CMOS反相器来弥补。

8.什么是时钟馈通，有何危害？(P215)

它是由在预充电器件的时钟输入和动态输出接点之间的电容耦合引起的效应。

时钟馈通的危害在于：

它可能使预充电管正常情况下的反偏结二极管变为正向偏置。这会使电子注入到衬底中，它们可能为附近处于“1”（高电平）状态的高阻抗接点所收集，最终导致出错,或产生CMOS闩锁。

9.写出ASIC,FPGA和CPLD英文全称和中文名称。

ASIC ：App lication Specific Integrated Circuit专用集成电路

FPGA：Field-Programmable Gate Array现场可编程门阵列

CPLD：Co mplex Programmable Logic Device 复杂可编程逻辑器件

10.相比于静态逻辑电路，动态逻辑电路的优点有哪些？

动态逻辑电路的优点：

1.晶体管的数目明显减少（N+2）

2.具有较快的开关速度

11.克服电容串扰的方法（7点）。

1.尽量避免浮空节点

2.敏感节点应当很好地与全摆幅信号隔离

3.在满足时序约束的范围内尽量加大上升（下降）时间。

4.在敏感的低摆幅布线网络中采用差分信号传输方法。

5.为了使串扰最小，不要使两条信号线之间的电容太大。

6.必要时可在两个信号之间增加一条屏蔽线--GND或VDD

7.不同层上信号之间的线间电容可以通过增加额外的布线层来进一步减少。

12.分析时钟抖动和偏差的来源。

时钟偏差：集成电路中一个时钟翻转的到达时间在空间上的差别通常称为时钟偏差。

时钟偏差是有时钟路径的静态不匹配以及时钟在负载上的差异造成的。

时钟抖动：在芯片的某一个定点上时钟周期发生暂时的变化，即时钟周期在每个不同的周期上可以缩短或加长。

来源：1.时钟的产生

2.器件制造中的偏差

3.互连偏差

4.环境变化

5.电容耦合

13.Mealy和Moore结构的异同。

Moore型状态机：下一状态只由当前状态决定，即次态=f(现状，输入)，输出=f（现状）；Mealy型状态机：下一状态不但与当前状态有关，还与当前输入值有关，即次态=f(现状，输入)，输出=f（现状，输入）；

Moore型状态机的输出信号是直接由状态寄存器译码得到，而Mealy型状态机则是以现时的输入信号结合即将变成次态的现态，编码成输出信号。

Moore 状态机和Mealy 状态机的状态的是相同的，当前的状态和输入共同决定下一个状态是什么。

14.SRAM和DRAM的存储原理和特征，分别画出它们的单元电路。

SRAM，基于正反馈，有电源数据就存在，面积大，集成度低，速度快，噪声容限高DRAM，基于电荷存储，数据需频繁刷新，集成度高，功耗相对大

3.D触发器，D锁存器

D触发器是指由时钟边沿触发的存储器单元，锁存器指一个由信号而不是时钟控制的电平敏感的设备。锁存器通过锁存信号控制，不锁存数据时，输出端的信号随输入信号变化，就像信号通过缓冲器一样，一旦锁存信号起锁存作用，则数据被锁住，输入信号不起作用。

锁存器和D触发器实现的逻辑功能基本相同，都是暂存数据。由与非门搭建的话，锁存器所耗用的逻辑资源比D触发器少，所以使用锁存器有更高的集成度，但锁存器有一下缺点：

（1）对毛刺敏感，毛刺信号会传递下去，无异步复位端，不能在芯片上电时处在一个确定的状态；

（2）会使静态时序分析变得复杂，可测性不好，不利于设计的可重用，所以当今的AS IC设计中除了CPU这种甚高速电路，一般不提倡使用锁存器；

（3）FPGA器件中有大量的D触发器结构而没有锁存器这种现成的结构，使用锁存器会更耗资源，

如何避免使用锁存器：

（1）时序逻辑电路中，可用带使能端的D触发器实现；

（2）在组合进程中赋默认值；

（3）对所有输入条件赋输入值，以覆盖所有条件分支（特别是if..else..和case结构）；

（4）避免产生组合电路反馈，组合电路反馈会引起精确静态时序分析难以实现等一系列问题。

在有些设计中，不可避免的需要用到锁存器，如在PCI接口设计中要完成PCI规范中对Reset功能的定义。可以通过多位选择器，有测试模式管脚做选择控制位来使设计是可测试的。

一.系统设计的挑战：

1.时钟（会产生时钟偏差clock skew）

2.电源分布网络的设计问题

二.封装是硅芯片上是现代电路与外界之间的接口，因此它对集成电路的性能、可靠性、寿命及成本具有重要的影响。

三.实际的MOS管的二级效应：

阀值变化、载流子效应、CMOS门锁效应

四.工艺偏差的原因：

1.由于淀积或杂质扩散期间的不均匀情况引起工艺参数（如杂质浓度密度、氧化层厚度以及扩散深度）不同。这些导致了薄层电阻以及像阈值电压这样的晶体管参数值的差异。

2.器件尺寸上的变化，主要由于光刻过程有限的分辨率。这就造成了MOS管宽长比和互连线宽度的偏差。

五.降低开关活动性的设计技术

1.逻辑重组

2.输入排序

3.分时复用资源

4.通过均衡信号路径来减少毛刺

六.严格定义：

一个边沿触发的存储器元件称为寄存器

锁存器是一个电平敏感的器件

有交叉耦合的门构成的任何双稳态元件称为触发器

数字集成电路复习笔记

数集复习笔记 By 潇然名词解释专项 摩尔定律：一个芯片上的晶体管数目大约每十八个月增长一倍。 传播延时：一个门的传播延时t p定义了它对输入端信号变化的响应有多快。它表示一个信号通过一个门时所经历的延时，定义为输入和输出波形的50%翻转点之间的时间。 由于一个门对上升和下降输入波形的响应时间不同，所以需定义两个传播延时。 t pLH定义为这个门的输出由低至高翻转的响应时间，而t pHL则为输出由高至低翻转 的响应时间。传播延时t p定义为这两个时间的平均值：t p=(t pLH+t pHL)/2。 设计规则：设计规则是指导版图掩膜设计的对几何尺寸的一组规定。它们包括图形允许的最小宽度以及在同一层和不同层上图形之间最小间距的限制与要求。定义设计规则 的目的是为了能够很容易地把一个电路概念转换成硅上的几何图形。设计规则的 作用就是电路设计者和工艺工程师之间的接口，或者说是他们之间的协议。 速度饱和效应：对于长沟MOS管，载流子满足公式：υ= -μξ(x)。公式表明载流子的速度正比于电场，且这一关系与电场强度值的大小无关。换言之，载流子的迁移率 是一个常数。然而在（水平方向）电场强度很高的情况下，载流子不再符合 这一线性模型。当沿沟道的电场达到某一临界值ξc时，载流子的速度将由于 散射效应（即载流子间的碰撞）而趋于饱和。 时钟抖动：在芯片的某一个给定点上时钟周期发生暂时的变化，即时钟周期在每个不同的周期上可以缩短或加长。 逻辑综合：逻辑综合的任务是产生一个逻辑级模型的结构描述。这一模型可以用许多不同的方式来说明，如状态转移图、状态图、电路图、布尔表达式、真值表或HDL描 述。 噪声容限：为了使一个门的稳定性较好并且对噪声干扰不敏感，应当使“0”和“1”的区间越大越好。一个门对噪声的灵敏度是由低电平噪声容限NM L和高电平噪声容限 NM H来度量的，它们分别量化了合法的“0”和“1”的范围，并确定了噪声的 最大固定阈值： NM L =V IL - V OL NM H =V OH - V IH

模拟电子技术基础期末考试试题及答案

《模拟电子技术》模拟试题一 一、填空题：（每空1分共40分） 1、PN结正偏时（导通），反偏时（截止），所以PN结具有（单向） 导电性。 2、漂移电流是（温度）电流，它由（少数）载流子形成，其大小与（温 度）有关，而与外加电压（无关）。 3、所谓理想二极管，就是当其正偏时，结电阻为（0 ），等效成一条直线；当其 反偏时，结电阻为（无穷），等效成断开； 4、三极管是（电流）控制元件，场效应管是（电压）控制元件。 5、三极管具有放大作用外部电压条件是发射结（正偏），集电结（反偏）。 6、当温度升高时，晶体三极管集电极电流Ic（变小），发射结压降（不变）。 7、三极管放大电路共有三种组态分别是（共基）、（共射）、（共集） 放大电路。 8、为了稳定三极管放大电路的静态工作点，采用（电压并联）负反馈，为了稳 定交流输出电流采用（串联）负反馈。 9、负反馈放大电路和放大倍数AF=（1/（1/A+F）），对于深度负反馈放大电路 的放大倍数AF=（1/ F ）。 10、带有负反馈放大电路的频带宽度BWF=（）BW，其中BW=（）， （）称为反馈深度。 11、差分放大电路输入端加上大小相等、极性相同的两个信号，称为（）信号， 而加上大小相等、极性相反的两个信号，称为（）信号。 12、为了消除乙类互补功率放大器输出波形的（）失真，而采用（）类互 补功率放大器。 13、OCL电路是（）电源互补功率放大电路； OTL电路是（）电源互补功率放大电路。 14、共集电极放大电路具有电压放大倍数（），输入电阻（），输出电阻 （）等特点，所以常用在输入级，输出级或缓冲级。 15、差分放大电路能够抑制（）漂移，也称（）漂移，所以它广泛应用于（） 电路中。 16、用待传输的低频信号去改变高频信号的幅度称为（），未被调制的高频信 号是运载信息的工具，称为（）。

集成电路工艺原理(考试题目与答案_广工版)

1、将硅单晶棒制成硅片的过程包括哪些工艺？ 答：包括：切断、滚磨、定晶向、切片、倒角、研磨、腐蚀、抛光、清洗、检验。 2、切片可决定晶片的哪四个参数/ 答：切片决定了硅片的四个重要参数：晶向、厚度、斜度、翘度和平行度。 3、硅单晶研磨清洗的重要性。 答：硅片清洗的重要性：硅片表面层原子因垂直切片方向的化学键被破坏成为悬挂键，形成表面附近的自由力场，极易吸附各种杂质，如颗粒、有机杂质、无机杂质、金属离子等，造成磨片后的硅片易发生变花发蓝发黑等现象，导致低击穿、管道击穿、光刻产生针孔，金属离子和原子易造成pn结软击穿，漏电流增加，严重影响器件性能与成品率 45、什么是低K材料？ 答：低K材料：介电常数比SiO2低的介质材料 46、与Al 布线相比，Cu 布线有何优点？ 答：铜作为互连材料，其抗电迁移性能比铝好，电阻率低，可以减小引线的宽度和厚度，从而减小分布电容。 4、硅片表面吸附杂质的存在状态有哪些？清洗顺序？ 答：被吸附杂质的存在状态：分子型、离子型、原子型 清洗顺序：去分子－去离子－去原子－去离子水冲洗－烘干、甩干 5、硅片研磨及清洗后为什么要进行化学腐蚀，腐蚀的方法有哪些？ 答：工序目的：去除表面因加工应力而形成的损伤层及污染 腐蚀方式：喷淋及浸泡 6、CMP（CMP-chemical mechanical polishing）包括哪些过程？ 答：包括：边缘抛光：分散应力，减少微裂纹，降低位错排与滑移线，降低因碰撞而产生碎片的机会。表面抛光：粗抛光，细抛光，精抛光 7、SiO2按结构特点分为哪些类型？热氧化生长的SiO2属于哪一类？ 答：二氧化硅按结构特点可将其分为结晶形跟非结晶形，热氧化生长的SiO2为非结晶态。 8、何谓掺杂？ 答：在一种材料(基质)中，掺入少量其他元素或化合物，以使材料(基质)产生特定的电学、磁学和光学性能，从而具有实际应用价值或特定用途的过程称为掺杂。 9、何谓桥键氧，非桥键氧？它们对SiO2密度有何影响？ 答：连接两个Si—O四面体的氧原子称桥联氧原子，只与一个四面体连接的氧原子称非桥联氧原子。桥联的氧原子数目越多，网络结合越紧密，反之则越疏松 10、氧化硅的主要作用有哪些？ 答：1、作为掩膜，2、作为芯片的钙化和保护膜，3、作为电隔离膜，4、作为元器件的组成部分。 11、SiO2中杂质有哪些类型？ 答：替代式杂质、间隙式杂质 12、热氧化工艺有哪些？ 答：有干氧氧化、湿氧氧化、水汽氧化 13、影响氧化速率的因素有？ 答：温度、气体分压、硅晶向、掺杂 14、影响热氧化层电性的电荷来源有哪些类型？降低这些电荷浓度的措施? 答：1）可动离子电荷（Qm）：加强工艺卫生方可以避免Na+沾污；也可采用掺氯氧化，固定Na+离子；高纯试剂 2）固定离子电荷Qf ：（1）采用干氧氧化方法（2）氧化后，高温惰性气体中退火

数字集成电路--电路、系统与设计(第二版)复习资料

第一章 数字集成电路介绍 第一个晶体管，Bell 实验室，1947 第一个集成电路，Jack Kilby ，德州仪器，1958 摩尔定律：1965年，Gordon Moore 预言单个芯片上晶体管的数目每18到24个月翻一番。(随时间呈指数增长) 抽象层次：器件、电路、门、功能模块和系统 抽象即在每一个设计层次上，一个复杂模块的内部细节可以被抽象化并用一个黑匣子或模型来代替。这一模型含有用来在下一层次上处理这一模块所需要的所有信息。 固定成本（非重复性费用）与销售量无关；设计所花费的时间和人工；受设计复杂性、设计技术难度以及设计人员产出率的影响；对于小批量产品，起主导作用。 可变成本 （重复性费用）与产品的产量成正比；直接用于制造产品的费用；包括产品所用部件的成本、组装费用以及测试费用。每个集成电路的成本=每个集成电路的可变成本+固定成本/产量。可变成本=（芯片成本+芯片测试成本+封装成本）/最终测试的成品率。 一个门对噪声的灵敏度是由噪声容限NM L （低电平噪声容限）和NM H （高电平噪声容限）来度量的。为使一个数字电路能工作，噪声容限应当大于零，并且越大越好。NM H = V OH - V IH NM L = V IL - V OL 再生性保证一个受干扰的信号在通过若干逻辑级后逐渐收敛回到额定电平中的一个。 一个门的VTC 应当具有一个增益绝对值大于1的过渡区(即不确定区)，该过渡区以两个有效的区域为界，合法区域的增益应当小于1。 理想数字门 特性：在过渡区有无限大的增益；门的阈值位于逻辑摆幅的中点；高电平和低电平噪声容限均等于这一摆幅的一半；输入和输出阻抗分别为无穷大和零。 传播延时、上升和下降时间的定义 传播延时tp 定义了它对输入端信号变化的响应有多快。它表示一个信号通过一个门时所经历的延时，定义为输入和输出波形的50%翻转点之间的时间。 上升和下降时间定义为在波形的10%和90%之间。 对于给定的工艺和门的拓扑结构，功耗和延时的乘积一般为一常数。功耗-延时积(PDP)----门的每次开关事件所消耗的能量。 一个理想的门应当快速且几乎不消耗能量，所以最后的质量评价为。能量-延时积(EDP) = 功耗-延时积2 。 第三章、第四章CMOS 器件 手工分析模型 ()0 12' 2 min min ≥???? ??=GT DS GT D V V V V V L W K I 若＋－λ ()DSAT DS GT V V V V ,,m in min ＝ 寄生简化：当导线很短，导线的截面很大时或当 所采用的互连材料电阻率很低时，电感的影响可 以忽略：如果导线的电阻很大(例如截面很小的长 铝导线的情形)；外加信号的上升和下降时间很慢。 当导线很短，导线的截面很大时或当所采用的互 连材料电阻率很低时，采用只含电容的模型。 当相邻导线间的间距很大时或当导线只在一段很短的距离上靠近在一起时：导线相互间的电容可 以被忽略，并且所有的寄生电容都可以模拟成接 地电容。 平行板电容：导线的宽度明显大于绝缘材料的厚 度。 边缘场电容：这一模型把导线电容分成两部分： 一个平板电容以及一个边缘电容，后者模拟成一 条圆柱形导线，其直径等于该导线的厚度。 多层互连结构：每条导线并不只是与接地的衬底 耦合（接地电容），而且也与处在同一层及处在相邻层上的邻近导线耦合（连线间电容）。总之，再多层互连结构中导线间的电容已成为主要因素。这一效应对于在较高互连层中的导线尤为显著，因为这些导线离衬底更远。 例4.5与4.8表格 电压范围 集总RC 网络 分布RC 网络 0 → 50%(t p ) 0.69 RC 0.38 RC 0 → 63%(τ) RC 0.5 RC 10% → 90%(t r ) 2.2 RC 0.9 RC 0 → 90% 2.3 RC 1.0 RC 例4.1 金属导线电容 考虑一条布置在第一层铝上的10cm 长，1μm 宽的铝线，计算总的电容值。 平面(平行板)电容： ( 0.1×106 μm2 )×30aF/μm2 = 3pF 边缘电容： 2×( 0.1×106 μm )×40aF/μm = 8pF 总电容： 11pF 现假设第二条导线布置在第一条旁边，它们之间只相隔最小允许的距离，计算其耦合电 容。 耦合电容： C inter = ( 0.1×106 μm )×95 aF/μm2 = 9.5pF 材料选择：对于长互连线，铝是优先考虑的材料；多晶应当只用于局部互连；避免采用扩散导线；先进的工艺也提供硅化的多晶和扩散层 接触电阻：布线层之间的转接将给导线带来额外的电阻。 布线策略：尽可能地使信号线保持在同一层上并避免过多的接触或通孔；使接触孔较大可以降低接触电阻(电流集聚在实际中将限制接触孔的最大尺寸)。 采电流集聚限制R C , (最小尺寸)：金属或多晶至n+、p+以及金属至多晶为 5 ~ 20 Ω ；通孔(金属至金属接触)为1 ~ 5 Ω 。 例4.2 金属线的电阻 考虑一条布置在第一层铝上的10cm 长，1μm 宽的铝线。假设铝层的薄层电阻为0.075Ω/□，计算导线的总电阻： R wire ＝0.075Ω/□?(0.1?106 μm)/(1μm)＝7.5k Ω 例4.5 导线的集总电容模型 假设电源内阻为10k Ω的一个驱动器，用来驱动一条10cm 长，1μm 宽的Al1导线。 电压范围 集总RC 网络 分布RC 网络 0 → 50%(t p ) 0.69 RC 0.38 RC 0 → 63%(τ) RC 0.5 RC 10% → 90%(t r ) 2.2 RC 0.9 RC 0 → 90% 2.3 RC 1.0 RC 使用集总电容模型，源电阻R Driver ＝10 k Ω，总的集总电容C lumped ＝11 pF t 50% = 0.69 ? 10 k Ω ? 11pF = 76 ns t 90% = 2.2 ? 10 k Ω ? 11pF = 242 ns 例4.6 树结构网络的RC 延时 节点i 的Elmore 延时： τDi = R 1C 1 + R 1C 2 + (R 1+R 3) C 3 + (R 1+R 3) C 4 + (R 1+R 3+R i ) C i 例4.7 电阻-电容导线的时间常数 总长为L 的导线被分隔成完全相同的N 段，每段的长度为L/N 。因此每段的电阻和电容分别为rL/N 和cL/N R (= rL) 和C (= cL) 是这条导线总的集总电阻和电容()()()N N RC N N N rcL Nrc rc rc N L DN 2121 (22) 22 +=+=+++?? ? ??=τ 结论：当N 值很大时，该模型趋于分布式rc 线;一条导线的延时是它长度L 的二次函数;分布rc 线的延时是按集总RC 模型预测的延时的一半. 2 rcL 22＝RC DN = τ 例4.8 铝线的RC 延时.考虑长10cm 宽、1μm 的Al1导线,使用分布RC 模型，c = 110 aF/μm 和r = 0.075 Ω/μm t p = 0.38?RC = 0.38 ? (0.075 Ω/μm) ? (110 aF/μm) ? (105 μm)2 = 31.4 ns Poly ：t p = 0.38 ? (150 Ω/μm) ? (88+2?54 aF/μm) ? (105 μm)2 = 112 μs Al5： t p = 0.38 ? (0.0375 Ω/μm) ? (5.2+2?12 aF/μm) ? (105 μm)2 = 4.2 ns 例4.9 RC 与集总C 假设驱动门被模拟成一个电压源，它具有一定大小的电源内阻R s 。 应用Elmore 公式，总传播延时： τD = R s C w + (R w C w )/2 = R s C w + 0.5r w c w L 2 及 t p = 0.69 R s C w + 0.38 R w C w 其中，R w = r w L ，C w = c w L 假设一个电源内阻为1k Ω的驱动器驱动一条1μm 宽的Al1导线，此时L crit 为2.67cm 第五章CMOS 反相器 静态CMOS 的重要特性：电压摆幅等于电源电压 → 高噪声容限。逻辑电平与器件的相对尺寸无关 → 晶体管可以采用最小尺寸 → 无比逻辑。稳态时在输出和V dd 或GND 之间总存在一条具有有限电阻的通路 → 低输出阻抗 (k Ω) 。输入阻抗较高 (MOS 管的栅实际上是一个完全的绝缘体) → 稳态输入电流几乎为0。在稳态工作情况下电源线和地线之间没有直接的通路(即此时输入和输出保持不变) → 没有静态功率。传播延时是晶体管负载电容和电阻的函数。 门的响应时间是由通过电阻R p 充电电容C L (电阻R n 放电电容C L )所需要的时间决定的 。 开关阈值V M 定义为V in = V out 的点(在此区域由于V DS = V GS ，PMOS 和NMOS 总是饱和的) r 是什么：开关阈值取决于比值r ，它是PMOS 和NMOS 管相对驱动强度的比 DSATn n DSATp p DD M V k V k V V ＝ ，r r 1r +≈ 一般希望V M = V DD /2 (可以使高低噪声容限具有相近的值)，为此要求 r ≈ 1 例5.1 CMOS 反相器的开关阈值 通用0.25μm CMOS 工艺实现的一个CMOS 反相器的开关阈值处于电源电压的中点处。 所用工艺参数见表3.2。假设V DD = 2.5V ，最小尺寸器件的宽长比(W/L)n 为1.5 ()()()()()()()() V V L W V V V V k V V V V k L W L W M p DSATp Tp M DSATp p DSATn Tn M DSATn n n p 25.125.55.15.35.320.14.025.1263.043.025.10.163.01030101152266==?==----?-???----=－－－＝ 分析： V M 对于器件比值的变化相对来说是不敏感 的。将比值设为3、2.5和2，产生的V M 分别为 1.22V 、1.18V 和 1.13V ，因此使PMOS 管的宽度小于完全对称所要求的值是可以接受的。 增加PMOS 或NMOS 宽度使V M 移向V DD 或GND 。不对称的传输特性实际上在某些设计中是所希望的。 噪声容限：根据定义，V IH 和V IL 是dV out /dV in = -1(= 增益)时反相器的工作点 逐段线性近似V IH = V M - V M /g V IL = V M + (V DD - V M )/g 过渡区可以近似为一段直线，其增益等于 在开关阈值V M 处的增益g 。它与V OH 及V OL 线的交点 用来定义V IH 和V IL 。点。

模拟电子技术基础考试试题复习资料

第1页 共5页 一、填空（共20空，每空 1 分，共 20 分，所有答案均填写在答题纸上） 1、场效应管被称为单极型晶体管是因为 。 2、晶体三极管的输出特性可分三个区域，当三极管工作在 区时， b I Ic β<。 3、场效应管可分为 型场效应管和结型场效应管两种类型。 4、在由晶体管构成的单管放大电路的三种基本接法中，共 基本放大电路只能放大电压不能放大电流。 5、在绘制电子放大电路的直流通路时，电路中出现的 视为开路， 视为短路，信号源可视为为短路但应保留其内阻。 6、多级放大电路级间的耦合方式有直接耦合、阻容耦合、 和 耦合等。 7、晶体管是利用 极电流来控制 极电流从而实现放大的半导体器件。 8、放大电路的交流通路用于研究 。 9、理想运放的两个输入端虚断是指 。 10、为判断放大电路中引入的反馈是电压反馈还是电流反馈，通常令输出电压为零，看反馈是否依然存在。若输出电压置零后反馈不复存在则为 。 11、仅存在于放大电路的交流通路中的反馈称为 。 12、通用集成运放电路由 、 、输出级和偏置电路四部分组成。 13、如果集成运放的某个输入端瞬时极性为正时，输出端的瞬时极性也为正，该输入端是 相输入端，否则该输入端是 相输入端。 14、差分放大电路的差模放大倍数和共模放大倍数是不同的， 越大越好， 越小越好。 二、单项选择题（共10题，每题 2 分，共 20分；将正确选项的标号填在答题纸上） 1、稳压二极管如果采用正向接法，稳压二极管将 。 A ：稳压效果变差 B ：稳定电压变为二极管的正向导通压降 C ：截止 D ：稳压值不变，但稳定电压极性发生变化 2、如果在PNP 型三极管放大电路中测得发射结为正向偏置，集电结正向偏置，则此管的工作状态为 。 A ：饱和状态 B ：截止状态 C ：放大状态 D ：不能确定 3、测得一放大电路中的三极管各电极相对一地的电压如图1所示，该管为 。 A ： PNP 型硅管 B ：NPN 型锗管 C ： NPN 型硅管 D ：PNP 型锗管

(完整版)集成电路工艺原理期末试题

电子科技大学成都学院二零一零至二零一一学年第二学期 集成电路工艺原理课程考试题A卷（120分钟）一张A4纸开卷教师：邓小川 一二三四五六七八九十总分评卷教师 1、名词解释：(7分) 答：Moore law：芯片上所集成的晶体管的数目，每隔18个月翻一番。 特征尺寸：集成电路中半导体器件能够加工的最小尺寸。 Fabless：IC 设计公司，只设计不生产。 SOI：绝缘体上硅。 RTA：快速热退火。 微电子：微型电子电路。 IDM：集成器件制造商。 Chipless：既不生产也不设计芯片，设计IP内核，授权给半导体公司使用。 LOCOS：局部氧化工艺。 STI：浅槽隔离工艺。 2、现在国际上批量生产IC所用的最小线宽大致是多少，是何家企业生产？请 举出三个以上在这种工艺中所采用的新技术（与亚微米工艺相比）？(7分) 答：国际上批量生产IC所用的最小线宽是Intel公司的32nm。 在这种工艺中所采用的新技术有：铜互联；Low-K材料；金属栅；High-K材料；应变硅技术。 3、集成电路制造工艺中，主要有哪两种隔离工艺？目前的主流深亚微米隔离工 艺是哪种器件隔离工艺，为什么？(7分) 答：集成电路制造工艺中，主要有局部氧化工艺－LOCOS；浅槽隔离技术－STI两种隔离工艺。 主流深亚微米隔离工艺是：STI。STI与LOCOS工艺相比，具有以下优点：更有效的器件隔离；显著减小器件表面积；超强的闩锁保护能力；对沟道无 侵蚀；与CMP兼容。 4、在集成电路制造工艺中，轻掺杂漏（LDD）注入工艺是如何减少结和沟道区间的电场，从而防止热载流子的产生？(7分) 答：如果没有LDD形成，在晶体管正常工作时会在结和沟道区之间形成高

《数字集成电路》期末试卷(含答案)

浙江工业大学 / 学年第一学期 《数字电路和数字逻辑》期终考试试卷 A 姓名 学号 班级 任课教师 一、填空题（本大题共10小题，每空格1分，共10分） 请在每小题的空格中填上正确答案。错填、不填均无分。 1．十进制数（68）10对应的二进制数等于 ； 2．描述组合逻辑电路逻辑功能的方法有真值表、逻辑函数、卡诺图、逻辑电路图、波形图和硬件描述语言（HDL ）法等，其中 描述法是基础且最直接。 3．1 A ⊕可以简化为 。 4．图1所示逻辑电路对应的逻辑函数L 等于 。 A B L ≥1 & C Y C 图1 图2 5．如图2所示，当输入C 是（高电平，低电平） 时，AB Y =。 6．两输入端TTL 与非门的输出逻辑函数AB Z =，当A =B =1时，输出低电平且V Z =0.3V ，当该与非门加上负载后，输出电压将(增大，减小) 。 7．Moore 型时序电路和Mealy 型时序电路相比， 型电路的抗干扰能力更强。 8．与同步时序电路相比，异步时序电路的最大缺陷是会产生 状态。 9．JK 触发器的功能有置0、置1、保持和 。 10．现有容量为210×4位的SRAM2114，若要将其容量扩展成211×8位，则需要 片这样 的RAM 。 二、选择题（本大题共10小题，每小题2分，共20分） 在每小题列出的四个备选项中只有一个是符合题目要求的，请将其代码填写在题后的括号内。错选、多选或未选均无分。 11．十进制数（172）10对应的8421BCD 编码是 。 【 】 A ．（1111010）8421BCD B ．（10111010）8421BCD C ．（000101110010）8421BC D D ．（101110010）8421BCD 12．逻辑函数AC B A C B A Z +=),,(包含 个最小项。 【 】

模拟电子技术基础试题汇总

模拟电子技术基础试题汇总 一.选择题 1．当温度升高时，二极管反向饱和电流将( )。 A 增大 B 减小 C 不变 D 等于零 2. 某三极管各电极对地电位如图所示，由此可判断该三极管( ) A. 处于放大区域 B. 处于饱和区域 C. 处于截止区域 D. 已损坏 3. 某放大电路图所示.设V CC>>V BE, L CEO≈0，则在静态时该三极管处于( ) A.放大区 B.饱和区 C.截止区 D.区域不定 4. 半导体二极管的重要特性之一是( )。 ( A)温度稳定性( B)单向导电性( C)放大作用( D)滤波特性 5. 在由NPN型BJT组成的单管共发射极放大电路中，如静态工作点过高，容易产生 ( )失真。 ( A)截止失真( B)饱和v失真( C)双向失真( D)线性失真 6.电路如图所示，二极管导通电压U D＝，关于输出电压的说法正确的是( )。 A：u I1=3V，u I2=时输出电压为。 B：u I1=3V，u I2=时输出电压为1V。 C：u I1=3V，u I2=3V时输出电压为5V。 D：只有当u I1=，u I2=时输出电压为才为1V。 7.图中所示为某基本共射放大电路的输出特性曲线，静态工作点由Q2点移动到Q3点可能的原因是。 A：集电极电源+V CC电压变高B：集电极负载电阻R C变高 C：基极电源+V BB电压变高D：基极回路电阻R b变高。

8. 直流负反馈是指( ) A. 存在于RC 耦合电路中的负反馈 B. 放大直流信号时才有的负反馈 C. 直流通路中的负反馈 D. 只存在于直接耦合电路中的负反馈 9. 负反馈所能抑制的干扰和噪声是( ) A 输入信号所包含的干扰和噪声 B. 反馈环内的干扰和噪声 C. 反馈环外的干扰和噪声 D. 输出信号中的干扰和噪声 10. 在图所示电路中，A 为理想运放，则电路的输出电压约为( ) A. － B. －5V C. － D. － 11. 在图所示的单端输出差放电路中，若输入电压△υS1=80mV, △υS2=60mV ,则差模输 入电压△υid 为( ) A. 10mV B. 20mV C. 70mV D. 140mV 12. 为了使高内阻信号源与低阻负载能很好地配合，可以在信号源与低阻负载间接入 ( )。 A. 共射电路 B. 共基电路 C. 共集电路 D. 共集-共基串联电路 13. 在考虑放大电路的频率失真时，若i υ为正弦波，则o υ( ) A. 有可能产生相位失真 B. 有可能产生幅度失真和相位失真 C. 一定会产生非线性失真 D. 不会产生线性失真 14. 工作在电压比较器中的运放与工作在运算电路中的运放的主要区别是，前者的运 放通常工作在( )。 A. 开环或正反馈状态 B. 深度负反馈状态 C. 放大状态 D. 线性工作状态 15. 多级负反馈放大电路在( )情况下容易引起自激。 A. 回路增益F A &&大 B 反馈系数太小

《半导体集成电路》考试题目及参考答案

第一部分考试试题 第0章绪论 1.什么叫半导体集成电路？ 2.按照半导体集成电路的集成度来分，分为哪些类型，请同时写出它们对应的英文缩写？ 3.按照器件类型分，半导体集成电路分为哪几类？ 4.按电路功能或信号类型分，半导体集成电路分为哪几类？ 5.什么是特征尺寸？它对集成电路工艺有何影响？ 6.名词解释：集成度、wafer size、die size、摩尔定律？ 第1章集成电路的基本制造工艺 1.四层三结的结构的双极型晶体管中隐埋层的作用？ 2.在制作晶体管的时候，衬底材料电阻率的选取对器件有何影响？。 3.简单叙述一下pn结隔离的NPN晶体管的光刻步骤？ 4.简述硅栅p阱CMOS的光刻步骤？ 5.以p阱CMOS工艺为基础的BiCMOS的有哪些不足？ 6.以N阱CMOS工艺为基础的BiCMOS的有哪些优缺点？并请提出改进方法。 7. 请画出NPN晶体管的版图，并且标注各层掺杂区域类型。 8.请画出CMOS反相器的版图，并标注各层掺杂类型和输入输出端子。 第2章集成电路中的晶体管及其寄生效应 1.简述集成双极晶体管的有源寄生效应在其各工作区能否忽略？。 2.什么是集成双极晶体管的无源寄生效应？ 3. 什么是MOS晶体管的有源寄生效应？ 4. 什么是MOS晶体管的闩锁效应，其对晶体管有什么影响? 5. 消除“Latch-up”效应的方法？ 6.如何解决MOS器件的场区寄生MOSFET效应？ 7. 如何解决MOS器件中的寄生双极晶体管效应？ 第3章集成电路中的无源元件 1.双极性集成电路中最常用的电阻器和MOS集成电路中常用的电阻都有哪些？ 2.集成电路中常用的电容有哪些。 3. 为什么基区薄层电阻需要修正。 4. 为什么新的工艺中要用铜布线取代铝布线。 5. 运用基区扩散电阻，设计一个方块电阻200欧，阻值为1K的电阻，已知耗散功率为20W/c㎡,该电阻上的压降为5V,设计此电阻。 第4章TTL电路 1.名词解释

2010年数字集成电路设计期中考试_中国科技大学

中国科学技术大学苏州研究院软件学院 数字集成电路设计 期中考试 (2010年10月11日2:00pm—3:30pm) 1.问答题 a)叙述摩尔定律（5分）。 b)叙述评价数字集成电路设计质量的四个基本特性（6分）。 c)叙述长沟MOS晶体管与短沟MOS晶体管的区别(6分）。 d)MOS管的电容由哪几部分构成?并说出在不同工作模式下的区别(8分）。 e)以反相器为例,说出静态CMOS电路的功耗包括哪几部分(6分）？ f)数字集成电路按比例缩小有几种情形（6分）? g)下面的两种电路哪个性能(速度)更优越一些?并说出原因(5分）。 h)下面的电路哪个是无比逻辑,哪个是有比逻辑?并说出有比逻辑与无比 逻辑的区别(5分）。 2．下图为一RC网络。计算： a)从输入In到Out1的Elmore延时（5分）;b)从输入In到Out2的Elmore延时（5分）;c)确定哪条路径是关键路径（3分）?

3.假设下图中反相器由标准CMOS实现,并且具有对称的电压传输特性。假设 C intrinsic = C gate (γ=1),单位尺寸反相器的等效电阻与电容为R和C。单位尺 寸反相器的本征延时为t inv。反相器inv2, inv3和inv4的尺寸S1，S2和S3不小于1。 a)确定S1，S2和S3使时延最小（5分），并计算总的最小时延（以t inv为单位） （5分）。 b)确定反相器inv2, inv3和inv4的尺寸S1，S2和S3使功耗达到最小（4分）。4．如下图所示的逻辑网络，要求确定复合门电容y和z使A端到B端延时最小。 a)计算A端到B端总的逻辑努力LE（3分）;b)计算A端到B端总的电气努力F （2分）;c)计算A端到B端总的分支努力B (3分）;d)计算A端到B端总的路径努力PE (2分）;e)确定最佳级努力SE (3分）(近似为整数);f)确定A端到B端的最小时延（以t inv为单位）(3分）;g)确定电容y (5分）;h)确定电容z (5分）。

集成电路培养方案.

西安邮电学院电子工程学院 本科集成电路设计与集成系统专业培养方案 学科：工学---电气信息专业：集成电路设计与集成系统（Engineering---Electric Information）（Integrated Circuit Design & Integrated System）专业代码：080615w 授予学位：工学学士 一、专业培养指导思想 遵循党和国家的教育方针，体现“两化融合”的时代精神，把握高等教育教学改革发展的规律与趋势，树立现代教育思想与观念，结合社会需求和学校实际，按照“打好基础、加强实践，拓宽专业、优化课程、提高能力”的原则，适应社会主义现代化建设和信息领域发展需要，德、智、体、美全面发展，具有良好的道德修养、科学文化素质、创新精神、敬业精神、社会责任感以及坚实的数理基础、外语能力和电子技术应用能力，系统地掌握专业领域的基本理论和基本知识，受到严格的科学实验训练和科学研究训练，能够在集成电路设计与集成系统领域，特别是通信专用集成电路与系统领域从事科学研究、产品开发、教学和管理等方面工作的高素质应用型人才。 二、专业培养目标 本专业学生的知识、能力、素质主要有：①较宽厚的自然科学理论基础知识、电路与系统的学科专业知识、必要的人文社会学科知识和良好的外语基础；②较强的集成电路设计和技术创新能力，具有通信、计算机、信号处理等相关学科领域的系统知识及其综合运用知识解决问题的能力；③较强的科学研究和工程实践能力，总结实践经验发现新知识的能力，掌握电子设计自动化（EDA）工具的应用；④掌握资料查询的基本方法和撰写科学论文的能力，了解本专业领域的理论前沿和发展动态；⑤良好的与人沟通和交流的能力，协同工作与组织能力；⑥良好的思想道德修养、职业素养、身心素质。毕业学生能够从事通信集成电路设计与集成系统的设计、开发、应用、教学和管理工作，成为具有奉献精神、创新意识和实践能力的高级应用型人才。 三、学制与学分 学制四年，毕业生应修最低学分198学分，其中必修课110学分，限选课36学分，任选课10学分，集中实践环节34学分，课外科技与实践活动8学分。

专用集成电路

实验一 EDA软件实验 一、实验目的： 1、掌握Xilinx ISE 9.2的VHDL输入方法、原理图文件输入和元件库的调用方法。 2、掌握Xilinx ISE 9.2软件元件的生成方法和调用方法、编译、功能仿真和时序仿真。 3、掌握Xilinx ISE 9.2原理图设计、管脚分配、综合与实现、数据流下载方法。 二、实验器材： 计算机、Quartus II软件或xilinx ISE 三、实验内容： 1、本实验以三线八线译码器（LS74138）为例，在Xilinx ISE 9.2软件平台上完成设计电 路的VHDL文本输入、语法检查、编译、仿真、管脚分配和编程下载等操作。下载芯片选择Xilinx公司的CoolRunner II系列XC2C256-7PQ208作为目标仿真芯片。 2、用1中所设计的的三线八线译码器（LS74138）生成一个LS74138元件，在Xilinx ISE 9.2软件原理图设计平台上完成LS74138元件的调用，用原理图的方法设计三线八线译 码器（LS74138），实现编译，仿真，管脚分配和编程下载等操作。 四、实验步骤： 1、三线八线译码器（LS 74138）VHDL电路设计 (1)三线八线译码器（LS74138）的VHDL源程序的输入 打开Xilinx ISE 6.2编程环境软件Project Navigator，执行“file”菜单中的【New Project】命令，为三线八线译码器（LS74138）建立设计项目。项目名称【Project Name】为“Shiyan”,工程建立路径为“C:\Xilinx\bin\Shiyan1”，其中“顶层模块类型（Top-Level Module Type）”为硬件描述语言（HDL），如图1所示。 图1 点击【下一步】，弹出【Select the Device and Design Flow for the Project】对话框，在该对话框内进行硬件芯片选择与工程设计工具配置过程。

模拟电子技术基础考试试题答案

一、填空（共20空，每空 1 分，共 20 分，所有答案均填写在答题纸上） 1、晶体管三极管被称为双极型晶体管是因为 。 2、晶体三极管的输出特性可分三个区域，只有当三极管工作在 区时，关系式b I Ic β=才成立。 3、场效应管可分为结型场效应管和 型场效应管两种类型。 4、在由晶体管构成的单管放大电路的三种基本接法中，共 基本放大电路既能放大电流又能放大电压。 5、在绘制放大电路的交流通路时， 视为短路， 视为短路，但若有内阻则应保留其内阻。 6、多级放大电路级间的耦合方式有 、 、变压器耦合和光电耦合等。 7、场效应管是利用 极和 极之间的电场效应来控制漏极电流从而实现放大的半导体器件。 8、放大电路的直流通路用于研究 。 9、理想运放的两个输入端虚短是指 。 10、为判断放大电路中引入的反馈是电压反馈还是电流反馈，通常令输出电压为零，看反馈是否依然存在。若输出电压置零后反馈仍然存在则为 。 11、仅存在于放大电路的直流通路中的反馈称为 。 12、通用集成运放电路由输入级、中间级、 和 四部分组成。 13、集成运放的同相输入端和反相输入端中的“同相”和“反相”是指运放的 和 的相位关系。 14、在学习晶体三极管和场效应管的特性曲线时可以用类比法理解，三极管的放大工作区可与场效应管的 区相类比，而场效应管的可变电阻区则可以和三极管的 相类比。 二、单项选择题（共10题，每题 2 分，共 20分；将正确选项的标号填在答题纸上） 1、稳压二极管的反向电流小于min z I 时，稳压二极管 。 A ：稳压效果变差 B ：仍能较好稳压，但稳定电压变大 C ：反向截止 D ：仍能较好稳压，但稳定电压变小 2、如果在PNP 型三极管放大电路中测得发射结为正向偏置，集电结反向偏置，则此管的工作状态为 。 A ：饱和状态 B ：截止状态 C ：放大状态 D ：不能确定 3、已知两只晶体管的电流放大系数β分别为50和100，现测得放大电路中这两只管子两个电极的电流如图1所示。关于这两只三极管，正确的说法是 。

集成电路工艺考试题

一、名词解释 （1）化学气相沉积：化学气体或蒸气和晶圆表面的固体产生反应，在表面上以薄膜形式产 生固态的副产品，其它的副产品是挥发性的会从表面离开。 （ 2）物理气相沉积：“物理气相沉积” 通常指满意下面三个步骤的一类薄膜生长技术: a.所生长的材料以物理的方式由固体转化为气体 ; b.生长材料的蒸汽经过一个低压区域到达衬 底 ;c.蒸汽在衬底表面上凝聚，形成薄膜 (3)溅射镀膜：溅射镀膜是利用电场对辉光放电过程中产生出来的带电离子进行加速，使其 获得一定的动能后，轰击靶电极，将靶电极的原子溅射出来，沉积到衬底形成薄膜的方法。 （衬(4) 蒸发镀膜：加热蒸发源，使原子或分子从蒸发源表面逸出，形成蒸汽流并入射到硅片底） 表面，凝结形成固态薄膜。 (5)替位式扩散：占据晶格位置的外来原子称为替位杂质。只有当替位杂质的近邻晶格上出 现空位，替位杂质才能比较轻易地运动到近邻空位上 (6)间隙式扩散：间隙式扩散指间隙式杂质从一个间隙位置运动到相邻的间隙位置。 (7)有限表面源扩散：扩散开始时，表面放入一定量的杂质源，而在以后的扩散过程中不再 有杂质加入，此种扩散称为有限源扩散。 (8)恒定表面源扩散：在整个扩散过程中，杂质不断进入硅中，而表面杂质浓度始终保持不 变。 (9)横向扩散：由于光刻胶无法承受高温过程，扩散的掩膜都是二氧化硅或氮化硅。当原子 扩散进入硅片，它们向各个方向运动：向硅的内部，横向和重新离开硅片。假如杂质原子沿 硅片表面方向迁移，就发生了横向扩散。 (10)保形覆盖：保形覆盖是指无论衬底表面有什么样的倾斜图形在所有图形的上面都能沉积 有相同厚度的薄膜。 二、简述题 1、简述两步扩散的含义与目的。 答：为了同时满足对表面浓度、杂质总量以及结深等的要求，实际生产中常采用两步扩散工艺：第一步称为预扩散或预淀积，在较低的温度下，采用恒定表面源扩散方式在硅片表面扩 散一层杂质原子，其分布为余误差涵数，目的在于控制扩散杂质总量；第二步称为主扩散或 再分布，将表面已沉积杂质的硅片在较高温度下扩散，以控制扩散深度和表面浓度，主扩散的同时也往往进行氧化。 2、扩散掺杂与离子注入掺杂所形成的杂质浓度分布各自的特点是什么？与扩散掺杂相比离 子注入掺杂的优势与缺点各是什么? 答：扩散杂质所形成的浓度分布：杂质掺杂主要是由高温的扩散方式来完成，杂质原子通过气相源或掺杂过的氧化物扩散或淀积到硅晶片的表面，这些杂质浓度将从表面到体内单 调下降，而杂质分布主要是由温度与扩散时间来决定。离子注入杂质所形成的浓度分布：掺杂离子以离子束的形式注入半导体内，杂质浓度在半导体内有个峰值分布，杂质分布主要由离子质量和注入能量决定。 (1).离子注入掺杂的优势:相对于扩散工艺，离子注入的主要好处在于能更正确地控制掺 杂原子数目、掺杂深度、横向扩散效应小和较低的工艺温度，较低的温度适合对化合物半导 体进行掺杂，因为高温下化合物的组分可能发生变化，另外，较低的温度也使得二氧化硅、 氮化硅、铝、光刻胶、多晶硅等都可以用作选择掺杂的掩蔽膜，热扩散方法的掩膜必须是耐 高温材料。 (2)离子注入掺杂的缺点 :主要副作用是离子碰撞引起的半导体晶格断裂或损伤。因此，后 续的退化处理用来去除这些损伤。 3、简述离子注入工艺中退火的主要作用。 答：由于离子注入所造成的损伤区及畸形团，增加了散射中心及陷阱能级，使迁移率和寿命等半导体参数下降。此外，大部分的离子在被注入时并不位于替位位置，未退火之前的注入区域将呈显高阻区。为（１）激活被注入的离子（使其变成替位杂质）；（２）恢复有序的晶

5大规模数字集成电路习题解答

自我检测题 1．在存储器结构中，什么是“字”什么是“字长”，如何表示存储器的容量 解：采用同一个地址存放的一组二进制数，称为字。字的位数称为字长。习惯上用总的位数来表示存储器的容量，一个具有n字、每字m位的存储器，其容量一般可表示为n ×m位。 2．试述RAM和ROM的区别。 解：RAM称为随机存储器，在工作中既允许随时从指定单元内读出信息，也可以随时将信息写入指定单元，最大的优点是读写方便。但是掉电后数据丢失。 ROM在正常工作状态下只能从中读取数据，不能快速、随时地修改或重新写入数据，内部信息通常在制造过程或使用前写入， 3．试述SRAM和DRAM的区别。 解：SRAM通常采用锁存器构成存储单元，利用锁存器的双稳态结构，数据一旦被写入就能够稳定地保持下去。动态存储器则是以电容为存储单元，利用对电容器的充放电来存储信息，例如电容器含有电荷表示状态1，无电荷表示状态0。根据DRAM的机理，电容内部的电荷需要维持在一定的水平才能保证内部信息的正确性。因此，DRAM在使用时需要定时地进行信息刷新，不允许由于电容漏电导致数据信息逐渐减弱或消失。 4．与SRAM相比，闪烁存储器有何主要优点 解：容量大，掉电后数据不会丢失。 5．用ROM实现两个4位二进制数相乘，试问：该ROM需要有多少根地址线多少根数据线其存储容量为多少 解：8根地址线，8根数据线。其容量为256×8。 6．简答以下问题： （1）CPLD和FPGA有什么不同 FPGA可以达到比 CPLD更高的集成度，同时也具有更复杂的布线结构和逻辑实现。FPGA 更适合于触发器丰富的结构，而 CPLD更适合于触发器有限而积项丰富的结构。 在编程上 FPGA比 CPLD具有更大的灵活性；CPLD功耗要比 FPGA大；且集成度越高越明显；CPLD比 FPGA有较高的速度和较大的时间可预测性，产品可以给出引脚到引脚的最大延迟时间。CPLD的编程工艺采用 E2 CPLD的编程工艺，无需外部存储器芯片，使用简单，保密性好。而基于 SRAM编程的FPGA,其编程信息需存放在外部存储器上，需外部存储器芯片 ,且使用方法复杂，保密性差。 （2）写出三家CPLD/FPGA生产商名字。 Altera，lattice，xilinx，actel 7．真值表如表所示，如从存储器的角度去理解，AB应看为地址，F0F1F2F3应看为数据。 表

2011年数字集成电路设计期末考试试卷_中国科技大学

Digital Integrated Circuits Final Exam, Fall 2011 School of Software Engineering University of Science and Technology of China (19:00pm–21:00 pm November24th, 2011) Name:Student ID:Score: 1. Which of the following two circuits is better in terms of speed? Why?(5 points) 2. Describe at least two methods to reduce power dissipation of digital integrated circuits. (5 points) 3. What are the advantage and disadvantage of using the transistor M r in the figure below? (4 points) 4.Reconstruct the following circuit logically to avoid glitches.Describe at least one other method to avoid glitches. (5 points) 5.Sketch a transistor-level circuit for a 6-Transistor SRAM. Describe how to size transistors to ensure writing reliability and reading stability.What is the purpose of having PMOS transistors? (10 points)