I2S总线介绍

I2S总线概述：

音响数据的采集、处理和传输是多媒体技术的重要组成部分。众多的数字音频系统已经进入消费市场，例如数字音频录音带、数字声音处理器。对于设备和生产厂家来说，标准化的信息传输结构可以提高系统的适应性。I2S(Inter—IC Sound)总线是飞利浦公司为数字音频设备之间的音频数据传输而制定的一种总线标准，该总线专责于音频设备之间的数据传输，广泛应用于各种多媒体系统。它采用了沿独立的导线传输时钟与数据信号的设计，通过将数据和时钟信号分离，避免了因时差诱发的失真，为用户节省了购买抵抗音频抖动的专业设备的费用。

I2S（Inter-IC Sound Bus）是飞利浦公司为数字音频设备之间的音频数据传输而制定的一种总线标准。在飞利浦公司的I2S标准中，既规定了硬件接口规范，也规定了数字音频数据的格式。I2S有3个主要信号：1.串行时钟SCLK，也叫位时钟（BCLK），即对应数字音频的每一位数据，SCLK都有1个脉冲。SCLK的频率=2×采样频率×采样位数 2. 帧时钟LRCK，用于切换左右声道的数据。LRCK为“1”表示正在传输的是左声道的数据，为“0”则表示正在传输的是右声道的数据。LRCK的频率等于采样频率。

3.串行数据SDATA，就是用二进制补码表示的音频数据。

有时为了使系统间能够更好地同步，还需要另外传输一个信号MCLK，称为主时钟，也叫系统时钟（Sys Clock），是采样频率的256倍或384倍。

I2S总线规范

I2S有3个主要信号

1.串行时钟SCLK，也叫位时钟（BCLK），即对应数字音频的每一位数据，SCLK都有1个脉冲。SCLK的频率=2×采样频率×采样位数。

2. 帧时钟LRCK，(也称WS)，用于切换左右声道的数据。LRCK为“1”表示正在传输的是左声道的数据，为“0”则表示正在传输的是右声道的数据。LRCK的频率等于采样频率。

3.串行数据SDATA，就是用二进制补码表示的音频数据。

有时为了使系统间能够更好地同步，还需要另外传输一个信号MCLK，称为主时钟，也叫系统时钟（Sys Clock），是采样频率的256倍或384倍。

串行数据（SD）

I2S格式的信号无论有多少位有效数据，数据的最高位总是出现在LRCK 变化（也就是一帧开始）后的第2个SCLK脉冲处。这就使得接收端与发送端的有效位数可以不同。如果接收端能处理的有效位数少于发送端，可以放弃数据帧中多余的低位数据；如果接收端能处理的有效位数多于发送端，可以自行补足剩余的位。这种同步机制使得数字音频设备的互连更加方便，而且不会造成数据错位。

随着技术的发展，在统一的 I2S接口下，出现了多种不同的数据格式。根据SDATA数据相对于LRCK和SCLK的位置不同，分为左对齐（较少使用）、I2S格式（即飞利浦规定的格式）和右对齐（也叫日本格式、普通格式）。

为了保证数字音频信号的正确传输，发送端和接收端应该采用相同的数据格式和长度。当然，对I2S格式来说数据长度可以不同。

字段（声道）选择（WS）

命令选择线表明了正在被传输的声道。

WS=1，表示正在传输的是右声道的数据。

WS=0，表示正在传输的是左声道的数据。

WS可以在串行时钟的上升沿或者下降沿发生改变，并且WS信号不需要一定是对称的。在从属装置端，WS在时钟信号的上升沿发生改变。WS总是在最高位传输前的一个时钟周期发生改变，这样可以使从属装置得到与被传输的串行数据同步的时间，并且使接收端存储当前的命令以及为下次的命令清除空间。

电气规范：

输出电压:

VL <0.4V

VH>2.4V

输入电压

VIL=0.8V

VIH=2.0V

注：目前使用的TTL电平标准，随着其他IC（LSI）的流行，其他电平也会支持。

时序要求：

在I2S总线中，任何设备都可以通过提供必需的时钟信号成为系统的主导装置，而从属装置通过外部时钟信号来得到它的内部时钟信号，这就意味着必须重视主导装置和数据以及命令选择信号之间的传播延迟，总的延迟主要由两部分组成：

1.外部时钟和从属装置的内部时钟之间的延迟

2.内部时钟和数据信号以及命令选择信号之间的延迟

对于数据和命令信号的输入，外部时钟和内部时钟的延迟不占据主导地位，它只是延长了有效的建立时间(set—up time)。延迟的主要部分是发送端的传输延迟和设置接收端所需的时间。

T是时钟周期，Tr是最小允许时钟周期，T>Tr这样发送端和接收端才能满足数据传输速率的要求。

对于所有的数据速率，发送端和接收端均发出一个具有固定的传号空号比(mark—space ratio)的时钟信号，所以t LC和tHC是由T所定义的。 t LC和tHC必须大于0.35T，这样信号在从属装置端就可以被检测到。

延迟(tdtr)和最快的传输速度(由Ttr定义)是相关的，快的发送端信号在慢的时钟上升沿可能导致tdtr不能超过tRC而使thtr为零或者负。只有tRC不大于tRCmax的时候(tRCmax>：0.15T)，发送端才能保证thtr 大于等于0。

为了允许数据在下降沿被记录，时钟信号上升沿及T相关的时间延迟应该给予接收端充分的建立时间(set-up time)。

数据建立时间(set-up time)和保持时间(hold time)不能小于指

定接收端的建立时间和保持时间。

编辑本段I2S总线结构配置

随着WS信号的改变，导出一个WSP脉冲信号，进入并行移位寄存器，从而输出数据被激活。串行数据的默认输入是0，因此所有位于最低位(LSB)后的数据将被设置为0。

随着第一个WS信号的改变，WSP在SCK信号的下降沿重设计数器。在“1 out of n”译码器对计数器数值进行译码后，第一个串行的数据(MSB)在SCK时钟信号的上升沿被存放进入B1，随着计数器的增长，接下来的数据被依次存放进入B2到Bn中。在下一个WS信号改变的时候，数据根据WSP 脉冲的变化被存放进入左(声道)锁存器或者右(声道)锁存器，并且将B2一Bn的数据清除以及计数器重设，如果有冗余的数据则最低位之后的数据将被忽略。注意：译码器和计数器(虚线内的部分)可以被一个n比特移位寄存器所代替。

IIS总线接口可作为一个编码解码接口与外部8/16位的立体声音频解码电路（CODEC IC）相连，从而实现微唱片和便携式应用。它支持IIS 数据格式和MSB-Justified 数据格式。IIS总线接口为先进先出队列FIFO 的访问提供DMA传输模式来取代中断模式，可同时发送和接收数据，也可只发送或接收数据。

THD: 总谐波失真

总谐波失真表明功放工作时，由于电路不可避免的振荡或其他谐振产生的二次，三次谐波与实际输入信号叠加，在输出端输出的信号就不单纯是与输入信号完全相同的成分，而是包括了谐波成分的信号，这些多余出来的谐波成分与实际输入信号的对比，用百分比来表示就称为总谐波失真。一般来说，总谐波失真在1000赫兹附近最小，所以大部分功放表明总谐波失真是用1000赫兹信号做测试，但有些更严格的厂家也提供20－20000赫兹范围内的总谐波失真数据。总谐波失真在1%以下，一般耳朵分辨不出来，超过10%就可以明显听出失真的成分。这个总谐波失真的数值越小，音色就更加纯净。一般产品的总谐波失真都小于1%@1kHz，但这个数值越小，表明产品

的品质越高。

SNR:Signal Noise Ratio信噪比

信噪比是音箱回放的正常声音信号与无信号时噪声信号(功率)的比值。用dB表示。例如，某音箱的信噪比为80dB，即输出信号功率比噪音功率大80dB。信噪比数值越高，噪音越小。

“噪声”的简单定义就是：“在处理过程中设备自行产生的信号”，这些信号与输入信号无关。对于MP3播放器来说，信噪比都是一个比较重要的参数，它指音源产生最大不失真声音信号强度与同时发出噪音强度之间的比率称为信号噪声比，简称信噪比（Signal/Noise），通常以S/N表示，单位为分贝（dB）。对于播放器来说，该值当然越大越好。

它也指在规定输入电压下的输出信号电压与输入电压切断时，输出所残

留之杂音电压之比，也可看成是最大不失真声音信号强度与同时发出的噪音强度之间的比率，通常以S/N表示。一般用分贝（dB）为单位，信噪比越高表示音频产品越

好，常见产品都选择60dB以上。

AMBA_AXI总线中文详解

AXI总线协议资料整理 第一部分： 1、AXI简介：AXI（Advanced eXtensible Interface）是一种总线协议，该协议是ARM公司提出的AMBA（Advanced Microcontroller Bus Architecture）3.0协议中最重要的部分，是一种面向高性能、高带宽、低延迟的片内总线。它的地址/控制和数据相位是分离的，支持不对齐的数据传输，同时在突发传输中，只需要首地址，同时分离的读写数据通道、并支持显著传输访问和乱序访问，并更加容易就行时序收敛。AXI 是AMBA 中一个新的高性能协议。AXI 技术丰富了现有的AMBA 标准内容，满足超高性能和复杂的片上系统（SoC）设计的需求。 2、AXI 特点：单向通道体系结构。信息流只以单方向传输，简化时钟域间的桥接，减少门数量。当信号经过复杂的片上系统时，减少延时。 支持多项数据交换。通过并行执行猝发操作，极大地提高了数据吞吐能力，可在更短的时间内完成任务，在满足高性能要求的同时，又减少了功耗。 独立的地址和数据通道。地址和数据通道分开，能对每一个通道进行单独优化，可以根据需要控制时序通道，将时钟频率提到最高，并将延时降到最低。第二部分： 本部分对AXI1.0协议的各章进行整理。 第一章 本章主要介绍AXI协议和AXI协议定义的基础事务。 1、AXI总线共有5个通道分别是read address channel 、write address channel 、read data channel 、write data channel、write response channel。每一个AXI传输通道都是单方向的。 2、每一个事务都有地址和控制信息在地址通道（address channel）中，用来描述被传输数据的性质。 3、读事务的结构图如下：

AMBAAXI总线详解

AXI 总线协议资料整理 第一部分： 1、AXI 简介：AXI (Adva need eXte nsible In terface 是一种总线协议，该协议是ARM 公司提出的AMBA( Advanced Microcontroller Bus Architecture)3.0 协议中最重要的部分，是一种面向高性能、高带宽、低延迟的片内总线。它的地址/控 制和数据相位是分离的，支持不对齐的数据传输，同时在突发传输中，只需要首 地址，同时分离的读写数据通道、并支持显著传输访问和乱序访问，并更加容易就行时序收敛。AXI 是AMBA 中一个新的高性能协议。AXI 技术丰富了现有的AMBA标准内容，满足超高性能和复杂的片上系统(SoC)设计的需求。 2、AXI 特点：单向通道体系结构。信息流只以单方向传输，简化时钟域间的桥接，减少门数量。当信号经过复杂的片上系统时，减少延时。 支持多项数据交换。通过并行执行猝发操作，极大地提高了数据吞吐能力，可在更短的时间内完成任务，在满足高性能要求的同时，又减少了功耗。 独立的地址和数据通道。地址和数据通道分开，能对每一个通道进行单独优化，可以根据需要控制时序通道，将时钟频率提到最高，并将延时降到最低。第二部分： 本部分对AXI1.0 协议的各章进行整理。 第一章 本章主要介绍AXI 协议和AXI 协议定义的基础事务。 1 、AXI 总线共有5 个通道分别是read address channel 、write address channel 、read data channel、write data channe、l write response ehanne。每一个AXI传输通道都是单方向的。 2、每一个事务都有地址和控制信息在地址通道( address channel 中，用来描述被传输数据的性质。 3、读事务的结构图如下：

AXI_reference_guide(AXI总线设计参考指南)

[Guide Subtitle] [optional] UG761 (v13.1) March 7, 2011 [optional]AXI Reference Guide UG761 (v13.1) March 7, 2011

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AXI总线的一些知识

AXI总线的一些知识 AXI-stream总线简介-LDD 本节介绍的AXI是个什么东西呢，它其实不属于Zynq，不属于Xilinx，而是属于ARM。它是ARM最新的总线接口，以前叫做AMBA，从3.0以后就称为AXI了。 Zynq是以ARM作为核心的，运行时也是第一个“醒”过来，然后找可执行代码，找到后进入FSBL（第一引导阶段），接着找配置逻辑部分的bit文件，找到后就叫醒PL按照bit中的方式运行，再接着找可执行代码，进入SSBL（第二引导阶段），这时就可以初始化操作系统的运行环境，引导像Linux这样的大型程序，随后将控制权交给Linux。Linux运行时可以跟PL进行数据交互。注意了，就在这时候，数据交互的通路，就是我们本节要讲的AXI总线。 说白了，AXI就是负责ARM与FPGA之间通信的专用数据通道。 ARM内部用硬件实现了AXI总线协议，包括9个物理接口，分别为AXI-GP0~AXI-GP3，AXI-HP0~AXI-HP3，AXI-ACP接口。如下图黄圈所示。 可以看到，只有两个AXI-GP是Master Port，即主机接口，其余7个口都是Slave Port（从机接口）。主机接口具有发起读写的权限，ARM可以利用两个AXI-GP主机接口主动访问PL 逻辑，其实就是把PL映射到某个地址，读写PL寄存器如同在读写自己的存储器。其余从机接口就属于被动接口，接受来自PL的读写，逆来顺受。 这9个AXI接口性能也是不同的。GP接口是32位的低性能接口，理论带宽600MB/s，而HP和ACP接口为64位高性能接口，理论带宽1200MB/s。 有人会问，为什么高性能接口不做成主机接口呢？这样可以由ARM发起高速数据传输。答案是高性能接口根本不需要ARM CPU来负责数据搬移，真正的搬运工是位于PL中的DMA 控制器。 位于PS端的ARM直接有硬件支持AXI接口，而PL则需要使用逻辑实现相应的AXI协议。Xilinx提供现成IP如AXI-DMA，AXI-GPIO，AXI-Datamover都实现了相应的接口，使用时直接从XPS的IP列表中添加即可实现相应的功能。 有时，用户需要开发自己定义的IP同PS进行通信，这时可以利用XPS向导生成对应的IP。xps中用户自定义IP核可以拥有AXI-Lite，AXI4，AXI-Stream，PLB和FSL这些接口。 后两种由于ARM这一端不支持，所以不用。

AMBA+AXI4总线的研究与实现

硕士学位论文 AMBA AXI4总线的研究与实现 RESEARCH AND IMPLEMENTATION OF AMBA AXI4 BUS 杨舜琪 哈尔滨工业大学 2011年12月

国内图书分类号：TN47 学校代码：10213 国际图书分类号：621.3 密级：公开 工学硕士学位论文 AMBA AXI4总线的研究与实现 硕士研究生 ：杨舜琪 导 师 ：张岩教授 申请学位 ：工学硕士 学科 ：微电子学与固体电子学 所在单位 ：深圳研究生院 答辩日期 ：2011年12月 授予学位单位 ：哈尔滨工业大学

Classified Index: TN47 U.D.C: 621.3 Dissertation for the Master Degree in Engineering RESEARCH AND IMPLEMENTATION OF AMBA AXI4 BUS Candidate：Shunqi YANG Supervisor：Prof. Yan ZHANG Academic Degree Applied for：Master of Engineering Speciality：Microelectronics and Solid-State Electronics Affiliation：Shenzhen Graduate School Date of Defence：December, 2011 Degree-Conferring-Institution：Harbin Institute of Technology

哈尔滨工业大学工学硕士学位论文 摘要 随着集成电路设计复杂度的提高和产品上市时间压力的增大，基于IP核复用的SoC（System on Chip）设计已经成为一种重要的设计方法。总线桥的设计和IP核的互连问题已经成为SoC平台中最重要的课题。IP核互连的方法，总线桥的设计以及总线协议决定了SoC平台的性能。AMBA（Advanced Microcontroller Bus Architecture）总线规范由ARM公司定义。它是一组基于ARM核的SoC通信的标准协议。最新的AMBA 4.0总线协议具有带宽高、延迟小和设计灵活等诸多优点，它目前已成为业界首选的高性能总线标准。 本文分析并比较了Wishbone总线标准与AMBA 4.0总线标准的异同。根据AMBA 4.0总线标准中AXI4协议和AXI4-Lite协议，设计并实现了总线桥以及互连模块的VLSI结构。本文研究内容主要包含以下三个部分： 首先，为了扩充AXI4总线可使用的IP核资源，本文设计了基于Wishbone 总线和AXI4总线的总线桥IP核，包括把基于Wishbone总线的主设备集成到AXI4总线系统的WB/AXI4总线桥，把基于Wishbone总线的从设备集成到AXI4总线系统的AXI4/WB总线桥，把基于Wishbone总线的主设备集成到AXI4-Lite总线系统的WB/AXI4-Lite总线桥和把基于Wishbone总线的从设备集成到AXI4-Lite总线系统的AXI4-Lite/WB总线桥。 其次，本文设计了基于AXI4总线的两种互连结构，包括交叉开关（crossbar switch）和分享型总线（share bus）。两种互连结构设计主要模块包括地址解码器和仲裁器。 最后，本文针对设计的总线桥和互连结构，使用Verilog HDL语言进行了硬件实现，在ModelSim环境下通过了功能验证，使用ISE13.1工具进行逻辑综合，分析比较了各IP核的性能。 从验证和综合来看，本文的IP设计严格遵循Wishbone总线和AMBA4.0总线的协议规范，WB/AXI4总线桥，AXI4/WB总线桥，WB/AXI4-Lite总线桥和AXI4-Lite/WB总线桥在Xilinx公司Virtex5的FPGA芯片上达到的时钟频率分别279MHz，346 MHz，442 MHz和427 MHz，AXI4总线的交叉开关互连结构在284MHz的工作频率下，拥有22.5Gbps的数据吞吐量，AXI4总线的分享型互连结构在342MHz的工作频率下，拥有6.7Gbps的数据吞吐量，说明各IP 核都具备高速的数据传输能力，完全可以胜任实际应用。 关键词：互连总线；AMBA AXI4总线；Wishbone总线；协议转换

AXI总线学习

PG021

寄存器空间 全部是小端地址模式： DMA控制寄存器： Bit0:0当前DMA操作完成后停止DMA传输或者S/G方式下未完成的命令或传

输都被清掉。AXI4-Stream outs are potentially terminated early. Descriptors in the update queue are allowed to finish updating to remote memory before engine halt. 1启动DMA传输。 Bit2:软件复位整个DMA引擎。 Bit12:中段完成使能。 Bit13:中段完成延时使能。简单模式下无效。 Bit14:错误中断时能。 Bit23:16中断阈值。最小值为1.每发生一次中断，中断阈值计数器减一，当中断阈值寄存器为0时，DMA引擎向外产生一个中断。简单模式下无效。 Bit31:24中断延时寄存器。用来设置中断超时时间。Interrupt Delay Time Out. This value is used for setting the interrupt timeout value. The interrupt timeout is a mechanism for causing the DMA engine to generate an interrupt after the delay time period has expired. 当中断延时寄存器失效后为了保证仍然可以差生中断。 This is used for cases when the interrupt threshold is not met after a period of time, and the CPU desires an interrupt to be generated. Timer begins counting at the end of a packet and resets with receipt of a new packet or a timeout event occurs. Setting thisvalue to zero disablesthe delay timer interrupt. 如果在一定的时间内，中断阈值寄存器仍然不到0，而且CPU希望产生一个中断。那么在一个数据包完成后，计数器开始计数直到接收到一个新包后或者超时事件发生后复位计数器。 DMA状态寄存器： Bit0:停止状态位。 0=DMA运行 1=DMA通道停止。从DMA控制寄存器的停止位到状态位反映出来有一段时间。Bit1:DMA通道空闲。 Bit3:支持S/G方式否。 Bit4:DMA内部错误。 Bit5:DMA Slave错误。 Bit6:DMA译码错误。 Bit8:SG方式内部错误。 Bit9:SG方式从设备错误。 Bit12:DMA传输完成中断位。如果中断完成了并且中断阈值达到了，就会产生一个AXI DMA中断。

AXI总线中文详解讲解学习

A X I总线中文详解

AXI总线协议资料整理 第一部分： 1、AXI简介：AXI（Advanced eXtensible Interface）是一种总线协议，该协议是ARM公司提出的AMBA（Advanced Microcontroller Bus Architecture）3.0协议中最重要的部分，是一种面向高性能、高带宽、低延迟的片内总线。它的地址/控制和数据相位是分离的，支持不对齐的数据传输，同时在突发传输中，只需要首地址，同时分离的读写数据通道、并支持显著传输访问和乱序访问，并更加容易就行时序收敛。AXI 是AMBA 中一个新的高性能协议。AXI 技术丰富了现有的AMBA 标准内容，满足超高性能和复杂的片上系统（SoC）设计的需求。 2、 AXI 特点：单向通道体系结构。信息流只以单方向传输，简化时钟域间的桥接，减少门数量。当信号经过复杂的片上系统时，减少延时。 支持多项数据交换。通过并行执行猝发操作，极大地提高了数据吞吐能力，可在更短的时间内完成任务，在满足高性能要求的同时，又减少了功耗。 独立的地址和数据通道。地址和数据通道分开，能对每一个通道进行单独优化，可以根据需要控制时序通道，将时钟频率提到最高，并将延时降到最低。 第二部分： 本部分对AXI1.0协议的各章进行整理。 第一章 本章主要介绍AXI协议和AXI协议定义的基础事务。

1、 AXI总线共有5个通道分别是read address channel 、 write address channel 、 read data channel 、 write data channel、 write response channel。每一个AXI传输通道都是单方向的。 2、每一个事务都有地址和控制信息在地址通道（address channel）中，用来描述被传输数据的性质。 3、读事务的结构图如下： 4、写事务的结构图如下：

AMBAAXI总线详解要点

AXI总线协议资料整理 第一部分: 1、AXI 简介：AXI （Adva need eXte nsible In terface 是一种总线协议，该协议是 ARM 公司提出的AMBA (Advaneed Microcontroller Bus Architecture) 3.0协议中 最重要的部分，是一种面向高性能、高带宽、低延迟的片内总线。它的地址/控 制和数据相位是分离的，支持不对齐的数据传输，同时在突发传输中，只需要首地址，同时分离的读写数据通道、并支持显著传输访问和乱序访问，并更加容易就行时序收敛。AXI是AMBA 中一个新的高性能协议。AXI技术丰富了现有的AMBA标准内容，满足超高性能和复杂的片上系统（SoC）设计的需求。 2、AXI特点：单向通道体系结构。信息流只以单方向传输，简化时钟域间的桥接，减少门数量。当信号经过复杂的片上系统时，减少延时。 支持多项数据交换。通过并行执行猝发操作，极大地提高了数据吞吐能力, 可在更短的时间内完成任务，在满足高性能要求的同时，又减少了功耗。 独立的地址和数据通道。地址和数据通道分开，能对每一个通道进行单独优化，可以根据需要控制时序通道，将时钟频率提到最高，并将延时降到最低。 第二部分: 本部分对AXI1.0协议的各章进行整理。 第一章 本章主要介绍AXI协议和AXI协议定义的基础事务。 1、AXI总线共有5个通道分别是read address channel 、write address channel、read data channel、write data channe、write response channe。每一个AXI传输通道都是单方向的。 2、每一个事务都有地址和控制信息在地址通道（address channel中，用来描 述被传输数据的性质。 3、读事务的结构图如下:

AXI 总线和引脚的介绍

AXI 总线和引脚的介绍 1、AXI 总线通道，总线和引脚的介绍AXI接口具有五个独立的通道：（1）写地址通道（AW）：write address channel （2）写数据通道（W）：write data channel （3）写响应通道（B）：write response channel （4）读地址通道（AR）：read address channel （5）读数据通道（R）：read data channel 五个通道图为： 读地址通道和读数据通道 写地址通道，写数据通道和写响应通道 读地址通道的信号：S_AXI_ARADDR，S_AXI_ARPROT，S_AXI_ARV ALID，S_AXI_ARREADY； 读数据通道的信号：S_AXI_RDATA，S_AXI_RRESP，S_AXI_RV ALID，S_AXI_RREADY；写地址通道的信号：S_AXI_AWADDR，S_AXI_AWPROT，S_AXI_AWV ALID，S_AXI_AWREADY； 写数据通道的信号：S_AXI_WDATA，S_AXI_WSTRB，S_AXI_WV ALID，S_AXI_WREADY； 写响应通道的信号：S_AXI_BRESP，S_AXI_BV ALID，S_AXI_BREADY。 AXI接口的总线宽度： C_S_AXI_ADDR_WIDTH ：S_AXI数据总线的宽度 C_S_AXI_ADDR_WIDTH ：S_AXI 地址总线的宽度 AXI接口的信号详细说明： S_AXI_ACLK ：in std_logic; 总线的输入时钟信号 S_AXI_ARESETN ：in std_logic;