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跨时钟域信号同步解决方案

跨时钟域信号同步的IP解决方案

作者：Rick Kelly，Synopsys研发经理

2009年1月

为了确保拥有多个异步时钟域的系统级芯片（Soc）能够可靠运行，设计人员必须使这些跨越了多个域的时钟和数据信号保持同步。尽管这并不属于新提出的要求，但随着多时钟域的越来越常见和复杂化，使得这一要求具备了新的重要意义。大规模集成加上对性能的严格要求以及频率调节都导致在许多不同频率下发生了很多时钟域跨越现象－就像一场数字化的―完美风暴‖。

跨时钟域（CDC）问题会以许多种形式出现，其评估难度相当高。幸好，Synopsys DesignWare库产品提供了许多卓越的CDC 解决方案，这些方案应用简便，设计人员只需掌握在何时以及何处应用它们即可。

本文解释了在时钟和数据信号从一个时钟域跨越到另一个时钟域时所发生的许多类型的同步问题。在任何情况下，本文所包含的问题都涉及到相互异步的时钟域。随着每一个问题的提出，本文将概述一个或多个DesignWare解决方案。这些主题和解决方案包括：

? 基本同步— DW_sync

? 临时事件同步— DW_pulse_sync, DW_pulseack_sync

? 简单数据传输同步— DW_data_sync, DW_data_sync_na, DW_data_sync_1c

? 数据流同步— DW_fifo_s2_sf, DW_fifo_2c_df, DW_stream_sync

? 复位排序— DW_reset_sync

? 相关时钟系统数据同步— DW_data_qsync_hl, DW_data_qsync_lh

基本同步问题

当来自一个时钟系统的信号将用作另一个与其不同步的时钟系统的输入时，就需要对信号进行同步以达成。而不进行同步就无法达成时序收敛。图1所示为采用一个单寄存器来同步至目的时钟域的异步输入。

伴随这种方法会出现的一个问题是，当一个触发器的数据输入处于逻辑0至逻辑1之间的过渡过程当中时，发给这个触发器时钟信号时有可能产生亚稳态现象。亚稳态现象也有可能发生在触发器的建立时间或保持时间出现违反现象时。解决亚稳态事件使其达至逻辑1或逻辑0所要求的时间量取决于建立时间或保持时间被违反的严重程度（图2）。

Clock to Q delay 时钟至Q延迟

FF Minimum specs 触发器最小规格

图2解决亚稳态事件所用时间

当亚稳态事件持续时间长至足以影响到下一个逻辑阶段时，同步器就发生了故障。故障间平均时间（MTBF）通常计算如下：

其中：

fclk 是采样时钟频率

fdata 是数据变化频率

tres 是解决亚稳态所允许占用的时间

T0和T1是与具体触发器相关的常数（下文将进一步叙述）

通常，由于在综合时会尝试在时序能够满足的条件下缩减门电路数以节省占用面积，所以设计人员无法控制至下一阶段间的时间预算。为了保持稳定一致的解决用时，设计人员可以采用一个2个触发器组成的序列。但是，这种传统解决方案肯定会增加时延。

在采用2个触发器的解决方案，时钟树就以减去触发器FF1的时钟至Q延时后的时钟周期以及FF2的建立时间要求为基础。

对于有着相对较高数据传输速率的高速应用来说，即使两级同步器也有可能无法获得足够的MTBF，特别是在FPGA实现方案中。如果加入第3级，则只有在第1级在亚稳态保持了足够长的时间，导致侵占了FF2的建立时间的情况下，第2级才有可能发生亚稳态事件（图3）。

图33级同步器

Sampe MTBF test … MTBF测试电路示例

Error Counter 错误计数器

采用这一方法，MTBF可计算为：

T0和T1常数与所选用的具体触发器相关，并有可能从库供应商处获得。库供应商会采用如图4所示的电路来测定这些常数。错误计数器用于测量在输入时钟处于某一特定组合的输入频率下的MTBF。通过在不同频率比率下让此电路运行，就可以测定T0和T1的数值。

图4用于测定触发器常数的电路

参见以下资料，可以了解更多有关亚稳态和MTBF计算的信息：

? ―确保亚稳态不会破坏您的数字设计方案‖，作者：Debora Grosse, Unisys, EDN,

1994https://www.wendangku.net/doc/dc1295398.html,/archives/1994/062394/13df2.htm

? ―数字系统亚稳态特性‖，作者：Kleeman & Cantoni, IEEE Transactions on Computers, ol. C-36, No. 1, Jan., 1987

? Google:MTBF亚稳态同步

另一个基本同步问题涉及到扫描测试。扫描链经常采用保持锁存以确保在时钟域之间实现正确的扫描切换。如果在扫描测试排序时，让最后一个扫描输入循环后面直接跟一个捕获循环，且让两者的时钟均由测试时钟来驱动，则有可能无法正确捕获到跨越时钟域的功能信号（图5）。在源侧域之间插入一个锁存器能够提供1/2时钟周期的延迟，确保了扫描测试期间的正确捕获操作，从而解决了这个问题。在不处于扫描模式时，可由一个复用器将这个锁存器旁路，实现正常功能运行。另一种解决方案是在较小型的时钟域之间插入一个负边沿触发器。

图5a –扫描测试中不受控制的偏移有可能导致跨域捕获发生违反

图5b –在域之间复用一个锁存器可以确保1/2时钟周期的保持

图5c –一个负边沿D触发器也可保持1/2时钟周期的保持

图5跨时钟域扫描测试问题

对于基本同步来说，设计人员可以使用DesignWare的DW_sync组件，此组件有以下参数：

? 宽度

? f_sync_type：级数

? tst_mode:0 => 无保持，1=> 锁存，2 => 负边沿触发器

? verif_en (下文讨论；不影响综合)

在以f_sync_type参数指定了级数后，将获得如图6所示的配置方式之一。

图6采用DW_sync组件时可能的级数

同步临时事件

有些时间，您需要在一个时钟域内设置逻辑电路以告知另一个异步时钟域内的逻辑电路，有某一特定事件已经发生。一种方法是采用如图7所示的方案，其中通过门选复位来清空源域内的脉冲。

图7a –较差的设计方案

图7b –较好但仍存在门选复位

图7c –更好的设计方案，但仍不是最佳方案

图7 另一个时钟域内事件的通知逻辑

在使用一个高电平有效的脉冲作为跨时钟域事件的信号时，这个脉冲的宽度必须足以确保采样操作的完成，而且必须在脉冲之间存在明显的无信号时间。为了避免采用脉冲拉伸机制，您可以使用不归零（NRZ）信号发生方式，而不要使用归零（RZ）信号发生方式。图8所示为clk_d域是如何在后一种类型的信号下捕获变化的，这是一种在许多状况下难于采用的方法。

Event in clk_s：clk_s内的事件

Return to …：Clk_d内捕获的归零信号

Captured in…：在clk-d内捕获的信号

图8NRZ信号发生方式的优点

为了简化时钟域之间的脉冲传递，可采用DW_pulse_sync双时钟脉冲同步器（图9）。标为―clk_s‖的虚线框内的逻辑电路运行在clk_s（源）时钟域下，而标为―clk_d‖的虚线框内的逻辑电路运行在clk_d（目的）时钟域内。在域之间采用NRZ信号可以实现更高的事件处理流量，而且由于无需反馈，所要求的逻辑电路也较少。

NRZ…：跨域的NRZ信号

Multiple…：多寄存器同步器

History…：用于检测变化的历史寄存器

图9DW_pulse_sync双时钟脉冲同步器

Multiple …：多寄存器同步器

Busy state…：忙碌状态

NRZ feedback ack_delay=1：NRZ反馈ack_delay=1：

Multiple …：多寄存器同步器

Busy state…：忙碌状态

NRZ feedback ack_delay=1：NRZ反馈ack_delay=1：

图10加了确认的DW_pulseack_sync脉冲同步器

如果需要反馈，则可以采用DW_pulseack_sync，这是一种带有确认的脉冲同步器。如图10所示，这个IP产品提供了一个NRZ 反馈信号，能够比无确认版本提供更高的事件处理流量。DW_pulseack_sync还提供了可配置的标志寄存器和反馈延时。

同步数据总线

在从一个时钟域跨越至另一个时钟域时，在目的时钟对接近过渡状态的总线进行采样时，数据总线上有可能出现瞬时虚假数值（图11）。例如，一条从11011001变为01011010的8位总线上有3个位发生了改变。在所涉及的偏移存在时序上不确定性的情况下，就有会看到8个可能出现的数值：the initial value (11011001), the final value (01011010) and six possible intermediate values ( 11011000, 11011011, 11011010, 01011001, 01011000 and 01011011).

Source…：源总线

Destination clk：目的时钟

1st …：第1个同步寄存器

2nd …：第2个同步寄存器

Intermediate value：过渡数值

图11瞬时总线数值

一种在同步数据总线时避免不想要的过渡数值的方法是，采用一个带有确认的临时事件同步器。这种逻辑可以采用以下次序对跨越时钟边界的数据进行同步交换：保持数据，发送―请接受‖，发回―已接受‖，释放数据寄存器。DW_pulseack_sync组件能够

发送必要的―请接受‖和―已接受‖事件。

而一种带确认信号的数据总线同步器DW_data_sync能更好地完成此项任务。此IP消除了过渡虚拟数据，而且您可以对其进行配置，提供临时性的数据存储能力（图12）。

Optional …：可选用的临时数据寄存器

Handshake…：同步交换逻辑

Send …：发送控制

图12 带确认的DW_data_sync总线同步器

确认延迟问题

在源时钟比目的时钟快得并不多（或根本相同）时，提供一个确认信号的同步器可能会引发时延问题。如果在应用当中时延具有关键性的意义，则应考虑采用一种―提前‖确认方式，即通过设置参数ack_delay = 0来进行配置。

如果源时钟比目的时钟快出很多，则可以同步确认信号，而且数据可以在不到目的时钟1个周期内的时间内改变。在时延并非关键性问题时，最好采用默认的ack_delay = 1设置。如果没有使用延迟，则在本地注释块内记录此项附加说明就是一种很好的处理方式。

以下是使用ack_delay = 0的通用规则[1]：

? clk_d的周期不应当超过clk_s *的周期（r_sync_type – 0.25）

? clk_s的频率不应当超过clk_d *的频率（f_sync_type – 0.25）

? 例如，在f_sync_type = r_sync_type = 2, Fclk_d = 200 M Hz时

— Max Fclk_s = Fclk_d * (2 – 0.25)

— Max Fclk_s = 200 M Hz * 1.75 = 350 M Hz

如果确保目的时钟速率超过了（Fclk_s * (f_sync_type + 1.25)）[2]，则可以使用更简单的信号同步体系。在目的时钟较快的情况下，可以对―请接受‖事件进行同步，并在不到源域1个时钟周期的时间内捕获数据。因此，也就不需要发回―已接受‖事件了。在需要最大程度地减少时延和/或不必要的逻辑电路时，例如，在对一个实时时钟寄存器进行更新并将其内容发送到一个高速逻辑区块时，这种方法就较为实用。

为了实现这一方法，可以采用DesignWare的不带确认的数据总线同步器DW_ data_sync_na（图13）。此IP提供了比双向数据同步更高的数据吞吐量以及更少的逻辑电路，但请牢记时钟频率要求[2]：Fclk_d ≥ Fclk_s * (f_sync_type + 1.25).

Event …：事件同步逻辑电路

图13不带ac确认信号的DW_data_sync_na总线同步器

总线同步的特殊情况

如果在任一时刻，一条总线上只会有一个位发生改变（也就是格雷码格雷码过渡），则简单的多寄存器同步绝对不会引发过渡虚假数据。而在接近采样时钟时有一个位发生改变时，第一个捕获此位的寄存器有可能进入亚稳态，但这个位将会转向新数值或旧有数值。

在诸如跨时钟域监测计数器的应用当中，格雷码总线就较为实用。计数器数值的格雷码允许您使用较简单的同步技巧来在持续不断的监测下达成更低的时延。

总线同步的另一种特殊情况涉及到一个您没有访问权的源域clk_s。例如，您有可能要面对一个来自于没有提供源时钟的外界源的进入芯片内的相对较慢的总线。由于电路板布线时延有可能导致位与位间的时序偏移超过单个时钟周期，多寄存器同步就有可能遇到超过一个时钟周期以上的过渡虚假数值。在这种情况下，您可以使用―历史寄存器‖来检测数据所发生的变化，并决定何时将数据传递给芯片核心。

Last value：上一次的数值

New value：新数值

Control…：控制状态机

Counter：计数器

High count：高位计数

图14 DW_data_sync_1c单时钟过滤数据总线同步器

针对这些情况，DesignWare提供了单时钟过滤数据总线同步器DW_data_sync_1c（图14）。此同步器可以消除存在高位间时序偏移特性的数据过渡中的过渡数值。

数据传输与数据流

在跨时钟域传输数据时，请牢记数据传输与数据流之间的差别。在数据传输当中，在典型情况下不会长时间维持背靠背（back-to-back）式的数据发送。数据同步设计可作为一个示例，例如采用DW_data_sync的设计方案。

而另一方面，数据流允许在设备提供的数据存储能力的限制范围内实现背靠背式的数据发送，例如采用FIFO。DesignWare Library内的双时钟FIFO依赖于双端口RAM的使用（图15）。源域内的推送逻辑电路负责将数据写入到RAM，而目的域内的弹出逻辑电路负责将数据从RAM读取。

Push logic：推送逻辑电路

Pop logic：弹出逻辑电路

FIFO Controller：FIFO控制器

Push interface：推送接口

Pop interface：弹出接口

图15配合双端口RAM的双时钟FIFO

此设计采用了DesignWare组件DW_ffoctl_s2_sf和DW_ffo_s2_sf来实现一个带有状态标志位的同步（双时钟）FIFO（图16）。自从1999年建立其体系架构以来，这些组件一直在DesignWare Library IP内广受欢迎。

Push logic：推送逻辑电路

Pop logic：弹出逻辑电路

FIFO Controller：FIFO控制器

Push interface：推送接口

Pop interface：弹出接口

图16配有状态标志的DesignWare双时钟FIFO控制器

实现状态标志位的另一种方案是采用动态标志位的双时钟FIFO，它采用DW_ ffo_2c_df和DW_ffoctl_2c_df组件（图127）。除了动态标志位支持以外，DW_ffoctl_2c_df提供了一些新特色（在DW_ffoctl_s2_sf提供的以外）：

? 支持多RAM配置

? 来自RAM数据的重新定位

? 从双侧提供同步FIFO清空功能

? 提供来自RAM的读取启用信号

Pre-fetch cache：预取高速缓存

Push interface (…)：推送接口（计数器和状态）

Pop …：弹出接口中（计数器和状态）

In-progress logic：顺序执行逻辑

图17配有动态标志位的DesignWare双时钟FIFO

任意相位相干数据流

一些芯片向外部逻辑电路提供了一个将与数据共同返回至芯片的时钟（图18）。在这些应用当中，如何在最小时延的情况下让数据流返回至芯片内的时钟域呢？

Return clock：返回时钟

Return …：返回数据有效

Return…：返回数据

Request clock：请求时钟

Request information：请求信息

Master Chip：主芯片

Off-ship logic：芯片外逻辑电路

图18 与外部逻辑电路来回传输的时钟和数据

Event ….：事件同步逻辑电路

图19 不带确认的DW_data_sync_na数据总线同步器

如果数据传输率足够低，而且芯片拥有一个足够快的内部时钟（典型情况约为数据传输率的4倍左右），则可以采用

DW_data_sync_na（图19），并依靠过采样来可靠地捕获数据。

如果数据传输率过高，导致不能采用过采样技巧来可靠处理数据，则需要采用一种具备某种数据存储能力的方法，例如双时钟FIFO。您可能想要采用DW_ffo_2c_df和AW_ ffo_s2_sf组件，但是，这两种组件存在着额外逻辑电路的费用，还有比采用简单数据传输技巧更高的时延。

作为FIFO的替代方案，通过一定数量的DW_data_sync_na-type模块对数据进行解复用，然后在目的域内对它们进行重新复用，其效果如何呢？图20所示为这种数据流同步器方法的一种实现，即DW_stream_sync。此IP提供了比标准双时钟FIFO 解决方案更低的时延和更少的逻辑电路。

Receive control：接收控制

Send control：发送控制

To …：至clk_s顺序逻辑

To…：至clk_d顺序逻辑

图20 DW流同步数据数据同步器

对于DW_stream_sync，深度（depth）参数控制着解复用的通道数量。对于相干数据流来说，可将深度的数值设置为（f_sync_type + 2）。

只要您的设计满足以下两个条件，就可以将DW_stream_sync用于非相干数据流同步：具备了足够的存储能力，能够采集由于时钟差别所产生的松驰数据；以及数据流之间的间隙时间允许DW_stream_sync追上。

增加解复用通道的数量可以让数据流在稍慢于数据流时钟的目的时钟下运行。在数据猝发时，被数据占用的解复用通道的数量将逐步增加。在确定所要采种的解复用通道的数量时，要考虑到频率差别以及猝发规模。

Bubble …：输出数据内的泡沫代表着源时钟速率与目的时钟速率之间的差别

图21 无数据的数据流

在数据流传输率低于目的时钟率时，DW_stream_sync会偶然生成一个输出端没有数据的周期（图21）。但是，如果正确地设置了预填充数值（通过prefll_lvl参数）以及深度（depth）参数，则DW_stream_sync可以同时稍微加快和稍微放慢地处理输入的数据流。此项能力对于提高数据源会在一些较小误差范围内变动时的互操作性是实用的。

特殊情况－复位/清零

DesignWare Library内有几种类型的IP可以帮助您处理跨时钟域事件同步时的特殊问题。这些问题当中包括了对复位和清零信号的控制。

如果一个FIFO控制器的目的侧在源侧之间进行了清零和释放，则目的地有可能依据旧的指针信息而采取行动。您可以通过采用一个复位序列同步器DW_reset_sync来防止此类问题的发生（图22）。此IP能够正确地为源域和目的域内的逻辑电路的同步清零设定次序，以确保空状态或闲置状态的产生。

Source …：源侧控制

Dest. …：目的侧控制

图22 DW_reset_sync复位序列同步器

DW_reset_sync能够采用源侧或目的侧启动的清零操作来控制源域和目的域的逻辑清零的正确序列。图23所示是源侧启动方法的时序，侧图24所示为目的侧方法。

图23 DW_reset_sync源侧启动的时序

图24 DW_reset_sync目的侧启动的时序

特殊情况－相关时钟系统

一些设计采用了源自于同一个主时钟的多个时钟域。如果您通过时钟树限制了时钟偏移现象，则可以采用一种高效的方法来跨越这种时钟边界来获取数据。

Source …：源侧捕获寄存器

(high …)：高速域

Destination …：目的侧捕获寄存器

图25a –大于2的时钟比率

图25b－等于2的时钟比率

Source …：源侧捕获寄存器

(high …)：高速域

Destination …：目的侧捕获寄存器

图25 用于低频至高频时钟的准同步数据接口DW_data_qsync_lh

具体来说，DW_data_qsync_lh提供了一种可用于低频至高频时钟的准同步数据接口（图25）。换句话说，数据从较慢的源域发送至较快的目的域。如果时钟比率为2，则目的域的第一个触发器将是一个负边沿触发器。否则，所有触发器（两个域内）均为正边沿型。

图26所示为采用DW_data_qsync_lh进行数据传输时的时序。正如此时序图所示，IP确保了在时钟相关以及目的时钟快于源时钟时的同步数据传输。

Internal …：内部输入捕获寄存器

Previous data:以前的数据

图26. DW_data_qsync_lh时序

图27a –时钟比率大于2 (low-speed domain)：低速域

Control …：控制状态机

Timing reference：时序基准

图27b－等于2的时钟比率

图27 用于低频至高频时钟的准同步数据接口DW_data_qsync_hl

如果您必须从较快的目的域向较慢的源域传输数据，则采用另一个IP产品DW_data_qsync_hl可让您安全地管理好时序。这个适用于低频至高频时钟的准同步数据接口采用了一个时序基准信号来决定数据变化用的正确时刻（图27）。如上所示，如果时序比率为2，则实现方案采用负边沿触发器，但在这一情况下，是源域内用于采样来自目的域时序基准信号的触发器采用负边沿触发器。图28所示为一个DW_data_qsync_hl运行时的时序图。

Previous data：以前的数据

图28. DW_data_qsync_hl时序

CDC收敛问题

在两个或多个信号只采用多个寄存器（例如DW_sync）进行同步，并且随后这些信号在目的时钟域内组合成单一逻辑表达时（图29），才存在跨时钟域收敛的问题。

Signal A …：信号A逻辑电路

Signal B …：信号B逻辑电路

Clk_s …：clk_s域

Multiple …：多寄存器同步器

Logic combines …：组合了来自clk_s域信号的逻辑电路

Clk_d …：clk_d域

图29 跨时钟域收敛

即使诸如Synopsys的Leda这样的代码检查工具能够识别出CDC收敛的实例，但这些工具却不能决定这种收敛是否代表着一种功能上的错误。其潜在问题是，依靠多寄存器同步器的统一均匀时延的状态机的设计有可能在芯片上不能正确运行。

正常的仿真并不能揭示出这种问题，因为多寄存器同步器在仿真时每一次均会表现出完全相同的时延。而在真实情况下，在信号变化与采样时钟配合起来后，其变化有时候会通过N个时钟的N级同步而传递下去，而在其它时候这些变化要用掉N+1个时钟。除了MTBF非常低以外，这种问题在芯片上发生得并不频繁，所以，可能只有在几周运行后才能发觉。

一种检测这种误采样问题的方式是在仿真时采用一种特殊的触发器模型（图30）。但是，正如真实世界一样，只有在采样触发器发生违反现象时，这些仿真才会显示出问题，这也是一种极少发生的现象。您将需要占用大量的仿真时间才能合理地确认没有收敛问题的存在。

Clock …：时钟至Q延迟

+Noise：噪声

Metastability …：亚稳态触发器模型

图30用于检测误采样的触发器模型

一种更好的方法是采用一个包含了一个复用器的误采样模型。这种方法是基于认识到，在目的逻辑电路对一个正在变化的位进行采样时，所捕获的最终数值只有可能是两种可能数值之一，即：最新输入数值或来自以前周期的输入数值。而在同步器的第一个触发器前设置一个复用器时，就可以通过控制这个复用器来建立误采样行为的模型（图31）。

Missample …：误采样控制

Synchronizer input：同步器输入

History …：历史寄存器

Two …：两级同步

Sychronizer output：同步器输出

图31基于复用器的误采样检测

这个误采样方法已经内嵌于DW_sync组件之内以及所有其它采用了DW_sync的DesignWare CDC IP。

在运行当中，由一个伪随机数字发生器来提供对每一个同步器输入位的随机控制。对于Verilog仿真，可定义一个采用以下特征的宏：vcs +defne+DW_MODEL_MISSAMPLES…

对于VHDL，采用…_cfg_sim_ms配置：

对于U1：DW_sync采用配置dw03.DW_sync_cfg_sim_ms; end for;

您可通过设置参数verif_en = 0而按照每一个实例的具体情况禁用此项特征。如表1所示，您还有其它两种verif_en选择方案。图32所示为verif_en = 1时的DW_sync的误采样原理框图。

verif_en数值0 1 2

时延（周期）?_sync_type ?_sync_type to ?_sync_type + 1 ?_sync_type to ?_sync_type + 3

表1 verif_en参数的数值

请注意，“?_sync_type”指参数f_sync_type （适用于源域至目的域的时延）或r_sync_type（适用于从目的域至源域的时延）之中任一个的数值。

Width：宽度

To …：至第1级同步触发器

Random …：随机数发生器

图32 在verif_en = 1时的DW_sync误采样检测

请牢记，在输入时序偏移很大时，误采样有可能在多个时钟周期内持续存在－只能在使用DW_data_sync_1c的芯片外数据同步情况下才可经常见到。在设置verif_en = 2时，DesignWare Library CDC组件可以通过多达3个时钟周期来―模糊‖数据过渡现象。图33所示为这种情况下的误采样原理框图。从4个可能选项之中选择2位随机数值，其中包括了串联的3个历史寄存器。

Width：宽度

To …：至第1级同步触发器

Random …：随机数发生器

图33 在verif_en = 2时的DW_sync误采样检测

DW_sync内所采用的误采样模型也可以用于建立在对同一时刻有一个以上位发生变化的总线进行采样时有可能出现的瞬态虚假数据的模型。如果认为自己的设计不会受这些虚假数值的影响，则可以通过采用这种误采样建模方法来加强自己的信心。DW_ sync可以随机为每一个总线位选择旧数值或新数值来生成过渡数值（图34）。

Source …：源总线

Destination …：目的总线

1st …：第1个同步寄存器

2nd …：第2个同步寄存器

Intermediate：过渡数值

图34 能够捕获虚假数值的误采样模型

由于误采样在实际运行中发生频度极低（除非在MTBF非常低的情况下），通常您必须等上很长时间才能见到与CDC机制相关的问题。此模型采用了DW_sync，通过造成误采样行为的频繁发生来恶化这种问题。具体来说，在一次误采样延时当中，

胸痛中心时钟统一方案

丹阳市人民医院胸痛中心的时间管理方案一、时钟同步系统时钟同步系统对于医院系统可以说是一个不可缺少的重要组成部分，其主要作用是为相关医医疗机构工作人员提供一个标准统一的时间信息，同时为各相关单位科室提供统一的标准时间系统同步，从而实现各相关单位及相关设备的时间标准统一。这对医院的服务质量起到了重要的作用。时钟同步系统工作原理是相关责任人手持移动终端接收3G基站时间信息来实现统一；所有相关设备均以此为标准校对，从而实现全系统统一的时间标准。并每周校对一次。二、计时点及方法 1.发病时间：患者出现胸痛、胸闷、上腹不适等系列症状开始的时间 ·计时方法：主要是通过问诊方式获得 2.呼救时间：首次拨打120呼救或拨打医院急救电话求救 ·计时方法：120记录、本院胸痛中心记录或其他急救机构记录，已接听电话的时刻为准。 3.到达现场时间：院前急救人员、社区医生或其他医疗机构到达现场时间计时方法：要求院前人员、网络医院、其他医疗机构准确计时 4.首份心电图时间：完成第一份12或18导联心电图的时间计时方法：开始接触医疗人员到完成第一份心电图最后一个导联记录为准。在完成心电图操作后，应将准确时间记录在心电图上，包括年、月、日、时、分5.确诊STEMl时问：完成首份心电图后，由受过胸痛专科培训的医生或分诊护士确认为STEMI时间；或由我院医师使用胸痛中心微信群诊断为STEMI的时间。 6.抽血时间：首次抽血查Tnl、CKMB等的时间计时方法：以抽血护士完成标本采集时刻为计时点。 7.开始转运时间：在确诊为ACS并离开现场／医院的时间。 . 计时方法：由转运医护人员在接到病人启动车辆时计时 8. 给药时间：在确定为ACS患者，排除各类用药禁忌症后，给予服用肠溶阿司

时间同步系统在线监测可行性研究报告

附件4 甘肃电网智能调度技术支持系统时间同步系统在线监测技术改造（设备大修）项目可行性研究报告模板项目名称：项目单位：编制：审核：批准：编制单位：设计、勘测证书号：

年月日

1．总论时间同步系统在线监测功能，将时钟、被授时设备构成闭环，使对时状态可监测，且监测结果可上送，从而将时间同步系统纳入自动化监控系统管理。时间同步系统在线监测的数据来源分为两大类：设备状态自检数据和对时状态测量数据。设备状态自检主要是被监测设备自身基于可预见故障设置的策略，快速侦测自身的故障点。对时状态测量则是从被监测设备外部对其自身不可预见的故障产生的结果进行侦测，这两种方法较为完整的保证了时间同步系统监测的性能和可靠性。 1．1设计依据 2013年4月，国调中心专门下发了〔2013〕82号文《国调中心关于加强电力系统时间同步运行管理工作的通知》 1．2主要设计原则通过在原系统上建立一套通讯技术及软件来实现系统级的时间同步状态在线监测功能。采用低建设成本、低管理成本、低技术风险的手段，解决当前自动化系统时间同步体系处于开环状态，缺乏反馈，无法获知工作状态紧迫现状，使时钟和被对时设备形成闭环监测，减少因对时错误引起的事件顺序记录无效，甚至导致设备死机等运行事故，并在此前提下尽可能的提高监测性能，减少复杂度。

1．3设计水平年系统模块使用年限10年。 1．4设计范围及建设规模智能调度技术支持系统（主站）针对时钟同步检测功能修改主要涉及前置应用，前置应用以104 或476 规约与变电站自动化系进行过乒乓原理对时，根据对时结果来检测各变电站时钟对时的准确性，从而保证全网时钟同步的准确性。同时，以告警直传方式接收变电站时间同步监测结果，包含设备状态自检数据和对时状态测量数据。 1．5主要技术经济指标 1．6经济分析 2．项目必要性 2．1工程概况智能电网调度技术支持系统及各变电站都以天文时钟作为自己的时间源，正常情况下实现了全网时间的一致。 2．2存在主要问题近期，电力系统时间同步装置在运行中发现的时钟异常跳变、时钟源切换策略不合理及电磁干扰环境下性能下降等问题，反映出电力系统时间同步在运行管理、技术性能、检验检测管理、在线监测手段及相关标准等方面仍需进一步完善和加强。

网络时钟系统方案

时钟系统技术方案烟台北极星高基时间同步技术有限公司 3月

第一部分：时钟系统技术方案一、时钟系统概述 1.1概述根据办公楼的实际情况，特制定如下施工设计方案：时钟系统主要由GPS接收装置、中心母钟、二级母钟(中继器)、全功能数字显示子钟、、传输通道和监测系统计算机组成。系统中心母钟设在中心机房内，其它楼各设备间设置二级母钟，在各有关场所安装全功能数字显示子钟。系统中心母钟接收来自GPS的标准时间信号，经过传输通道传给二级母钟，由二级母钟按标准时间信号指挥子钟统一显示时间；系统中心母钟还经过传输系统将标准时间信号直接传给各个子钟，为楼宇工作人员提供统一的标准时间二、时钟系统功能根据本工程对时钟系统的要求，时钟系统的功能规格如下：时钟系统由GPS校时接收装置（含防雷保护器）、中心母钟、扩容接口箱、二级母钟、数字式子钟、监控终端（也称监测系统计算机）及传输通道构成。其主要功能为： ☉显示统一的标准时间信息。 ☉向其它需要统一时间的系统及通信各子系统网管终端提供标准时间信息。

2.1 中心母钟系统中心母钟设置在控制中心设备室内，主要功能是作为基础主时钟，自动接收GPS的标准时间信号，将自身的精度校准，并分配精确时间信号给子钟，二级母钟和其它需要标准时间的设备，而且经过监控计算机对时钟系统的主要设备进行监控。中心母钟主要由以下几部分组成： ☉标准时间信号接收单元 ☉主备母钟（信号处理单元） ☉分路输出接口箱 ☉电源中心母钟外观示意图见（附图） 2.1.1标准时间信号接收单元标准时间信号接收单元是为了向时间系统提供高精度的时间基准而设置的，用以实现时间系统的无累积误差运行。在正常情况下，标准时间信号接收单元接收来自GPS的卫星时标信号，经解码、比对后，经由RS422接口传输给系统中心母钟，以实现对母钟精度的校准。系统经过信号接收单元不断接收GPS发送的时间码及其相关代码，并对接收到的数据进行分析，判断这些数据是否真实可靠。如果数据可靠即对母钟进行校对。如果数据不可靠便放弃，下次继续接收。 2.1.2主备母钟

跨时钟域处理

快时钟域信号到慢时钟域有可能的情况是：快时钟域信号宽度比慢时钟信号周期窄，导致漏采。解决的方法有： 1.将快时钟域信号延长，至少有慢时钟周期的一到两个周期宽 2.使用反馈的方法，快时钟域信号有效直到慢时钟域有反馈信号，表示已经正确采样此信号，然后快时钟域信号无效。

通过反馈的方式很安全，但是从上图可以看出来延时是非常大的。慢时钟采快时钟信号，然后反馈信号再由快时钟采。以上是简单的单个信号同步器的基本方法。多个信号跨时钟域多个控制信号跨时钟域仅仅通过简单的同步器同步有可能是不安全的。简单举例，b_load和b_en同步至a_clk时钟域，如果这两个信号有一个小的skew，将导致在a_clk时钟域中两个信号并不是在同一时刻起作用，与在b_clk中的逻辑关系不同。解决的方法应该比较简单，就是将b_load和b_en信号在b_clk时钟域中合并成一个信号，然后同步至a_clk中。如果遇到不能合并的情况，如译码信号。如下图

如果Bdec[0]、bdec[1]间存在skew将导致同步至a_clk中后译码错误，出现误码。在这种情况下，建议加入另一个控制信号，确保bdec[0]、bec[1]稳定时采。例如在bdec[0]、bec[1]稳定输出后一到两个周期b_clk域输出一个en信号，通知a_clk域此时可以采bdec[0]、bec[1]信号。这样可确保正确采样。数据路径同步对数据进行跨时钟域处理时，如果采用控制信号同步的方式进行处理的话，将是非常浩大的工程，而且是不安全的。简单来说，数据同步有两种常见的方式： 1.握手方式 2.FIFO 简要说下握手方式，无非就是a_clk域中首先将data_valid信号有效，同时数据保持不变，然后等待b_clk中反馈回采样结束的信号，然后data_valid信号无效，数据变化。如有数据需要同步则重复上述过程。握手方式传输效率低，比较适用于数据传输不是很频繁的，数据量不大的情况。 FIFO则适合数据量大的情况，FIFO两端可同时进行读/写操作，效率较高。而且如果控制信号比较多，也可采用fifo方式进行同步，将控制信息与数据打包，写入FIFO，在另一端读取，解码，取得数据和控制信息。

GPS时钟同步系统在网络系统中的技术方案

前言随着计算机和网络通信技术的飞速发展，火电厂热工自动化系统数字化、网络化的时代已经到来。这一方面为各控制和信息系统之间的数据交换、分析和应用提供了更好的平台、另一方面对各种实时和历史数据时间标签的准确性也提出了更高的要求。使用价格并不昂贵的GPS时钟来统一全厂各种系统的时钟，已是目前火电厂设计中采用的标准做法。电厂内的机组分散控制系统(DCS)、辅助系统可编程控制器(PLC)、厂级监控信息系统(SIS)、电厂管理信息系统(MIS)等的主时钟通过合适的GPS时钟信号接口，得到标准的TOD(年月日时分秒)时间，然后按各自的时钟同步机制，将系统内的从时钟偏差限定在足够小的范围内，从而达到全厂的时钟同步。一、GPS时钟及输出 1.1 GPS时钟全球定位系统(Global Positioning System，GPS)由一组美国国防部在1978年开始陆续发射的卫星所组成，共有24颗卫星运行在6个地心轨道平面内，根据时间和地点，地球上可见的卫星数量一直在4颗至11颗之间变化。 GPS时钟是一种接受GPS卫星发射的低功率无线电信号，通过计算得出GPS时间的接受装置。为获得准确的GPS时间，GPS时钟必须先接受到至少4颗GPS 卫星的信号，计算出自己所在的三维位置。在已经得出具体位置后，GPS时钟只要接受到1颗GPS卫星信号就能保证时钟的走时准确性。作为火电厂的标准时钟，我们对GPS时钟的基本要求是：至少能同时跟踪8颗

卫星，有尽可能短的冷、热启动时间，配有后备电池，有高精度、可灵活配置的时钟输出信号。 1.2 GPS时钟信号输出目前，电厂用到的GPS时钟输出信号主要有以下三种类型： 1.2.1 1PPS/1PPM输出此格式时间信号每秒或每分时输出一个脉冲。显然，时钟脉冲输出不含具体时间信息。 1.2.2 IRIG-B输出 IRIG(美国the Inter-Range Instrumentation Group)共有A、B、D、E、G、H几种编码标准(IRIG Standard 200-98)。其中在时钟同步应用中使用最多的是IRIG-B编码，有bc电平偏移(DC码)、1kHz正弦载波调幅(AC码)等格式。IRIG-B 信号每秒输出一帧(1fps)，每帧长为一秒。一帧共有100个码元(100pps)，每个码元宽10ms，由不同正脉冲宽度的码元来代表二进制0、1和位置标志位(P)，见图1.2.2-1。为便于理解，图1.2.2-2给出了某个IRIG-B时间帧的输出例子。其中的秒、分、时、天(自当年1月1日起天数)用BCD码表示，控制功能码(Control Functions，CF)和标准二进制当天秒数码(Straight Binary Seconds Time of Day，SBS)则以一串二进制“0”填充(CF和SBS可选用，本例未采用)。 1.2.3 RS-232/RS-422/RS-485输出此时钟输出通过EIA标准串行接口发送一串以ASCII码表示的日期和时间报文，每秒输出一次。时间报文中可插入奇偶校验、时钟状态、诊断信息等。此输出目前无标准格式，下图为一个用17个字节发送标准时间的实例：

XP系统时间同步解决方案

XP系统时间同步不成功_Windows time服务无法启动解决同步时间的服务器是:210.72.145.44 xp自带的时间同步服务器老是会连不上，而且时间还会差一秒。这里就教大家换成中科院国家授时中心的服务器，同步就方便多了。 1.双击右下角的时间。 2.把服务器改成210.72.145.44 3.按同步就可以了，一般不会出错。即使是高峰时期，三次之内闭成功，比美国的服务器好多了。另外系统默认的时间同步间隔只是7天，我们无法自由选择，使得这个功能在灵活性方面大打折扣。其实，我们也可以通过修改注册表来手动修改它的自动同步间隔。 1. 在“开始”菜单→“运行”项下输入“Regedit”进入注册表编辑器 2. 展开[HKEY_LOCAL_MACHINE\SYSTEM\CurrentControlSet\Services\W32Time\TimeProviders\Nt pClient ] 分支，并双击SpecialPollInterval 键值，将对话框中的“基数栏”选择到“十进制”上 3. 而这时在对话框中显示的数字正是自动对时的间隔(以秒为单位)，比如默认的604800就是由7(天)×24(时)×60(分)×60(秒)计算来的，看明白了吧，如果您想让XP以多长时间自动对时，只要按这个公式算出具体的秒数，再填进去就好了。比如我填了3天，就是259200。 Windows time服务用于和Internet同步系统时间，如果时间无法同步有可能是服务没有随系统启动,可以在运行处输入"services.msc"打开服务控制台，找到"windows time"服务设置为自动并启动即可。如果启动该服务时提示：错误1058:无法启动服务,原因可能是已被禁用与其相关联的设备没有启动。原因是windows time服务失效。修复： 1.运行cmd 进入命令行，然后键入 w32tm /register 正确的响应为：W32Time 成功注册。如果提示w32tm命令不内部或外部命令……，是因为系统盘下的system32目录不存在w32tm.exe和w32time.dll这两个文件，到网上下载一个或者到其他电脑复制过来放下这个目录下再运行 2.如果上一步正确，在cmd命令行或运行里用net start "windows time" 或net start w32time 启动服务。如果无法启动Windows Time服务，同时提示：系统提示“错误1083：配置成在该可执行

华东电网时钟统一(同步)系统技术规范标准

华东电网时间同步系统技术规范 Technical Specification for Time Synchronism System of EastChina Electric Power Network 前言华东电网已初步建成以超高压输电、大机组和自动化为主要特征的现代化大电网。它的运行实行分层控制，设备的运行往往要靠数百公里外的调度员指挥；电网运行瞬息万变，发生事故后更要及时处理，这些都需要统一的时间基准。为保证电网安全、经济运行，各种以计算机技术和通信技术为基础的自动化装置广泛应用，如调度自动化系统、故障录波器、微机继电保护装置、事件顺序记录装置、变电站计算机监控系统、火电厂机组自动控制系统、雷电定位系统等等。这些装置的正常工作和作用的发挥，同样离不开统一的全网时间基准。自动化装置内部都带有实时时钟，其固有误差难以避免，随着运行时间的增加，积累误差越来越大，会失去正确的时间计量作用，因此，如何对实时时钟实现时间同步，达到全网的时间统一，长期来一直是电力系统追求的目标。目前，这些装置内部的实时时钟一般都带有时间同步接口，可以由某一种与外部输入的时间基准同步或自带高稳定时间基准的标准时钟源，如GPS标准时间同步钟对其实现时间同步，这为建立时间同步系统，实现时间统一，提供了基础。有越来越多的单位已经建立或将要建立这样的时间同步系统。为了规范、指导时间同步系统的管理、设计、安装、测试和运行，特制订《华东电网时间同步系统技术规范》（以下简称《规范》）。本《规范》根据国内外涉及时间、时间统一技术的有关标准、建议、规范或规约，结合华东电网“统一时钟系统技术研究”的实践和有关时间同步的具体情况制订的。本《规范》的贯彻、实施，对提高华东电网全网时间统一准确度和改进系统运行、管理质量将起推动作用。本标准由国家电力公司华东公司提出。本标准由国家电力公司华东公司归口。本标准由国家电力公司华东公司生产科技部负责起草并解释。本标准主要起草人：朱缵震陈洪卿宋金安

FPGA与SoC芯片设计中五步法CDC跨时钟域检查方法学

Advanced Verification White Paper Five Steps to Quality CDC Verification Ping Yeung Ph.D. Mentor Graphics

CDC synchronizers are used to reduce the probability of metastable signals. Taking unpredictable metastable sig- nals and creating predictable behavior, they prevent metastable values from reaching the receiving clock domain.Metastability Effects Even when proper CDC synchronizers are used for all clock-domain crossings and all CDC protocols are cor-rectly implemented, metastability inevitably leads to unpredictable cycle-level timing [4, 5]. Traditional RTL simulation does not model metastability, therefore, it cannot be used to find functional problems that may arise when metastability manifests in hardware. We are going to show two scenarios in which the cycle-level timing of RTL simulation differs from the cycle-level timing of the actual hardware in the presence of metastability.In Figure 3, the incoming CDC signal, cdc_d , violates the register setup time. Although it is sampled correctly in RTL simulation, the register is metastable and the output settles to 0. As a result, the hardware transition is delayed by one cycle. Figure 2: A two-register CDC synchronizer. Figure 4: Hold time violation: hardware transition is advanced by one cycle. Figure 3: Setup time violation: hardware transition is delayed by one cycle.

全厂网络时钟同步方案

全厂网络时钟同步方案陈银桃，陆卫军，张清，章维浙江中控技术股份有限公司，浙江杭州，310053 摘要：当前工控领域石化项目如乙烯、炼油日益趋向大型化、一体化和智能化。一个大型石化项目往往集成多套独立系统如DCS、SIS、CCS等，同时要求所有系统使用同一套网络时钟同步系统。本文提供了几种全厂网络时间同步方案，并分析了每个方案的优缺点和适用场合。关键词：全厂网络时钟同步，SNTP,二级网络时钟同步方案，Private VLAN，ACL,路由，NAT Ways to Implement The Network Time Synchronization In The Plant Chen Yintao Zhejiang SUPCON Co., Ltd., Hangzhou, Zhejiang, 310053 Abstract:The petrochemical projects in the industrial control area run to large, integrative and intelligentized.A large petrochemical project always need to be integrated with many systems like DCS, SIS, CCS and so on .The network of these systems must be independent,while they should use the same network time synchronizer to achieve time synchronization.This article propose several implements of the network time synchronization in the whole plant. Keywords:Network Time Synchronization, NTP, Private VLAN, ACL, Route, NAT. 引言随着国民经济发展，工控领域也随之蓬勃发展，石化项目如乙烯、炼油等日益趋向大型化、一体化和智能化。大型化体现在项目规模的剧增，典型项目如百万吨乙烯、千万吨炼油。一体化体现在一个大型石化项目往往集成多套系统如DCS、SIS、CCS，这些系统在功能、网络上分别独立，但需要实现全厂统一的时钟同步，以保持全厂所有系统的时钟同步。普通的网络时钟同步服务器提供的网口较少，一般都在4个以下，同时可支持1-4个网络的系统时钟同步。当需要同步的子系统较多时，则需要配置可同时支持二三十个网络的特殊网络时钟同步服务器。但是在企业建设初期，往往很难准确预计将来的网络发展规模，这就需要事先规划设计

Xilinx FPGA 设计中的跨时钟域问题

浅谈XLINX FPGA设计中跨时钟域的同步设计问题摘要本文介绍了FPGA设计中的同步设计原则并对FPG A设计中的触发器亚稳态问题进行了阐述本文通过具体的设计实例论证了跨时钟域同步处理的必要性并介绍了一种实现跨时钟域同步处理的方法和其具体电路关键字同步设计异步设计触发器亚稳态时序稳定一同步设计的原则尽量使用同步电路避免使用异步电路这句话是电路设计的几个原则之一同异步设计相比同步设计设计出来的电路更稳定可靠在XILINX FPGA设计中时常有设计人员遇到如下类似的问题设计的电路升级困难可移植性差也就是说一些原本工作正常的电路移植到高端的FPGA中就根本工作不起来了设计的电路一致性差同一电路设计每次布线后工作的结果不同设计的电路时序仿真正常但实际电路上却工作不起来设计的电路极易受毛刺的干扰通常这些类似的问题都于电路的异步设计有关二亚稳态图1 触发器的亚稳态示意图对于触发器当时钟沿到来时其输入要求是稳定的这时其输出也是稳定的但假如时钟沿到来时其输入也正在变化即翻转这时触发器会瞬时进入亚稳态通常触发器对输入信号都有一个建立时间的要求也即setup时间当这一建立时间得不到满足时触发器也会进入瞬时亚稳态如图1 通常触发器即使进入亚稳态也会很快进入稳态但其输出值是不定的这有可能对使我们设计的FPGA模块尤其是哪些有复杂状态机的模块产生错误的逻辑对于亚稳态问题我们还应明白亚稳态问题并非指输出结果数据的不确定性而是指输出变化的时序不确定性遵循同步设计的原则有助于解决亚稳态问题使我们设计出稳定可靠的电路模块对于单时钟系统我们可以很方便地设计出稳定易于设计及仿真的同步单一时钟系统但在电信和数据通讯领域中我们设计的系统中往往具有多个时钟往往需要将数据或时序由一个时钟域传到另一个时钟域这类设计的难点在于实现不同时钟域之间数据和时序变化的稳定可靠地传递采用经验证的设计技术可以实现跨时钟域的同步设计进而设计出可靠工作的电路三跨时钟域的异步设计案例本人曾经设计过如下几个模块这些模块中的几个子模块分别工作在各自的时钟域

大楼工程弱电时钟系统解决方案

大楼工程弱电系统时钟系统解决方案西安同步电子科技有限公司二零一四年

大楼工程弱电时钟系统解决方案时钟系统概述概述根据大楼建设工程弱电系统设计要求，本工程设置时钟系统用于统一区域内的时间信息。标准时钟系统是为工作人员准确、标准的时间，同时也可以为其它智能化系统提供标准的时间源。标准时钟系统的设计将结合实际需要，保证相关人员都能清晰地看到的时钟，并掌握准确时间。本工程时钟系统主要由网络时间服务器、网络数字式子钟组成。本系统从GPS地球同步卫星上获取标准时钟信号信息，将这些信息TCP/IP网络传输，传输到各个壁挂网络数字时钟，实现整个子母钟系统的时间统一。系统特点精确度高本系统能够接收来自GPS的标准时间信号，通过网络授时协议NTP/SNTP发送至系统的各个部分，实现无累积误差运行。可靠性高(系统冗余) 本系统对时间服务器的关键设备都采用无风扇设计，具有四个独立的网络授时接口，当某个网络授时单元发生故障时，能够切换到另外一个单元，实现冗余备份的目的。兼容性好系统采用分布式结构，由标准化的软件及硬件组成，用户可按照需要灵活配置和扩容。根据将来发展的需要，可以将子钟接口分别扩展到128个或256个以满足系统扩容要求。维护方便本系统所有主控板、信号板、接口板均采用了目前国际上流行的模块化设计，使相同规格的设备和接口板具有可互换性；积木式结构还为业主未来系统的增容和扩展提供极大的便利。时钟系统设计与制造技术规范系统设计规范采用标准电气装置安装工程施工及验收规范GBJ/232-92 设备可靠性试验规范GB50807-86 国际电气与电子工程师协会（IEEE）国际电子学会（IEC）

跨时钟域问题

Metastability in the asynchronous clocks and Synchronizer 摘要：相较纯粹的单一时钟的同步电路设计，设计人员更多遇到的是多时钟域的异步电路设计。因此，异步电路设计在数字电路设计中的重要性不言而喻。本文主要就异步设计中涉及到的亚稳态问题，作简要介绍，并提出常用的解决办法——即同步器的使用。关键词：异步电路设计、亚稳态、同步器。 Abstract: Compared with the pure one-clock synchronous designs，the designers more often deal with the multi-clock asychronous designs. Therefore, asynchronous circuit design is very important in the field of digital circuit design. This paper briefly describes the problematic metastability in the asynchronous designs and presents a regular solution——synchronizer. Key words: Asynchronous circuit design, Metastability, Synchronizer. 毫无疑问，单一时钟域的电路设计是数字电路中最基本的技能，其时序分析（Timing Analysis）也是最简单的。与之相对，在多时钟域中跨时钟域传输信号易出现亚稳态，加上自动时序分析工具对异步信号处理的力不从心，这些都使得多时钟域的异步设计和分析较为困难。不幸的是，现实世界是异步的。如我们常常看见的键盘输入、磁盘文件传输、UART（通用异步收发器）等等，都是异步时序的事例。 1 亚稳态（metastability）时序电路采用触发器和锁存器作为存储单元，这两种器件都易进入亚稳态[1]。所谓亚稳态是指触发器无法在某个规定的时间段内达到一个可确认的状态。如图1所示，对任何一种触发器，在时钟触发沿前后存在一个小的时间窗口（称为判决窗口，decision window），输入信号在判决窗口内必须保持稳定，否则，触发器就会进入亚稳态，既无法预测该单元的的输出电平，也无法预测何时输出才能稳定在某个电平上。这个判决窗口由建立时间（setup time）和保持时间（hold time）两部分组成。并且时间窗口也是多种因素的函数，包括触发器设计、实现技术、运行环境以及无缓冲输出的负载等。输入信号陡峭的边沿可以将此窗口减至最小，随着时钟频

电力时钟同步系统解决方案

电力GPS时钟同步系统解决方案北京创想京典科技发展有限公司科技领先铸就最佳

什么是时间？时间是一个较为抽象的概念，爱因斯坦在相对论中提出：不能把时间、空间、物质三者分开解释，"时"是对物质运动过程的描述，"间"是指人为的划分。时间是思维对物质运动过程的分割、划分。在相对论中，时间与空间一起组成四维时空，构成宇宙的基本结构。时间与空间都不是绝对的，观察者在不同的相对速度或不同时空结构的测量点，所测量到时间的流逝是不同的。广义相对论预测质量产生的重力场将造成扭曲的时空结构，并且在大质量（例如：黑洞）附近的时钟之时间流逝比在距离大质量较远的地方的时钟之时间流逝要慢。现有的仪器已经证实了这些相对论关于时间所做精确的预测，并且其成果已经应用于全球定位系统。另外，狭义相对论中有“时间膨胀”效应：在观察者看来，一个具有相对运动的时钟之时间流逝比自己参考系的（静止的）时钟之时间流逝慢。就今天的物理理论来说时间是连续的，不间断的，也没有量子特性。但一些至今还没有被证实的，试图将相对论与量子力学结合起来的理论，如量子重力理论，弦理论，M理论，预言时间是间断的，有量子特性的。一些理论猜测普朗克时间可能是时间的最小单位。

什么是时间？根据斯蒂芬·威廉·霍金（Stephen William Hawking）所解出广义相对论中的爱因斯坦方程式，显示宇宙的时间是有一个起始点，由大霹雳（或称大爆炸）开始的，在此之前的时间是毫无意义的。而物质与时空必须一起并存，没有物质存在，时间也无意义。

卫星时钟系统为什么含有精确的时间信息？地球本身是一个不规则的圆，加上地球自转和公转的误差，如果仅仅依靠经度、纬度、海拔高度三个参数来定位的偏差会很大，所以引入了一个时间参数，每个卫星都内置了一个高稳定度的原子钟！

跨时钟域信同步方法种

跨时钟域信号同步方法6种 ASIC中心 1 引言基于FPGA的数字系统设计中大都推荐采用同步时序的设计，也就是单时钟系统。但是实际的工程中，纯粹单时钟系统设计的情况很少，特别是设计模块与外围芯片的通信中，跨时钟域的情况经常不可避免。如果对跨时钟域带来的亚稳态、采样丢失、潜在逻辑错误等等一系列问题处理不当，将导致系统无法运行。本文总结出了几种同步策略来解决跨时钟域问题。 2 异步设计中的亚稳态触发器是FPGA设计中最常用的基本器件。触发器工作过程中存在数据的建立(setup)和保持(hold)时间。对于使用上升沿触发的触发器来说，建立时间就是在时钟上升沿到来之前，触发器数据端数据保持稳定的最小时间。而保持时间是时钟上升沿到来之后，触发器数据端数据还应该继续保持稳定的最小时间。我们把这段时间成为setup-hold时间(如图1所示)。在这个时间参数内，输入信号在时钟的上升沿是不允许发生变化的。如果输入信号在这段时间内发生了变化，输出结果将是不可知的，即亚稳态 (Metastability) 图1 一个信号在过渡到另一个时钟域时，如果仅仅用一个触发器将其锁存，那么采样的结果将可能是亚稳态。这也就是信号在跨时钟域时应该注意的问题。如图2所示。信号dat经过一个锁存器的输出数据为a_dat。用时钟b_clk进行采样的时候，如果a_dat正好在b_clk的setup-hold时间内发生变化，此时b_ dat就既不是逻辑"1"，也不是逻辑"0"，而是处于中间状态。经过一段时间之后，有可能回升到高电平，也有可能降低到低电平。输出信号处于中间状态到恢复为逻辑"1"或逻辑"0"的这段时间，我们

跨时钟域问题(Clock Domain Crossing)

跨时钟域问题(Clock Domain Crossing) –同两个时钟域打交道！引言：设计者有时候需要将处于两个不同时钟域的系统对接，由于接口处是异步（会产生setuptime 和holdtime violation，亚稳态以及不可靠的数据传输）的，因此处理起来较同步逻辑更棘手，需要寻求特殊处理来进行接口界面的设计。任意的两个系统如果满足以下条件之一，就可称其为异步的： (1)工作在不同的时钟频率上； (2)工作频率相同，但是相位不相同；处理跨时钟域的数据传输，有两种实现方案：（1）采用握手信号来交互（2）以异步FIFO来实现 1.1、以握手信号交互：假设系统A以这种方式向系统B传递数据，握手信号分别为req和ack。握手协议： Transmitter asserts the req (request) signal, asking the receiver to accept the data on the data bus.

Receiver asserts the ack (acknowledge) signal, asserting that it has accepted the data. 这种处理跨时钟域的方式很直接，但是也最容易产生亚稳态，由于系统A发送的req信号需要系统B中的时钟去sample，而系统B发出的ack信号又需要系统A中的时钟去sample，这样两边都存在着setup time和hold time violation的问题。为了避免由于setup time和hold time vilation所造成的亚稳态，通常我们可以将异步时钟域交互的信号用local system的时钟打两级甚至三级寄存器，以此来消除亚稳态的影响。下图以系统A发送到系统B的req信号示例消除亚稳态的方法：当然，这种处理方式是以损失传输速率为代价的，加入两到三级寄存器同步异步时钟域的信号，会有许多时钟周期浪费在了系统的“握手”。有时候，我们也会对数据多打两拍reg来同步，但通常情况下，我们并不会采取这种方式，它不仅需要较多逻辑，而且收效甚微。通常对数据的同步是以异步FIFO来实现的。下图给出了1bit数据传输打两拍reg所做的同步，从中可以发现，与前面的握手信号处理完全一致。 1.2 结合实际工作谈谈以握手信号处理的跨时钟域问题由于所在项目的逻辑设计相当庞大，超出了最初的预估，同时也鉴于产品化方向考虑可以单独流片，因此对整个逻辑结构进行了划分，在做FPGA原型验证的时候，将这两块逻辑分别映射到不同的器件单元中，这里暂且称它们为wrapper0和wrapper1。实践结果表明，wrapper0和wrapper1的相位需要存在180度的反相，弥补板级走线的延迟影响。

NTP时钟同步方案

NTP时钟同步系统技术方案

目录目录 (2) 一、系统技术规范 (3) 二、时钟系统设计 (5) 1、概述 (5) 1.1、系统特点 (5) 1.2、优化后的时钟同步系统具有以下优势 (5) 2、系统设计原则 (5) 2.1、安全性、可靠性 (6) 2.2、经济合理性 (6) 2.3、先进性、成熟性、可持续性 (6) 2.4、标准性、开放性、互联互通性 (6) 2.5、可用性 (6) 2.6、可兼容性和可扩充性 (7) 2.7、抗干扰性 (7) 2.8、环保低功耗 (7) 2.9、制造工艺规范化 (7) 2.10、设备管理集中化 (7) 3、时钟同步系统架构 (7) 3.1、方案优化的必要性 (7) 3.2、时钟同步系统优化方案 (8) 3.3、时钟同步系统原理 (9) 3.4、工作原理 (9) 4、系统设备结构 (10)

一、系统技术规范系统所遵循的国际、国家、行业及企业标准包括： GBJ42-81《工业企业通信设计规范》 GBJ79-85《工业企业通信接地设计规范》 GB/T 4857.1-92《包装运输包装件试验时各部位的标示方法》 GB 3873-83《通信设备产品包装通用技术条件》 GB 50174-93《电子计算机机房设计规范》 GB50807-86《设备可靠性试验规范》 GB 50254-96《电气装置安装工程施工及验收规范》 GB 50311-2007《综合布线系统工程设计规范》 YD/T 1012-1999《数字同步网节点时钟系列及其定时特性》 JGJ/T 16-92《民用建筑电气设计规范》 YD/T 5089-2005《数字同步网工程设计规范》 YD/T 5027-2005《通信电源集中监控系统工程设计规范》 YD 5098-2005《通信局（站）防雷与接地工程设计规范》 YD/T5120-2005《无线通信系统室内覆盖工程设计规范》 GA/T331-2001《公安移动通信网警用自动级通信系统工程设计技术规范》电磁兼容和防雷设计相关标准包括： IEC61000-6-2《工业环境中发射标准》 IEC61000-6-4《工业环境中抗扰度》 IEC61000-4-2《静电放电抗扰度试验》 IEC61000-4-3《射频电磁场辐射抗扰度试验》 IEC61000-4-4《电快速瞬变脉冲群抗扰度试验》 IEC61000-4-5《浪涌（冲击）抗扰度试验》 IEC61000-4-6《射频场感应的传导骚扰抗扰度》 IEC CISPR 22 1997《信息技术设备的无线电干扰限值和测量方法》 GB50057-94《建筑物防雷设计规范》 IEC61312-95《雷电电磁脉冲的防护》 YD5068-98《移动通信基站防雷与接地设计规范》

网络时钟系统方案

时钟系统技术方案烟台北极星高基时间同步技术有限公司 2012年3月

第一部分：时钟系统技术方案一、时钟系统概述 1.1概述根据办公楼的实际情况，特制定如下施工设计方案：时钟系统主要由GPS接收装置、中心母钟、二级母钟(中继器)、全功能数字显示子钟、、传输通道和监测系统计算机组成。系统中心母钟设在中心机房内，其他楼各设备间设置二级母钟，在各有关场所安装全功能数字显示子钟。系统中心母钟接收来自GPS的标准时间信号，通过传输通道传给二级母钟，由二级母钟按标准时间信号指挥子钟统一显示时间；系统中心母钟还通过传输系统将标准时间信号直接传给各个子钟，为楼宇工作人员提供统一的标准时间二、时钟系统功能根据本工程对时钟系统的要求，时钟系统的功能规格如下：时钟系统由GPS校时接收装置（含防雷保护器）、中心母钟、扩容接口箱、二级母钟、数字式子钟、监控终端（也称监测系统计算机）及传输通道构成。其主要功能为： ☉显示统一的标准时间信息。 ☉向其它需要统一时间的系统及通信各子系统网管终端提供标准时间信息。 2.1 中心母钟系统中心母钟设置在控制中心设备室内，主要功能是作为基础主时钟，自动接收GPS的标准时间信号，将自身的精度校准，并分配精确时间信号给子钟，二级母钟和其它需要标准时间的设备，并且通过监控计算机对时钟系统的主要设备进行监控。中心母钟主要由以下几部分组成： ☉标准时间信号接收单元 ☉主备母钟（信号处理单元） ☉分路输出接口箱 ☉电源中心母钟外观示意图见（附图） 2.1.1标准时间信号接收单元标准时间信号接收单元是为了向时间系统提供高精度的时间基准而设置的，用以实现时间系统的无累积误差运行。在正常情况下，标准时间信号接收单元接收来自GPS的卫星时标信号，经解码、比对后，经由RS422接口传输给系统中心母钟，以实现对母钟精度的校准。系统通过信号接收单元不断接收GPS发送的时间码及其相关代码，并对接收到的数据进行分析，判断这些数据是否真实可靠。如果数据可靠即对母钟进行校对。如果数据不可靠便放弃，下次继续接收。

跨时钟域设计问题与方法

1.1ASYNCHRONOUS INTERFACE – CDC GUIDELINE 1.1.1INTRODUCTION ASIC design is becoming more complex due to more and more IP integrated in a chip, and data is frequently transferred from one clock domain to another domain. Clock domain crossing issue becomes more and more important vector in a multi-clock, stable work chip. This document mainly introduce below topics: a. Where will occur CDC; b. What problem will occur due to CDC issue; c. How to design CDC logic correctly. 1.1.2APPLICATION AREA In a multi-clock design, clock domain crossing occurs whenever data is transferred from a flop driven by one clock to a flop driven by another clock. As it is shown in Figure 1-1, Figure 1-1 Clock domain crossing *Note: definition of terminology: Source clock: Clock A in figure 1-1 is defined as source clock; Destination clock: Clock B in figure 1-1 is defined as destination clock; Source clock domain: All the logic design whose reference clock is Clock A, like flip-flop FA in figure 1-1; Destination clock domain: All the logic design whose reference clock is Clock B, like flip-flop FB in figure 1-1; 1.1.3PROBLEM DEFINITION Meta-stability, glitch, multi-fanout and re-convergence may occur in an asynchronous design, they may cause design entering an un-anticipant state and result in function error.

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