EDA技术题库

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一．填空题

1. Verilog的基本设计单元是模块。它是由两部分组成，一部分描述接口；另一部分描述逻辑功能，即定义输入是如何影响输出的。

2. 用assign描述的语句我们一般称之为组合逻辑，并且它们是属于并行语句，即于语句的书写次序无关。而用always描述的语句我们一般称之为组合逻辑或时序逻辑，并且它们是属于串行语句，即于语句的书写有关。

3．在case语句中至少要有一条default语句。

4. 已知x=4’b1001,y=4’0110,则x的4位补码为4’b1111，而y的4位的补码为4’b0110 。

5. 两个进程之间是并行语句。而在Always中的语句则是顺序语句。

6.综合是将高层次上描述的电子系统转换为低层次上描述的电子系统，以便于系统的具体硬件实现。综合器是能自动将高层次的表述（系统级、行为级）转化为低层次的表述（门级、结构级）的计算机程序

7. 设计输入的方式有原理图、硬件描述语言、状态图以及波形图。

8.按照仿真的电路描述级别的不同，HDL仿真器可以完成：系统级仿真，行为级仿真，RTL 级仿真，门级（时序）仿真。按照仿真是否考虑硬件延时分类，可以分为：功能仿真和时序仿真。仿真器可分为基于元件（逻辑门）仿真器和基于HDL语言的仿真器

9. IP核是知识产权核或知识产权模块，在EDA技术中具有十分重要的地位。半导体产业的IP定义为用于ASIC或FPGA中的预先设计好的电路功能模块。IP分为软IP、固IP和硬IP。

10.可编程逻辑器件PLD是一种通过用户编程或配置实现所需逻辑功能的逻辑器件，也就是说用户可以根据自己的需求，通过EDA开发技术对其硬件结构和工作方式进行重构，重新设计其逻辑功能

11.两种可编程逻辑结构是基于与-或阵列可编程结构（乘积项逻辑可编程结构）、基于SRAM 查找表的可编程逻辑结构

12.PLD按集成度分类：简单PLD、复杂PLD；按结构分类：基于“与-或”阵列结构的器件、基于查找表结构的器件；从编程工艺上分类：熔丝型、反熔丝型、EPROM型、EEPROM型、SRAM 型、Flash型

13.Verilog的端口模式有三种：输入端口、输出端口、双向端口，对应的端口定义关键词分别是：input、output、inout

14.Verilog中常用有两种变量：寄存器型变量（用reg定义）、网线型变量（用wire定义）

15.Verilog有两种赋值方式：阻塞式赋值（=）、非阻塞式赋值（<=）

16.Verilog有四种循环语句：for语句、repeat语句、while语句、forever语句17.Verilog 的描述风格：RTL描述、数据流描述、行为描述、结构描述

18.从状态机的信号输出方式上分，有Mealy型和Moore型两种状态机；从状态机的描述结构上分，有单过程状态机和多过程状态机；从状态机表达方式上分，有符号化状态机和确定状态编码的状态机；从状态机编码方式上分，有顺序编码状态机、一位热码编码状态机或其他编码方式状态机。

19.四种简单逻辑器件：PROM中固定的与阵列，可编程或阵列；PLA是与阵列、或阵列都可编程；PAL中或阵列固定，与阵列可编程；GAL是或阵列、与阵列都可编程，输入部分增加了输出逻辑同单元（OLMC）

20.CPLD的组成结构：逻辑阵列块（由逻辑宏单元构成）、扩展乘积项（共享和并联）、可编程连线阵列、I/O控制块

21.FPGA的组成结构：逻辑阵列块LAB（由多个逻辑宏单元构成）、嵌入式存储器块、嵌入式硬件乘法器、I/O单元和PLL等模块。

22.某一纯组合电路输入为in1，in2和in3，输入出为out，则该电路描述中always的事件表达式应写为always@(in1,in2,in3 );若某一时序电路由时钟clk信号上升沿触发，同步高电平复位信号rst清零，该电路描述中always的事件表达是应该写为always @(posedge clk )。

23.在模块中对任务进行了定义，调用此任务，写出任务的调用 mytast(f,g,m,n,p) 。task mytast; 要求：变量的传递关系如下

output x,y; m——a，n——b，p——c，x——f，y——g

input a,b,c;

…….

endtask

24.if(a) out1<=int1; 当a= 1 执行out1<=int1

else out1<=int2; 当a= 0 执行out1<=int2

25.4’ b1001<<2= 4’b0100，4’ b1001>>2= 4’b0010 。

26.下面程序中语句5、6、7、11是并行执行，语句9、10是顺序执行

1 module M(……);

2 input ……. ;

3 output ……；

4 reg a,b……；

5 always@(……..)

6 assign f=c&d;

7 always@(……..)

8 begin

9 a=…….；

10 b=…….；

end

11 mux mux1(out,in0,in1);

endmodule

27. 用EDA技术进行电子系统设计的目标是最终完成

28. 可编程器件分为CPLD和FPGA。

29. 随着EDA技术的不断完善与成熟，自顶向下的设计方法更多的被应用于Verilog HDL 设计当中。

30. 目前国际上较大的PLD器件制造公司有ALtera和Xilinx公司。

31. 完整的条件语句将产生组合电路，不完整的条件语句将产生时序电路。

32. 阻塞性赋值符号为=，非阻塞性赋值符号为 <= 。

33．有限状态机分为

34、EDA

35．状态机常用状态编码有二进制、格雷码和独热码。

36．Verilog HDL中任务可以调用其他任务和函数。

37．系统函数和任务函数的首字符标志为$，预编译指令首字符标志为#。

38．可编程逻辑器件的优化过程主要是对速度和资源的处理过程。

39、大型数字逻辑电路设计采用的IP核有软IP、固IP和硬IP。

二.简答题

1.简述自顶向下的设计方法

答：①从自然语言说明到HDL的系统行为描述；②从HDL的系统行为描述到RTL描述；③从RTL描述到逻辑门级描述；④从门级描述到最终可以物理布线实现的底层电路；(以上可以理解成是逐步综合的过程。)⑤后期设计还包括涉及硬件实现和测试。

2.简述EDA的设计流程

答：①图形输入:a.原理图b.硬件描述语言c.状态图d.波形图；②HDL文本输入；③综合；

④适配；⑤功能仿真与时序仿真；⑥编程下载；⑦硬件测试

3.简述过程语句的执行过程

答：①由always@引导的过程语句结构是Verilog中最常用和最重要的语句结构。②任何顺序语句都必须放在过程语句结构中。③通常要求将过程语句中所有的输入信号都放在敏感信号表中。(a.用文字or连接所有敏感信号。b.用逗号区分或连接所有敏感信号。c.省略形式，只写成(*)，或直接写成 always @ * ，显然试图通过选择性地列入敏感信号来改变逻辑设计是无效的。)④过程语句的执行依赖于敏感信号的变化（发生事件）。当某一敏感信号发生变化，过程语句被启动，内部的所有顺序语句被执行一遍，然后返回过程起始端，再次进入等待状态，直到下一次某一敏感信号发生变化再次进入“启动-运行”状态。过程语句结构是一个不断重复运行的模块。⑤一个模块中可以包含任意个过程语句，过程语句本身属于并行语句，而由过程引导的各类语句属于顺序语句。

4.简述什么是元件例化

答：元件例化就是引入一种连接关系，将预先设计好的元件，与当前设计模块中的指定端口相连接，从而构成层次化的设计方式。元件例化可以是多层次的，一个调用了较低层次元件的设计模块，也可以被更高层次的设计模块调用，成为高层次设计模块中的一个元件。被例化的元件可以以不同的形式出现，可以是Verilog设计文件，可以是FPGA元件库中的元件，或者是以别的硬件描述语言设计的元件，还可以是IP核。

5. 简要说明仿真时阻塞赋值与非阻塞赋值的区别

非阻塞（non-blocking)赋值方式 ( b<= a)：

b的值被赋成新值a的操作, 并不是立刻完成的，而是在块结束时才完成；块内的多条赋值语句在块结束时同时赋值；硬件有对应的电路。阻塞（blocking)赋值方式 ( b = a)：b的值立刻被赋成新值a；完成该赋值语句后才能执行下一句的操作；硬件没有对应的电路，因而综合结果未知。

阻塞赋值是在该语句结束是立即完成赋值操作；非阻塞赋值是在整个过程块结束是才完成赋值操作。

6.简述if语句的几种主要结构

答：①if(条件表达式)

begin 语句块；end

②if(条件表达式)

begin 语句块1；end

else begin 语句块2；end

③if(条件表达式1)

begin 语句块1；end

else if(条件表达式2)

begin 语句块2；

end …

else if(条件表达式n)

begin 语句块n；end

else begin 语句块n+1；end

7.简述Moore型和Mealy型状态机的区别

答：Mealy型状态机的输出是当前状态和所有输入信号的函数，它的输出是在输入变化后立即发生的，不依赖时钟的同步。Moore型状态机的输出则仅为当前状态的函数，这类状态机在输入发生变化时还必须等待时钟的到来，时钟状态发生变化时才导致输出的变化，所以比Mealy机要多等待一个时钟周期。

8.always语句和initial语句的关键区别是什么？能否相互嵌套？（5分）

always语句是循环语句，initial只执行一次。它们不能嵌套。

9.画出下面程序段中r(reg型)的仿真波形 (6分)

fork

#20 r=1’ b0;

#10 r=1’ b1;

#15 r=1’ b1;

#25 r=1’ b1;

#5 r=1’ b0;

join

10.画出下面程序综合出来的电路图。(7分)

always@(posedge clk)

begin

q0<=~q2;

q1<= q0;

q2<= q1;

End

11.HA模块程序如下，写出引用HA模块描述FA模块的Verilog程序。(7分)

module HA(A,B,S,C);

input A,B;

output S,C;

assign {C,S}=A+B;

endmodule

module FA(A,B,Ci,Co,S);

input A,B,Ci;

output Co,S;

wire Sl,C1,C2;

HA a(A,B,Sl,C1);

HA b(Sl,Ci,C2,S);

assign Co=C1|C2;

endmodule

12、写出下面程序中变量x，y，cnt，m，q的类型(5分)

Assgin x=y;

always@(posegde clk)

begin

cnt=m+1;

q=~q;

end

13.initial和always预计的关键区别是什么？

intial只能用在仿真中，只在0时刻开始执行一次

always可以用在仿真中也可以用在综合中，只要触发条件满足，就会重复执行其中的语句14.定义如下的变量和常量：

（1）定义一个名为count的整数；（integer count）

（2）定义一个名为ABUS的8位wire总线；(wire [7:0] ABUS)

（3）定义一个名为address的16位reg型变量，并将该变量的值赋为十进制数128；(reg [15:0] address address = 16'd128)

（4）定义参数Delay_time, 参数值为8；(parameter Delay_time = 8)

（5）定义一个名为DELAY的时间变量；(没讲过)

（6）定义一个32位的寄存器MYREG；(reg [31:0] MYREG；)

（7）定义一个容量为128，字长为32位的存储器MYMEM；(reg [31:0] MYMEM [127:0]) 15.下列标识符哪些是合法的，哪些是错误的？

Cout(y), 8sum(n), \a*b(y), _data(y), \wait(y), initial(n), $latch(n)

16.下列数字的表示是否正确？

6'd18(y), 'Bx0(y), 5'b0x110(y), 'da30(n), 10'd2(y), 'hzF(y)

17.简述有限状态机FSM分为哪两类？有何区别？有限状态机的状态编码风格主要有哪三种？

根据内部结构不同可分为摩尔型状态机和米里型状态机两种。摩尔型状态机的输出只由当前状态决定，而次态由输入和现态共同决定；米里型状态机的输出由输入和现态共同决定，而次态也由输入和现态决定。

状态编码主要有三种：连续二进制编码、格雷码和独热码。

18.简述基于数字系统设计流程包括哪些步骤?

包括五个步骤：

⑴、设计输入：将设计的结构和功能通过原理图或硬件描述语言进行设计或编程，进行语法或逻辑检查，通过表示输入完成，否则反复检查直到无任何错误。

⑵、逻辑综合：将较高层的设计描述自动转化为较低层次描述的过程，包括行为综合，逻辑综合和版图综合或结构综合，最后生成电路逻辑网表的过程。

⑶、布局布线：将综合生成的电路网表映射到具体的目标器件中，并产生最终可下载文

件的过程。

⑷、仿真：就是按照逻辑功能的算法和仿真库对设计进行模拟，以验证设计并排除错误

的过程，包括功能仿真和时序仿真。

⑸、编程配置：将适配后生成的编程文件装入到PLD器件的过程，根据不同器件实现编程或配置。

19.简述Verilog HDL编程语言中函数与任务运用有什么特点？

20.简述FPGA与CPLD两种器件应用特点。

CPLD与FPGA都是通用可编程逻辑器件，均可在EDA仿真平台上进行数字逻辑电路设计，它们不同体现在以下几方面：

⑴FPGA集成度和复杂度高于CPLD，所以FPGA可实现复杂逻辑电路设计，而CPLD适合简单和低成本的逻辑电路设计。

⑵、FPGA内主要由LUT和寄存器组成，倾向实现复杂时序逻辑电路设计，而CPLD内主要由乘积项逻辑组成，倾向实现组合逻辑电路设计。

⑶、FPGA工艺多为SRAM、flash等工艺，掉电后内信息消失，所以该类型需外配存储器，而CPLD工艺多为EEPROM等工艺，掉电后信息不消失，所以不用外配存储器。

⑷、FPGA相对CPLD成本高，但都可以在内都镶嵌硬核和软核，实现片上系统功能。

三.选择题

1、已知“a =1b’1; b=3b'001;”那么{a,b}＝（C ）

(A) 4b'0011 (B) 3b'001 (C) 4b'1001 (D) 3b'101

2、在verilog中，下列语句哪个不是分支语句？（ D ）

(A) if-else (B) case (C) casez (D) repeat

4、在verilog语言中，a=4b'1011，那么 &a=（D ）

(A) 4b'1011 (B) 4b'1111 (C) 1b'1 (D) 1b'0

5、在verilog语言中整型数据与（C）位寄存器数据在实际意义上是相同的。

(A) 8 (B) 16 (C) 32 (D) 64

6、大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是___C____ 。

A．FPGA全称为复杂可编程逻辑器件；

B．FPGA是基于乘积项结构的可编程逻辑器件；

C．基于SRAM的FPGA器件，在每次上电后必须进行一次配置；

D．在Altera公司生产的器件中，MAX7000系列属FPGA结构。

7. 子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；指出下列哪些方法是面积优化___B______。

①流水线设计

②资源共享

③逻辑优化

④串行化

⑤寄存器配平

⑥关键路径法

A．①③⑤ B．②③④ C．②⑤⑥ D．①④⑥

8、下列标识符中，_____A_____是不合法的标识符。

A．9moon B．State0 C． Not_Ack_0 D． signall

9、下列语句中，不属于并行语句的是：____D___

A. 过程语句 B．assign语句 C．元件例化语句 D．case语句

6、10、P,Q,R都是4bit的输入矢量，下面哪一种表达形式是正确的5)

1)input P[3:0],Q,R;

2)input P,Q,R[3:0];

3)input P[3:0],Q[3:0],R[3:0];

4)input [3:0] P,[3:0]Q,[0:3]R;

5)input [3:0] P,Q,R;

1、下列标示符哪些是合法的（B）

A、$time

B、_date

C、8sum

D、mux#

2、如果线网类型变量说明后未赋值，起缺省值是（D） A、x B、1 C、0 D、z

3、现网中的值被解释为无符号数。在连续赋值语句中，assign addr[3:0]=-3;addr被赋予的值是（A）

A、4’b1101

B、4’b0011

C、4’bxx11

D、4’bzz11

4、reg[7:0] mema[255:0]正确的赋值是（A）

A、mema[5]=3’ d0,

B、8’ d0;

C、1’ b1;

D、mema[5][3:0]=4’ d1

5、在code模块中参数定义如下，请问top模块中d1模块delay1、delay2的值是( D) module code(x,y); module top; paramee delay1=1,delay2=1; …………….

……………………………… code #(1,5) d1(x1,y1); endmodule endmodule A、（1,1） B、（5,5） C、（5,1） D、（1,5）

6、“a=4’ b11001,b=4’ bx110”选出正确的运算结果（B） A、a&b=0 B、a&&b=1 C、b&a=x D、b&&a=x

7、时间尺度定义为timescale 10ns/100ps，选择正确答案（C）

A、时间精度10ns

B、时间单位100ps

C、时间精度100ps

D、时间精度不确定

8、若a=9,执行$display(“current value=%0b,a=%0d”,a,a)正确显示为（B） A、current value=1001,a=09 B、current vale=1001,a=9

C、1001,9

D、current vale=00…001001,a=9

9、aways begin #5 clk=0；#10 clk=~clk;end产生的波形（A） A、占空比1/3 B、clk=1 C、clk=0 D、周期为10

10、在Verilog中定义了宏名 `define sum a+b+c 下面宏名引用正确的是（A） A、out=’sum+d; B、out=sum+d; C、out=`sum+d; D、都正确

11. 下面哪个是可以用verilog语言进行描述，而不能用VHDL语言进行描述的级别？（A）

(A) 开关级 (B)门电路级 (C) 体系结构级 (D) 寄存器传输级

12.在verilog中，下列语句哪个不是分支语句？（D）

(A) if-else (B) case (C) casez (D) repeat

13．下列哪些Verilog的基本门级元件是多输出（D）

(A) nand (B) nor (C) and (D) not

14．Verilog连线类型的驱动强度说明被省略时，则默认的输出驱动强度为（B）

(A) supply (B) strong (C) pull (D) weak

15.元件实例语句“notif1 #(1:3:4,2:3:4,1:2:4) U1(out,in,ctrl);”中截至延迟的典型值为（B）

(A) 1 (B) 2 (C) 3 (D) 4

16．已知“a =1b’1; b=3b'001;”那么{a,b}＝（C）

(A) 4b'0011 (B) 3b'001 (C) 4b'1001 (D) 3b'101

17.根据调用子模块的不同抽象级别，模块的结构描述可以分为（ABC）

(A) 模块级 (B)门级 (C) 开关级 (D) 寄存器级

18．在verilog语言中，a=4b'1011，那么 &a=（D）

(A) 4b'1011 (B) 4b'1111 (C) 1b'1 (D) 1b'0

19．在verilog 语言中整型数据与（ C ）位寄存器数据在实际意义上是相同的。 (A) 8 (B) 16 (C) 32 (D) 64

四.编程题 1、设计一奇偶校验位生成电路，输入八位总线信号bus ，输出及校验位odd ，偶校验位even 。(6分)

2、设计一个带复位端且对输入时钟clk 进行二分频模块，并画出仿真波形。(9分) 设计要求：复位信号为同步、高电平有效，时钟的下降沿触发

3、设计一带异步复位端、异步置数段（低电平有效）的四位加法计数器，时钟clk 上升沿有效），复位信号clr ，置数信号load 、输入数据data 、输出qout 。并画出仿真波形。（20分）

答案1. module parity(even,odd,bus); output even,odd;

input[7:0] bus; //奇同偶异 assign even=^bus;//偶校验用异或 assign odd=^~bus;//奇校验用同或 endmodule

2. module m2(out,clk,reset); input reset,clk; output out; reg out;

always @(negedge clk) begin if(reset) out<=0; else

out<=~out; end

endmodule

3. module adder_4(qout,clr,clk,load,data); output[3:0] qout; input[3:0] data; input load,clr,clk; reg[3:0] qout;

always @(posedge clk or negedge load or negedge clk) begin if(!load)

qout<=data; else if(!clr) qout<=0;

else qout<=qout+1;

仿真波形

end

endmodule

4.设计9人表决器

module voter9(pass,vote);

output pass;

input[6:0] vote;

reg[2:0] sum;

integer i;

reg pass;

always @(vote)

begin

sum=0;

for(i=0;i<=8;i=i+1) //for语句

if(vote[i]) sum=sum+1;

case(sum)

5,6,7,8,9: pass=1;

default: pass=0;

endcase

endmodule

5.设计一个8位计数器，要求异步复位，下降沿有效。

module count8(out,clk rst_);

output[7:0] out;

input clk, rst_;

reg [7:0]out;

always @(posedge clk or negedge rst_)

if(!rst_)

out <= 8'h0;

else

out <= out+1;

endmodule

5. 利用有限状态机，以格雷码编译方式设计一个从输出信号序列中检测出101信号的电路图，其方块图、状态图和状态表如图表示。

module melay(clk,Din,reset,Qout);

input clk,reset;

input Din;

output Qout;

reg Qout;

parameter[1:0] S0=2'b00,S1=2'b01,S2=2'b11; reg[1:0] CS;

reg[1:0] NS;

always @(posedge clk or posedge reset)

begin

if(reset==1'b01)

CS=S0;

else CS=NS;

end

always @(CS or Din)

begin

case(CS)

S0:beign

if(Din==1'b0)

begin

NS=S0;

Qout=1'b0;

end

else

begin

NS=S1;

Qout=1'b0;

end

end

S1:begin

if(Din==1'b0)

begin

NS=S2;

Qout=1'b0;

end

else

begin

NS=S1;

Qout=1'b0;

end

end

S2:beign

if(Din==1'b0)

begin

NS=S0;

Qout=1'b0;

end

else

begin

NS=S1;

Qout=1'b0;

end

end

endcase

end

endmodule

6.程序注解，并说明整个程序完成的功能。module AAA ( a ,b );

output a ；

input [6:0] b；

reg[2:0] sum;

integer i;

reg a ；

always @ (b)

begin

sum = 0;

for(i = 0;i<=6;i = i+1)

if(b[i]) sum = sum+1;

if(sum[2]) a = 1; else a = 0;

end

endmodule

7.设计一个带有异步复位控制端和时钟使能控制端的10进制计数器。端口设定如下：输入端口：CLK：时钟，RST：复位端，EN：时钟使能端，LOAD：置位控制端，DIN：置位数据端；输出端口：COUT：进位输出端，DOUT：计数输出端。

module cnt10 (clk,rst,en,loat,cout,dout,data);

input clk ;

input en ;

input rst ;

input load ;

input [3:0] data ;

output [3:0] dout ;

output cout ;

reg [3:0] q1 ;

reg cout ;

assign dout = q1;

always @(posedge clk or negedge rst) begin

if (!rst) q1 <= 0;

else if (en)

begin

if (!loat) q1 <= data;

else if (q1<9) q1 <= q1+1;

else q1 <= 4'b0000;

end

end

always @(q1)

if (q1==4'h9) cout = 1'b1;

else cout = 1'b0;

endmodule

8.下面是通过case语句实现四选一电路部分程序，将横线上的语句补上，使程序形成完整功能。

case({s1,s0})

2’b00:out=i0;

2’b01:out=i1;

2’b10:out=i2;

2’b11:out=i3;

9.标注各语句功能，指出整个程序完成的电路功能。

// 带同步清0/同步置1(低电平有效)的D触发器.

module dff_syn(q,qn,d,clk,set,reset); //定义模块为diff_syn, 端口为q,qn,d,clk,set,reset

input d,clk,set,reset; output reg q,qn; //定义端口d,clk,set,reset为输入端口,reg,q,qn为输出端口

always @(posedge clk) //对clk信号上升沿有效

begin

if(~reset) begin q<=1'b0;qn<=1'b1;end //同步清零,低电平有效

else if(~set) begin q<=1'b1;qn<=1'b0;end //同步置位, 低电平有效

else begin q<=d; qn<=~d; end //q 输出为d, qn 输出为非d; end

endmodule //模块结束

10.根据图3给定的两个2位全加器信号关系及实现的4位全加器功能部分程序，在下列部分程序中的横线上填入必要语句，实现4位全加器的完整功能。

11.根据下列给定的仿真输入输出波形图2，说明完成此功能的电路是什么功能电路？并写出对应的Verilog HDL 描述程序（图中clk,clr 为输入，q,c 为输出）。 4进制加法计数器

module counter(clk,clr,q,c) input clk,clr; output ret[1:0] q; output c;

always@(posedge clk or negedge clr) begin

if(~clr) q<=2’h0; else begin

if(2’h3==q) q<=2’h0; else q<=q+2’h1; end

end

assign c=(2’h3==q) endmodule

12.采用结构描述方法设计一个二进制数字半加器，输入数据ai 与bi ，并将和输出到so ，进位输出到co ，给出详细设计过程。

由输入输出逻辑表达式，采用与门and 和异或门xor 进行结构描述的程序如下：（6分） module hadd (ai,bi,so,co); input ai,bi; output so,co; xor(so,si,ci); and(co,ai,bi); endmodule

13.采用结构描述方法设计一个二进制数字比较器，比较输入数据a 与b 的大小，并分别输出到x ，y 和z ，给出详细设计过程。

b a z b a y ab ab x ==+=,,

not(not_a,a); not(not_b,b); and(ab,a,b);

and(not_ab,not_a,not_b); or(x,ab,not_ab); and(y,not_a,b); and(z,a,not_b);

aibi co bi ai bi ai bi ai so =⊕=+=,

14.采用结构描述方法设计一个3人竞选数字电路，输入数据[2:0]x，要求2人以上为1表示通过，且输出为y为1，否则输出相反，给出详细设计过程。

module three1(x,y);

input [2:0] x; output y;

y=a&b+a&c+b&c=ab+ac+bc;

wire a,b,c;

and(a,x[0],x[1]); and(b,x[1],x[2]); and(c,x[1],x[0]);

or(y,a,b,c) ;

endmodule

EDA技术试验问答题答案(基本包含)

第一章 1-1 EDA技术与ASIC设计和FPGA开发有什么关系?FPGA/CPLD在ASIC设计中有什么用途? 答：利用EDA技术进行电子系统设计的最后目标是完成专用集成电路ASIC的设计和实现；FPGA和CPLD是实现这一途径的主流器件。FPGA和CPLD通常也被称为可编程专用IC，或可编程ASIC。FPGA和CPLD的应用是EDA技术有机融合软硬件电子设计技术、SoC（片上系统）和ASIC设计，以及对自动设计与自动实现最典型的诠释。FPGA/CPLD在ASIC设计中，属于可编程ASIC的逻辑器件；使设计效率大为提高，上市的时间大为缩短。 1-2与软件描述语言相比，VHDL有什么特点? P6 答：编译器将软件程序翻译成基于某种特定CPU的机器代码，这种代码仅限于这种CPU而不能移植，并且机器代码不代表硬件结构，更不能改变CPU的硬件结构，只能被动地为其特定的硬件电路结构所利用。综合器将VHDL程序转化的目标是底层的电路结构网表文件，这种满足VHDL设计程序功能描述的电路结构，不依赖于任何特定硬件环境；具有相对独立性。综合器在将VHDL(硬件描述语言)表达的电路功能转化成具体的电路结构网表过程中，具有明显的能动性和创造性，它不是机械的一一对应式的“翻译”，而是根据设计库、工艺库以及预先设置的各类约束条件，选择最优的方式完成电路结构的设计。 l-3什么是综合?有哪些类型?综合在电子设计自动化中的地位是什么? P5 什么是综合? 答：在电子设计领域中综合的概念可以表示为：将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。 有哪些类型?答：(1)从自然语言转换到VHDL语言算法表示，即自然语言综合。(2)从算法表示转换到寄存器传输级(RegisterTransport Level，RTL)，即从行为域到结构域的综合，即行为综合。(3)从RTL级表示转换到逻辑门(包括触发器)的表示，即逻辑综合。(4)从逻辑门表示转换到版图表示(ASIC设计)，或转换到FPGA的配置网表文件，可称为版图综合或结构综合。 综合在电子设计自动化中的地位是什么?答：是核心地位（见图1-3）。综合器具有更复杂的工作环境，综合器在接受VHDL程序并准备对其综合前，必须获得与最终实现设计电路硬件特征相关的工艺库信息，以及获得优化综合的诸多约束条件信息；根据工艺库和约束条件信息，将VHDL程序转化成电路实现的相关信息。 1-4在EDA技术中，自顶向下的设计方法的重要意义是什么? P7~10 答：在EDA技术应用中，自顶向下的设计方法，就是在整个设计流程中各设计环节逐步求精的过程。 1-5 IP在EDA技术的应用和发展中的意义是什么? P11~12 答：IP核具有规范的接口协议，良好的可移植与可测试性，为系统开发提供了可靠的保证。 1-6 叙述EDA的FPGA/CPLD设计流程。P13~16 答：1.设计输入(原理图/HDL文本编辑)；2.综合；3.适配；4.时序仿真与功能仿真；5.编程下载；6.硬件测试。

EDA期末考试考卷及答案

（A卷） 赣南师范学院 2010—2011学年第一学期期末考试试卷（A卷）（闭卷）年级 2008 专业电子科学与技术（本）课程名称 EDA技术基础 2、学生答题前将密封线外的内容填写清楚，答题不得超出密封线； 3、答题请用蓝、黑钢笔或圆珠笔。 一、单项选择题（30分，每题2分） 1．以下关于适配描述错误的是 B A．适配器的功能是将综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件 B．适配所选定的目标器件可以不属于原综合器指定的目标器件系列 C．适配完成后可以利用适配所产生的仿真文件作精确的时序仿真 D．通常，EDAL软件中的综合器可由专业的第三方EDA公司提供，而适配器则需由FPGA/CPLD供应商提供 2．VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述 D 。 A．器件外部特性B．器件的综合约束 C．器件外部特性与内部功能D．器件的内部功能 3．下列标识符中， B 是不合法的标识符。 A．State0 B．9moon C．Not_Ack_0 D．signall 4．以下工具中属于FPGA/CPLD集成化开发工具的是 D A．ModelSim B．Synplify Pro C．MATLAB D．QuartusII 5．进程中的变量赋值语句，其变量更新是 A 。 A．立即完成B．按顺序完成 C．在进程的最后完成D．都不对 6．以下关于CASE语句描述中错误的是 A A．CASE语句执行中可以不必选中所列条件名的一条 B．除非所有条件句的选择值能完整覆盖CASE语句中表达式的取值，否则最末一个条件句的选择必须加上最后一句“WHEN OTHERS=><顺序语句>” C．CASE语句中的选择值只能出现一次 D．WHEN条件句中的选择值或标识符所代表的值必须在表达式的取值范围 7．以下哪个程序包是数字系统设计中最重要最常用的程序包 B A．STD_LOGIC_ARITH B．STD_LOGIC_1164 C．STD_LOGIC_UNSIGNED D．STD_LOGIC_SIGNED 8．基于EDA软件的FPGA / CPLD设计流程为：原理图/HDL文本输入→A →综合→适配→时序仿真→编程下载→硬件测试。 A．功能仿真B．逻辑综合C．配置D．引脚锁定 9．不完整的IF语句，其综合结果可实现 D A．三态控制电路B．条件相或的逻辑电路 C．双向控制电路D．时序逻辑电路 10．下列语句中，属于并行语句的是A A．进程语句B．IF语句C．CASE语句D．FOR语句11．综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中， C 是错误的。 A．综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件 B．综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的 C．综合是纯软件的转换过程，与器件硬件结构无关 D．为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束 12．CPLD的可编程是主要基于什么结构 D 。 A．查找表（LUT）B．ROM可编程 C．PAL可编程D．与或阵列可编程 13．以下器件中属于Altera 公司生产的是 B A．ispLSI系列器件B．MAX系列器件 C．XC9500系列器件D．Virtex系列器件 14.在VHDL语言中，下列对时钟边沿检测描述中，错误的是 D A．if clk'event and clk = '1' then B．if clk'stable and not clk = '1' then C．if rising_edge(clk) then D．if not clk'stable and clk = '1' then 15．以下关于状态机的描述中正确的是 B A．Moore型状态机其输出是当前状态和所有输入的函数 B．与Moore型状态机相比，Mealy型的输出变化要领先一个时钟周期C．Mealy型状态机其输出是当前状态的函数

EDA技术期末试卷含答案资料

精品文档 一、单项选择题（30分）9．嵌套使用IF语句，其综合结果可实现 A 。A．带优先级且条件相与的逻辑电路1．以下描述错误的是 C B．条 件相或的逻辑电路 C．三态控制电路是A．QuartusIIAltera提供的FPGA/CPLD集成开发环境D．双向控制电路 10．在VHDLAlteraB．是世界上最大的可编程逻辑器件供应商之一语言中，下列对时钟边沿检测描述中，错误的是 D 。 A．if clk'event and clk = ‘1' then B．if falling_edge(clk) then 前一代C．MAX+plusII是AlteraFPGA/CPLD集成开发环境QuartusII的更 C．if clk'event and clk = ‘0' then 新换代新产品D．if clk'stable and not clk = ‘1' then 11．下列那个流程是正确的基于．DQuartusII完全支持VHDL、Verilog的设计流程EDA软件的FPGA / CPLD设计流程 B A．原理图/HDL文本输入→适配→综合→功能仿真→编程下载→硬件测试开发工具中的专用综合器的是2．以下工具中属于FPGA/CPLD B B．原理图/HDL文本输入→功能仿真→综合→适配→编程下载→硬件测试 C ．Active HDL D．QuartusII Leonardo Spectrum ．AModelSim B．C．原理图/HDL文本输入→功能仿真→综合→编程下载→→适配硬件测试；．3以下器件中属于Xilinx 公司生产的是 C /HDL文本输入→功能仿真→适配→编程下载→综合→硬件测试 D．BMAX系列器件．原理图A．ispLSI系列器件 ）语句的语句结构及语法规则语言中，下列对进程（PROCESS系列器件 C．XC9500系列器件D．FLEX 12．在VHDL 。A 的描述中，正确的是以下关于信号和变量的描述中错误的是4． B 为一无限循环语句；敏感信号发生更新时启动进程，执行完．．信号是描述硬件系统的基本数据对象，它的性质类似于连接线PROCESSAA ．信号的定义范围是结构体、进程B 成后，等待下一次进程启动C．除了没有方向说明以外，信号与实体的端口概念是一致的B．敏感信号参数表中，应列出进程中使用的所有输入信号CD．在进程中不能将变量列入敏感信号列表中．进程由说明部分、结构体部分、和敏感信号参数表三部分组成D．当前进程中声明的变量也可用于其他进程以下关于状态机的描述中正确的是5． B B MooreA．型状态机其输出是当前状态和所有输入的函数13．下列语句中，不属于并行语句的是 语句B．CASE 型的输出变化要领先一个时钟周期型状态机相比，．与BMooreMealy A．进程语句 …语句…ELSE D．WHEN ．元件例化语句MealyC．型状态机其输出是当前状态的函数 C 设计现行工作VHDL语言共支持四种常用库，其中哪种库是用户的14．以上都不对D ．VHDL B 下列标识符中，．库是不合法的标识符。6 END BPP0 A．．．D ．CNot_Ack sig D

《EDA》试题B答案

2007 至2008学年度第二学期期末考核 《EDA》试题（开卷） 卷号：B 时间：120 分钟 2008 年6 月 专业：电子信息工程学号：姓名： 一填空题（20分） 1、VHDL 2、DEVICE.LIB SYMBOLS.LIB 3、实际零件焊接到电路板时所指示的外观和焊点的位置 4、电子设计自动化电子CAD技术 5、A L T E R A，X I L I N X 6、WAIT 7、电路连接 8、SRAM-BASE 9、2.54mm 300mil 10、元件外观和元件引线端子的图形 二名词解释（20分） 1 PLD/FPGA PLD是可编程逻辑器件（Programable Logic Device）的简称，FPGA是现场可编程门阵列（Field Programable Gate Array)的简称，两者的功能基本相同，只是实现原理略有不同，所以我们有时可以忽略这两者的区别，统称为可编程逻辑器件或PLD/FPGA。 2.过孔 当需要连接两个层面上的铜膜走线时就需要过孔（Via）,过孔 又称为贯孔、沉铜孔和金属化孔。 过孔分为穿透式（Through）、半隐藏式(Blind)和隐藏式(Buried) 3.铜膜线 就是连接两个焊盘的导线，称为Track，一般铜膜线走线在不 同层面取不同的走向，例如顶层走水平线，则底层走垂直线。顶 层和底层走线之间的连接采用过孔（Via）连接。 4 PROM、PAL和PLA PROM：与阵列固定，或阵列可编程，一般用作存储器，其输入为存储器的地址，输出为存储器单元的内容。但输入的数目太大时，器件功耗增加，其局限性大。 PLA：与或阵列均可编程，但是其慢速特性和相对PAL、PROM而高得多的价格妨碍了它被广泛使用。PAL：或阵列固定，与阵列可编程，其第二代产品GAL具有了可电擦写、可重复编程、可设置加密的功能。 5 自顶向下的/自下而上的设计方法 自下而上的设计方法，使用该方法进行硬件设计是从选择具体元器件开始，并用这些元器件进行逻辑电路设计，从而完成系统的硬件设计，然后再将各功能模块连接起来，完成整个系统的硬件设计，自顶向下的设计方法就是从系统的总体要求出发，自顶向下分三个层次对系统硬件进行设计。 第一个层次是行为描述第二个层次是数据流描述第三个层次为逻辑综合

(完整版)EDA技术考试试题B及详细答案

《EDA技术》第二学期期末试题B 卷号：B 时间：120 分钟2008 年6 月 专业：电子信息工程学号：姓名： 一、填空题（20分，每题2分） 当前ASIC制造商都自己开发了HDL语言，但是都不通用，只有美国国防部开发的（）语言成为了IEEE. STD_1076标准，并在全世界得到了承认。 载入protel的Schematic中的（）和（）可满足一般用户需求，两个零件库中含有二极管、三极管、电阻、电容、电感等常用元件。 零件封装是指（）。 EDA技术也称（），是在( )技术的基础上发展起来的计算机软件系统。 目前世界上有十几家生产CPLD/FPGA的公司，最大的三家是：（），( )，LATTIC 。 顺序描述语句中，（）在MAX-PLUS中不被支持。 VHDL语句中能被赋予一定值的对象称为客体，主要有常数，信号和变量。其中常数对应代表数字电路中的电源和接地等。信号对应物理设计中的（）。 FPGA可分为两大类，分别是SRAM-BASE和Anti-Fuse 设计时一般选用（）。100mil=（）mm，7.62mm=( )mil。 PCB封装元件实际上就是（）。 二、名词解释题（20分，每题4分） 1 PLD/FPGA 2.过孔 3.铜膜线 4 PROM、PAL和PLA 5 自顶向下的/自下而上的设计方法 三、选择题（15分，每题3分） 1．下列常用热键具有在元件浮动状态时，编辑元件属性功能的是（） PgUp Tab Space bar Esc 2．Design/Options菜单中下列选项不属于开关选项的是：（） A．Snap Grid B．Hidden Pins C．Electrical Grid D.Title block 3．下列不属于VHDL基本程序结构是（） A．.CONFIGURATION定义区 B．.ARCHITECTURE定义区 C．USE定义区 D．ENTITY定义区 4．下列关于VHDL中信号说法不正确的是：（）

EDA试题库

EDA试题库建设 [70%基础题，20%中档题，10%提高题（试题容量：20套试卷，其中每套试题填空题10空（每空2分），选择题10题（每题2分）），简答题4题（每题5分），分析题2题（每题10分），设计题2题（每题10分）。] 基础题部分 填空题（140空） 1．一般把EDA技术的发展分为（CAD）、（CAE）和（EDA）三个阶段。 2．EDA设计流程包括（设计准备）、（设计输入）、（设计处理）和（器件编程）四个步骤。 3．时序仿真是在设计输入完成之后，选择具体器件并完成布局、布线之后进行的时序关系仿真,因此又称为（功能仿真）。4．VHDL的数据对象包括（变量）、（常量）和（信号），它们是用来存放各种类型数据的容器。 5．图形文件设计结束后一定要通过（仿真），检查设计文件是否正确。 6．以EDA方式设计实现的电路设计文件，最终可以编程下载到（FPGA）或者（CPLD）芯片中，完成硬件设计和验证。7．MAX+PLUS的文本文件类型是（.VHD）。 8．在PC上利用VHDL进行项目设计，不允许在（根目录）下进行，必须在根目录为设计建立一个工程目录。9．VHDL源程序的文件名应与（实体名）相同，否则无法通过编译。 10.常用EDA 的设计输入方式包括（文本输入方式）、（图形输入方式）、（波形输入方式）。 11.在VHDL 程序中，（实体）和（结构体）是两个必须的基本部分。 12.将硬件描述语言转化为硬件电路的重要工具软件称为（HDL 综合器）。 13、VHDL 的数据对象分为（常量）、（变量）和（信号）3 类。 14、VHDL 的操作符包括（算术运算符）和（符号运算符）。 15、常用硬件描述语言有（Verilog HDL）、（AHDL）以及（VHDL）。 16、VHDL基本语句有（顺序语句）、（并行语句）和属性自定义语句。 17、VHDL 同或逻辑操作符是（XNOR）。 18、原理图文件类型后缀名是（.GDF），Verilog HDL语言文本文件类型的后缀名是（.V ）。 19、十六进制数16#E#E1对应的十进制数值是（224）。 20、一个完整的VHDL程序应包含三个基本部分，即库文件说明、（程序包应用说明）和（实体和结构体说明）。 21、VHDL 不等于关系运算符是（/= ）。 22、STD_LOGIC_1164程序包是（IEEE ）库中最常用的程序包。 23．文本输入是指采用（硬件描述语言）进行电路设计的方式。 24．当前最流行的并成为IEEE标准的硬件描述语言包括（vhdl）和（verilog）。 25．采用PLD进行的数字系统设计，是基于（芯片）的设计或称之为（自底向上）的设计。26．硬件描述语言HDL给PLD和数字系统的设计带来了更新的设计方法和理念，产生了目前最常用的并称之为（自顶向下）的设计法。 27.EDA工具大致可以分为（设计输入编辑器）、（仿真器）、（hdl综合器）、（适配器）以及（下载器）等5个模块。 28．将硬件描述语言转化为硬件电路的重要工具软件称为（综合器）。 29．用MAX+plusII输入法设计的文件不能直接保存在（根目录）上，因此设计者在进入设计之前，应当在计算机中建立保存设计文件的（工程）。 30.若在MAX+plusII集成环境下，执行原理图输入设计方法，应选择（block diagram/Schematic）命令方式。

EDA技术期末试卷(含答案)

一、单项选择题（30分） 1．以下描述错误的是 C A．QuartusII是Altera提供的FPGA/CPLD集成开发环境 B．Altera是世界上最大的可编程逻辑器件供应商之一 C．MAX+plusII是Altera前一代FPGA/CPLD集成开发环境QuartusII的更新换代新产品 D．QuartusII完全支持VHDL、Verilog的设计流程 2．以下工具中属于FPGA/CPLD开发工具中的专用综合器的是 B A．ModelSim B．Leonardo Spectrum C．Active HDL D．QuartusII 3．以下器件中属于Xilinx 公司生产的是 C A．ispLSI系列器件 B．MAX系列器件 C．XC9500系列器件 D．FLEX系列器件 4．以下关于信号和变量的描述中错误的是 B A．信号是描述硬件系统的基本数据对象，它的性质类似于连接线 B．信号的定义范围是结构体、进程 C．除了没有方向说明以外，信号与实体的端口概念是一致的 D．在进程中不能将变量列入敏感信号列表中 5．以下关于状态机的描述中正确的是 B A．Moore型状态机其输出是当前状态和所有输入的函数 B．与Moore型状态机相比，Mealy型的输出变化要领先一个时钟周期 C．Mealy型状态机其输出是当前状态的函数 D．以上都不对 6．下列标识符中， B 是不合法的标识符。 A．PP0 B．END C．Not_Ack D．sig 7．大规模可编程器件主要有FPGA、CPLD两类，下列对CPLD结构与工作原理的描述中，正确的是 C 。 A．CPLD即是现场可编程逻辑器件的英文简称 B．CPLD是基于查找表结构的可编程逻辑器件 C．早期的CPLD是从GAL的结构扩展而来 D．在Altera公司生产的器件中，FLEX10K 系列属CPLD结构 8．综合是EDA设计流程的关键步骤，在下面对综合的描述中， D 是错误的。 A．综合就是把抽象设计层次中的一种表示转化成另一种表示的过程 B．综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件 C．为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束 D．综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一的） 9．嵌套使用IF语句，其综合结果可实现 A 。 A．带优先级且条件相与的逻辑电路 B．条件相或的逻辑电路 C．三态控制电路 D．双向控制电路 10．在VHDL语言中，下列对时钟边沿检测描述中，错误的是 D 。 A．if clk'event and clk = ‘1’ then B．if falling_edge(clk) then C．if clk’event and clk = ‘0’ then D．if clk’stable and not clk = ‘1’ then 11．下列那个流程是正确的基于EDA软件的FPGA / CPLD设计流程 B A．原理图/HDL文本输入→适配→综合→功能仿真→编程下载→硬件测试B．原理图/HDL文本输入→功能仿真→综合→适配→编程下载→硬件测试C．原理图/HDL文本输入→功能仿真→综合→编程下载→→适配硬件测试； D．原理图/HDL文本输入→功能仿真→适配→编程下载→综合→硬件测试12．在VHDL语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，正确的是 A 。 A．PROCESS为一无限循环语句；敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动 B．敏感信号参数表中，应列出进程中使用的所有输入信号 C．进程由说明部分、结构体部分、和敏感信号参数表三部分组成 D．当前进程中声明的变量也可用于其他进程 13．下列语句中，不属于并行语句的是 B A．进程语句 B．CASE语句 C．元件例化语句 D．WHEN…ELSE…语句 14．VHDL语言共支持四种常用库，其中哪种库是用户的VHDL设计现行工作库 D A．IEEE库 B．VITAL库C．STD库D．WORK库15．VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述 D 。 A．器件外部特性 B．器件的综合约束 C．器件外部特性与内部功能 D．器件的内部功能 二、EDA名词解释，写出下列缩写的中文含义（10分） 1．CPLD：复杂可编程逻辑器件 2．ASIC：专用集成电路 3．LUT：查找表 4．EDA：电子设计自动化 5．ROM：只读存储器 三、程序填空题（20分） 以下是一个模为24（0~23）的8421BCD码加法计数器VHDL描述，请补充完整

EDA技术试题库

EDA试题库建设 [70%基础题,20%中档题,10%提高题(试题容量:20套试卷,其中每套试题填空题10空(每空2分),选择题10题(每题2分)),简答题4题(每题5分),分析题2题(每题10分),设计题2题(每题10分)。] 基础题部分 填空题(140空) 1.一般把EDA技术的发展分为(CAD)、(CAE)和(EDA)三个阶段。 2.EDA设计流程包括(设计准备)、(设计输入)、(设计处理)和(器件编程)四个步骤。 3.时序仿真是在设计输入完成之后,选择具体器件并完成布局、布线之后进行的时序关系仿真,因此又称为(功能仿真)。 4.VHDL的数据对象包括(变量)、(常量)和(信号),它们是用来存放各种类型数据的容器。 5.图形文件设计结束后一定要通过(仿真),检查设计文件是否正确。 6.以EDA方式设计实现的电路设计文件,最终可以编程下载到(FPGA)或者(CPLD)芯片中,完成硬件设计和验证。 7.MAX+PLUS的文本文件类型是(.VHD)。 8.在PC上利用VHDL进行项目设计,不允许在(根目录)下进行,必须在根目录为设计建立一个工程目录。 9.VHDL源程序的文件名应与(实体名)相同,否则无法通过编译。 10.常用EDA 的设计输入方式包括(文本输入方式)、(图形输入方式)、(波形输入方式)。 11.在VHDL 程序中,(实体)和(结构体)是两个必须的基本部分。 12.将硬件描述语言转化为硬件电路的重要工具软件称为(HDL 综合器)。 13、VHDL 的数据对象分为(常量)、(变量)和(信号)3 类。 14、VHDL 的操作符包括(算术运算符)和(符号运算符)。 15、常用硬件描述语言有(Verilog HDL)、(AHDL)以及(VHDL)。 16、VHDL基本语句有(顺序语句)、(并行语句)和属性自定义语句。 17、VHDL 同或逻辑操作符是(XNOR)。 18、原理图文件类型后缀名是(.GDF),Verilog HDL语言文本文件类型的后缀名是(.V )。 19、十六进制数16#E#E1对应的十进制数值是(224)。 20、一个完整的VHDL程序应包含三个基本部分,即库文件说明、(程序包应用说明)和(实体和结构体说明)。 21、VHDL 不等于关系运算符是(/= )。 22、STD_LOGIC_1164程序包是(IEEE )库中最常用的程序包。 23.文本输入是指采用(硬件描述语言)进行电路设计的方式。 24.当前最流行的并成为IEEE标准的硬件描述语言包括(vhdl)和(verilog)。 25.采用PLD进行的数字系统设计,是基于(芯片)的设计或称之为(自底向上)的设计。 26.硬件描述语言HDL给PLD和数字系统的设计带来了更新的设计方法和理念,产生了目前最常用的并称之为(自顶向下)的设计法。 27.EDA工具大致可以分为(设计输入编辑器)、(仿真器)、(hdl综合器)、(适配器)以及(下载器)等5个模块。 28.将硬件描述语言转化为硬件电路的重要工具软件称为(综合器)。 29.用MAX+plusII输入法设计的文件不能直接保存在(根目录)上,因此设计者在进入设计之前,应当在计算机中建立保存设计文件的(工程)。 30.若在MAX+plusII集成环境下,执行原理图输入设计方法,应选择(block diagram/Schematic)命令方式。

EDA-(VHDL版)考试试卷汇总

一、单项选择题：（20分） 1．IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为D 。 A .瘦IP B.固IP C.胖IP D.都不是 2．综合是EDA设计流程的关键步骤，在下面对综合的描述中，_________是错误的。D A.综合就是把抽象设计层次中的一种表示转化成另一种表示的过程； B.综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件； C.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束； D.综合可理解为一种映射过程，并且这种映射关系是唯一的，即综合结果是唯一的。 3．大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是__C__。 A. FPGA全称为复杂可编程逻辑器件； B. FPGA是基于乘积项结构的可编程逻辑器件； C. 基于SRAM的FPGA器件，在每次上电后必须进行一次配置； D. 在Altera公司生产的器件中，MAX7000系列属FPGA结构。 4．进程中的信号赋值语句，其信号更新是___C____。 A. 按顺序完成； B.比变量更快完成； C.在进程的最后完成； 5．VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述B A.器件外部特性； B. 器件的内部功能； C.器件的综合约束； D.器件外部特性与内部功能。 6．不完整的IF语句，其综合结果可实现A A. 时序逻辑电路 B.组合逻辑电 C. 双向电路 D. 三态控制电路 7．子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；指出下列哪些方法是面积优化B ①流水线设计②资源共享③逻辑优化④串行化 ⑤寄存器配平⑥关键路径法 A. ①③⑤ B. ②③④ C. ②⑤⑥ D. ①④⑥ 8．下列标识符中，__________是不合法的标识符。B A. State0 B. 9moon C. Not_Ack_0 D. signall 9．关于VHDL中的数字，请找出以下数字中最大的一个： A A. 2#1111_1110# B.8#276# C.10#170# D. 16#E#E1 10．下列EDA软件中，哪一个不具有逻辑综合功能：B A.Max+Plus II B.ModelSim C.QuartusII D. Synplify 11．在EDA工具中，能完成在目标系统器件上布局布线软件称为（C ） A.仿真器 B.综合器 C.适配器 D.下载 12．在执行MAX+PLUSⅡ的（D）命令，可以精确分析设计电路输入与输出波形间的延时量。 A .Create default symbol B. Simulator C. Compiler D.Timing Analyzer 13．VHDL常用的库是（A ） A. IEEE B.STD C. WORK D. PACKAGE 14．下面既是并行语句又是串行语句的是（ C ）

EDA试卷及答案很好的EDA技术复习资料

EDA试卷 一、单项选择题 1、2. 基于EDA软件的FPGA/CPLD设计流程为：原理图/HDL文本输入→________→综合→适配→__________→编程下载→硬件测试。 A. 功能仿真 B. 时序仿真 C. 逻辑综合 D. 配置 3. IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为__________。 A. 软IP B. 固IP 【 C. 硬IP D. 全对 4. 综合是EDA设计流程的关键步骤，在下面对综合的描述中，_________是错误的。 A. 综合就是把抽象设计层次中的一种表示转化成另一种表示的过程。 B. 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件。 C. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束。 D. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一的）。 5. 大规模可编程器件主要有FPGA、CPLD两类，其中CPLD通过_______实现其逻辑功能。 A. 可编程乘积项逻辑 B. 查找表（LUT） 。 C. 输入缓冲 D. 输出缓冲 6. VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述___________。 A. 器件外部特性 B. 器件的内部功能 C. 器件外部特性与内部功能 D. 器件的综合约束 7. 电子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；下列方法中________不属于面积优化。 A. 流水线设计 B. 资源共享 C. 逻辑优化 D. 串行化 8. 进程中的信号赋值语句，其信号更新是_________。 （ A. 立即完成 B. 在进程的最后完成

EDA期末复习试卷Word版

一、填空题（10分,每小题1分） 1.用EDA技术进行电子系统设计的目标是最终完成ASIC的设计与实现。 2.可编程器件分为FPGA和CPLD。 3.随着EDA技术的不断完善与成熟，自顶向下的设计方法更多的被应用于Verilog HDL设计当中。 4.目前国际上较大的PLD器件制造公司有Altera和Xilinx公司。 5.完整的条件语句将产生组合电路，不完整的条件语句将产生时序电路。 6.阻塞性赋值符号为=，非阻塞性赋值符号为<=。 二、选择题(10分，每小题2分) 1. 大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是C。 A．FPGA全称为复杂可编程逻辑器件； B．FPGA是基于乘积项结构的可编程逻辑器件； C．基于SRAM的FPGA器件，在每次上电后必须进行一次配置；D．在Altera公司生产的器件中，MAX7000系列属FPGA结构。

2. 基于EDA软件的FPGA/CPLD设计流程为：原理图/HDL文本输入→综合→____→→适配→编程下载→硬件测试。正确的是B。 ①功能仿真②时序仿真③逻辑综合④配置⑤分配管脚 A．③①B．①⑤C．④⑤D．④② 3. 子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；指出下列哪些方法是面积优化B。 ①流水线设计②资源共享③逻辑优化④串行化⑤寄存器配平⑥关键路径法 A．①③⑤B．②③④C．②⑤⑥D．①④⑥ 4.下列标识符中，____A______是不合法的标识符。A．9moon B．State0C．Not_Ack_0D．signall 5.下列语句中，不属于并行语句的是：___D____ A．过程语句B．assign语句C．元件例化语句D．case语句

EDA技术与VHDL考试试题(可编辑修改word版)

杭州电子科技大学2005 年EDA 技术与VHDL 考试试题 考试课程EDA 技术与VHDL 考试日期年月日成绩 课程号B0405010 教师号任课教师姓名曾毓 考生姓名学号（8 位）年级专业 一、单项选择题：（20 分） 1.大规模可编程器件主要有FPGA、CPLD 两类，下列对CPLD 结构与工作原理的描述中，正确的是。 A.CPLD 是基于查找表结构的可编程逻辑器件； B.CPLD 即是现场可编程逻辑器件的英文简称； C.早期的CPLD 是从GAL 的结构扩展而来； D.在Xilinx 公司生产的器件中，XC9500 系列属CPLD 结构； 2.综合是EDA 设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，是正确的。 A.综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD 的基本结构相映射的网表文件； B.综合是纯软件的转换过程，与器件硬件结构无关； C.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为强制综合。 D.综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的； 3.IP 核在EDA 技术和开发中具有十分重要的地位，IP 分软IP、固IP、硬IP；下列所描述的IP 核中，对于硬IP 的正确描述为。 A.提供用VHDL 等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路； B.提供设计的最总产品--- 模型库； C.以网表文件的形式提交用户，完成了综合的功能块； D.都不是。 4.基于EDA 软件的FPGA / CPLD 设计流程为：原理图/HDL 文本输入→→ 综合→适配→→编程下载→硬件测试。 ①功能仿真②时序仿真③逻辑综合④配置⑤引脚锁定 A．③① B. ⑤② C.④⑤ D. ①②5．下面对利用原理图输入设计方法进行数字电路系统设计，那一种说法是不正确的。 A.原理图输入设计方法直观便捷，但不适合完成较大规模的电路系统设计； B.原理图输入设计方法一般是一种自底向上的设计方法； C.原理图输入设计方法无法对电路进行功能描述； D.原理图输入设计方法也可进行层次化设计。 6.在VHDL 语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，不正确的是。 A.PROCESS 为一无限循环语句；敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动。 B.敏感信号参数表中，不一定要列出进程中使用的所有输入信号；

EDA技术—VHDL版期末试卷(含答案)

2010—2011学年第一学期期末考试试卷（闭卷） 年级 2008 专业信息处理与交换（本）课程名称 EDA技术基础 教师出题时请勿超出边界虚线； 2、学生答题前将密封线外的内容填写清楚，答题不得超出密封线； 3、答题请用蓝、黑钢笔或圆珠笔。 一、单项选择题（30分） 1．以下描述错误的是 C A．QuartusII是Altera提供的FPGA/CPLD 集成开发环境 B．Altera是世界上最大的可编程逻辑器件 供应商之一 C．MAX+plusII是Altera前一代FPGA/CPLD 集成开发环境QuartusII的更新换代新 产品 D．QuartusII完全支持VHDL、Verilog的 设计流程 2．以下工具中属于FPGA/CPLD开发工具中的 专用综合器的是 B A．ModelSim B．Leonardo Spectrum C．Active HDL D．QuartusII

3．以下器件中属于Xilinx 公司生产的是 C A．ispLSI系列器件 B．MAX系 列器件 C．XC9500系列器件 D．FLEX系 列器件 4．以下关于信号和变量的描述中错误的是 B A．信号是描述硬件系统的基本数据对象， 它的性质类似于连接线 B．信号的定义范围是结构体、进程 C．除了没有方向说明以外，信号与实体的 端口概念是一致的 D．在进程中不能将变量列入敏感信号列表中 5．以下关于状态机的描述中正确的是 B A．Moore型状态机其输出是当前状态和所有输入的函数 B．与Moore型状态机相比，Mealy型的输出变化要领先一个时钟周期 C．Mealy型状态机其输出是当前状态的函数 D．以上都不对 6．下列标识符中， B 是不合法的标识符。

EDA期末考试试卷及答案

封 线 内 不 得 答 题 班 级 学号 姓名 赣 南 师 范 学 院 2010—2011学年第一学期期末考试试卷（A 卷）（闭卷） 年级 2008 专业 电子科学与技术 （本）课程名称 EDA 技术基础 2、学生答题前将密封线外的内容填写清楚，答题不得超出密封线； 3、答题请用蓝、黑钢笔或圆珠笔。 一、单项选择题（30分，每题2分） 1．以下关于适配描述错误的是 B A ．适配器的功能是将综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件 B ．适配所选定的目标器件可以不属于原综合器指定的目标器件系列 C ．适配完成后可以利用适配所产生的仿真文件作精确的时序仿真 D ．通常，EDAL 软件中的综合器可由专业的第三方EDA 公司提供，而适配器则需由FPGA/CPLD 供应商提供 2．VHDL 语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述 D 。 A ．器件外部特性 B ．器件的综合约束 C ．器件外部特性与内部功能 D ．器件的内部功能 3．下列标识符中， B 是不合法的标识符。 A ．State0 B ．9moon C ．Not_Ack_0 D ．signall 4．以下工具中属于FPGA/CPLD 集成化开发工具的是 D A ．ModelSim B ．Synplify Pro C ．MA TLAB D ．QuartusII 5．进程中的变量赋值语句，其变量更新是 A 。 A ．立即完成 B ．按顺序完成 C ．在进程的最后完成 D ．都不对 6．以下关于CAS E 语句描述中错误的是 A A ．CASE 语句执行中可以不必选中所列条件名的一条 B ．除非所有条件句的选择值能完整覆盖CASE 语句中表达式的取值，否则最末一个条件句的选择必须加上最后一句“WHEN OTHERS=><顺序语句>” C ．CASE 语句中的选择值只能出现一次 D ． WHEN 条件句中的选择值或标识符所代表的值必须在表达式的取值范围 7．以下哪个程序包是数字系统设计中最重要最常用的程序包 B A ．STD_LOGIC_ARITH B ．STD_LOGIC_1164 C ．STD_LOGIC_UNSIGNED D ．STD_LOGIC_SIGNED 8．基于EDA 软件的FPGA / CPLD 设计流程为：原理图/HDL 文本输入→ A →综合→适配→时序仿真→编程下载→硬件测试。 A ．功能仿真 B ．逻辑综合 C ．配置 D ．引脚锁定 9．不完整的IF 语句，其综合结果可实现 D A ．三态控制电路 B ．条件相或的逻辑电路 C ．双向控制电路 D ．时序逻辑电路 10．下列语句中，属于并行语句的是 A A ．进程语句 B ．IF 语句 C ．CASE 语句 D ．FOR 语句 11．综合是EDA 设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中， C 是错误的。 A ．综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD 的基本 结构相映射的网表文件 B ．综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的 C ．综合是纯软件的转换过程，与器件硬件结构无关 D ．为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束 12．CPLD 的可编程是主要基于什么结构 D 。 A ．查找表（LUT ） B ．ROM 可编程 C ．PAL 可编程 D ．与或阵列可编程 13．以下器件中属于Altera 公司生产的是 B A ．ispLSI 系列器件 B ．MAX 系列器件 C ．XC9500系列器件 D ．Virtex 系列器件 14. 在VHDL 语言中，下列对时钟边沿检测描述中，错误的是 D A ．if clk'event and clk = '1' then B ．if clk'stable and not clk = '1' then C ．if rising_edge(clk) then D ．if not clk'stable and clk = '1' then 15．以下关于状态机的描述中正确的是 B A ．Moore 型状态机其输出是当前状态和所有输入的函数 B ．与Moore 型状态机相比，Mealy 型的输出变化要领先一个时钟周期 C ．Mealy 型状态机其输出是当前状态的函数 D ．以上都不对

《EDA技术》试题及答案

一、简答题：（30分，每小题5分） 1.CPLD和FPGA有什么差异？在实际应用中各有什么特点？ 答：差异：（1）CPLD：复杂可编程逻辑器件，FPGA：现场可变成门阵列；（2）CPLD：基于乘积项技术的确定型结构，FPGA：基于查找表技术的统计型结构;（3）CPLD：5500 ~ 50000门，FPGA：1K ~ 10M 门。 实际应用中各自的特点：CPLD适用于逻辑密集型中小规模电路，编程数据不丢失，延迟固定，时序稳定；FPGA 适用于数据密集型大规模电路，需用专用的ROM 进行数据配置，布线灵活，但时序特性不稳定 2.简述VHDL语言中端口模式IN，OUT，BUFFER和INOUT 各自的特点及OUT，BUFFER与INOUT的主要区别？ 答：端口模式中各自的含义与特点为：IN：输入，只读；OUT：输出，只写；BUFFER：带反馈的输出，可读可写；INOUT：双向，可读可写。 OUT，BUFFER，INOUT各自的区别：OUT模式下的信号，在程序中只能作为对象被赋值，不能作为源赋给其他信号；BUFFER模式下的信号，在程序中既可作为对象被赋值，又可作为源赋给其他信号，对象和源是同时发生，是同一个信号；INOUT模式下的信号，双向传输，同样既做对象又可作源，但对象和源不是同一个信号。 3.VHDL中有哪3种数据对象？详细说明它们的功能特点以及使用场所。 3种数据对象为：常量、信号、变量。 各自的功能特点和使用场所： 常量：代表电路中一个确定的数，如电源、地等。全局量，信号变量使用的地方都可用 信号：代表电路中的某一条硬件连接线，包括输入、输出端口，信号赋值存在延迟。 全局量，使用场所：architecture、package、entitiy。 变量：代表电路中暂存某些值的载体。变量赋值不存在延迟。 局部量，使用场所：process、function、procedure。 4.数字频率计功能是测量被测信号的频率，测量频率的基本原理是什么？实现的主要逻辑模块有那些？ 答：频率计测量频率的基本原理是：1秒时间内代测信号的脉冲个数。 实现频率计逻辑功能的主要模块有： 时间基准产生电路：提供1秒中的准确计数时间信号； 计数脉冲形成电路：将被测信号变换为可计数的窄脉冲，其输出受闸门脉冲的控制。 计数显示电路：对被测信号进行计数，显示被测信号的频率 5.VHDL的基本结构及每部分的基本功能？ 答：VHDL的基本结构由：库（Library）、程序包（Package）、实体（Entity）、结构体（Architecture） 和配置（Configuration）几部分组成。 每部分的基本功能为： 库（Library）：用来存储预先完成的程序包和数据集合体的仓库。以供设计者对一些统一的语言标准或数据格式进行调用。