TSMC工艺的版图教程(DOC 43页)
TSMC工艺的版图教程(DOC 43页)
目录
前端电路设计与仿真 (3)
第一节双反相器的前端设计流程 (3)
1、画双反相器的visio原理图 (3)
2、编写.sp文件 (3)
第二节后端电路设计 (5)
一、开启linux系统 (5)
2、然后桌面右键重新打开Terminal 7 双反相器的后端设计流程 (8)
一、schematic电路图绘制 (8)
二、版图设计 (22)
画版图一些技巧： (31)
三、后端验证和提取 (32)
第三节后端仿真 (38)
其它知识 (42)
前端电路设计与仿真
第一节双反相器的前端设计流程1、画双反相器的visio原理图
in
M0
M1V DD
M2
M3
out
fa
图1.1
其中双反相器的输入为in 输出为out，fa为内部节点。电源电压V DD=1.8V，MOS管用的是TSMC的1.8V典型MOS管(在Hspice里面的名称为pch和nch，在Cadence里面的名称为pmos2v和nmos2v)。
2、编写.sp文件
新建dualinv.txt文件然后将后缀名改为dualinv.sp文件
具体实例.sp文件内容如下：
查看波形按钮按下后弹出以下对话框
单击此处
如果要查看内部节点的波形，双击
Top处
单击这些
节点即可
查看波形
如果有多
个子电路
请单击此
处的Top
查看
如果要查看测量语句的输出结果请查看.MTO文件(用记事本打开)
至此前端仿真教程结束
第二节后端电路设计
前序(打开Cadence软件)
一、开启linux系统
双击桌面虚拟机的图标
选择Power on this virtual machine
开启linux之后
在桌面右键选择 Open Terminal
输入 xhost local：命令按回车
之后输入 su xue命令按回车，这样就进入了xue用户
1、输入命令加载calibre软件的license，按回车，等到出现以下画面再关闭Terminal窗口
2、然后桌面右键重新打开Terminal
进入学用户，开启Cadence软件，如下图
然后出现cadence软件的界面
关闭这个help窗口，剩下下面这个窗口，这样cadence软件就开启了
[如果在操作过程中关闭了cadence，只需要执行步骤2即可，步骤1加载calibre 的license只在linux重启或者刚开启的时候运行一次就可以了。]
双反相器的后端设计流程
一、schematic电路图绘制
1、注意----
在Cadence中画schematic电路图时，每一个节点都需要命名，不然在参数提取之后没有命名的那些节点会被系统自动命名，导致用HSPICE查看内部节点波形时难以迅速找到自己需要的节点。
2、打开Cad ence软件新建库和单元Cell View
用命令icfb&打开Cadence软件后弹出以下CIW窗口
选择Flie-New-Libirary之后弹出以下窗口
这里我们新建一个名为ttest的库。(注意：在新建library的时候要attach to an existing techfile)
点击OK以后弹出以下窗口
在technology library这里选择我们的TSMC库tsmc18rf
然后点击OK
在CIW窗口的tools菜单中选择第二个library manager之后弹出以下窗口
我们可以看到左边Library里面有我们之间建立的ttest库，用鼠标左键选择ttest，发现它的Cell和View都是空的。
然后在该窗口的File-New-Cell View新建一个单元Cell View
弹出以下窗口
在窗口的Cell name中输入我们需要取的名字，这
里取的是dualinv。
点击OK后自动弹出画schematic的窗口
3、画schematic电路图
点击上面的这个作图版面，在键盘上按快捷键i会出现添加器件的窗口
点击Browse后弹出以下窗口
这里选中TSMC的库tsmc18rf，在Cell中选中pmos2v，view中选中symbol 然后鼠标移到外面的画图板上，就会出现一个PMOS管，左键点击就可以放上去了，按ESC回到正常的光标状态。
同理，选中TSMC库中的nmos2v，就可以添加NMOS管。(按快捷键M，然后再点击一下（选中）器件即可以移动器件)
接下来修改MOS管的尺寸，我们看到上述MOS管的默认尺寸都是L=180n W=2u
我们这里将PMOS管修改为W=720n NMOS管修改为W=220n
(注意：TSMC 0.18um库nmos2v和pmos2v最小的W只能设置到220nm，而不能设置到180nm)
鼠标左键选中一个器件(如M0)，然后按快捷键Q（property），出现以下调整MOS管属性窗口
在w(M)的文本框中修改前面的2u 修改成我们需要的720n 然后点击OK即可同理修改NMOS管的W=220n。之后开始连线按快捷键W（wire）即可
然后添加PIN脚(即与外部信号相连的端口，从图1.1可以看出这个双反相器电路涉及到的PIN脚有in out vdd gnd)
[注意：由于目前的工艺是P阱衬底，所以全部NMOS管的衬底即B端要接gnd，而PMOS管的衬底可以接自己的S端或者vdd，一般只接VDD不接S]
[知识补充：MOS管的衬底B端接S才能不引起衬偏，衬偏了会造成阈值电压增大]
按快捷键P就可以添加PIN脚
在pin name中输入名称Direction中选中pin脚的方向(其中in的direction是input out的direction是output gnd和vdd的direction是inputoutput)
然后按回车，光标上就会出现一个pin的光影，点击鼠标左键即可摆放
摆放pin脚之后，将PIN脚与电路相连，同样用快捷键W来连线
由于图1.1中还有一个内部节点fa，这里我们就需要给内部节点命名。按快捷键L，出现命名窗口
在names这里输入fa，然后按回车
然后鼠标上出现fa光影，将fa移到内部需要命名的线上点击左键即可。
然后保存电路
通用，也可以用快捷键L 来连接两个单元：
[这样就不用连线，却能保证两个单元连接到一起。]
在画图板左边工具栏里面选中第一个check and save
4、将电路图创建成为一个symbol，用于仿真电路
选择Design—Create Cellview- From Cellview 弹出以下窗口
点击OK弹出以下窗口
这里主要是Top Pins和Botton Pins这里需要修改，修改成如下图
点击OK 弹出以下电路
点击save按钮保存
这样我们就会看到在library manager里面就多出了一个该电路的symbol
5、用spectre仿真器仿真电路
(这里仿真一下电路主要是验证一下自己电路有没有画错，如果电路逻辑功能正确，那么基本上可以保证自己刚才画的电路是正确的)
新建一个名为dualtest的Cell View单元（在Library Manager下）
点击OK
按快捷键i添加我们之前给双反相器电路创建的symbol
然后出现下图
接下来就要给各个端口加激励信号和电源了
按I添加器件，在analoglib中首先选择直流电压Vdc，另外还要选择vpwl作为线性分段信号源。
按Q修改vdc的属性
在DC voltage这里将电压值设置为1.8v(注意，只要填入1.8即可，不要带入单位)
同样修改vpwl的属性(这里我们设置一个3段线性信号，即6个点)，如下图
此外我们还要添加一个gnd器件作为基准地信号(在analoglib中选择) 添加完器件之后如下图
(注意：电路的gnd与标准地gnd之间要添加一个0V的直流电压)
接下来连线以及给输出端添加一个PIN，如下图
然后按check and save保存
选择tools中的Analog environment
弹出以下窗口
选择右边工具框中的第二个，弹出以下窗口
这里设置仿真的停止时间(该时间根据自己具体需要填写)，然后点OK
接下来设置需要看波形的那些端口outputs—To Be Plotted—Select On Schematic
第二章 cadence ic5141教程版图部分
第二章．Virtuoso Editing的使用简介 全文将用一个贯穿始终的例子来说明如何绘制版图。这个例子绘制的是一个最简单的非门的版图。 § 2－1 建立版图文件 使用library manager。首先，建立一个新的库myLib，关于建立库的步骤，在前文介绍cdsSpice时已经说得很清楚了，就不再赘述。与前面有些不同的地方是：由于我们要建立的是一个版图文件，因此我们在technology file选项中必须选择compile a new tech file,或是attach to an exsiting tech file。这里由于我们要新建一个tech file，因此选择前者。这时会弹出load tech file的对话框，如图2-1-1所示。 图2-1-1 在ASCII Technology File中填入csmc1o0.tf即可。接着就可以建立名为inv的cell了。为了完备起见，读者可以先建立inv的schematic view和symbol view（具体步骤前面已经介绍，其中pmos长6u，宽为0.6u。nmos长为3u，宽为0.6u。model 仍然选择hj3p和hj3n）。然后建立其layout view，其步骤为：在tool中选择virtuoso－layout，然后点击ok。 § 2－2绘制inverter掩膜版图的一些准备工作 首先，在library manager中打开inv这个cell的layout view。即打开了virtuoso editing窗
图2-2-1 virtuoso editing窗口 口，如图2-2-1所示。 版图视窗打开后，掩模版图窗口显现。视窗由三部分组成：Icon menu , menu banner ,status banner. Icon menu(图标菜单)缺省时位于版图图框的左边，列出了一些最常用的命令的图标,要查看图标所代表的指令，只需要将鼠标滑动到想要查看的图标上，图标下方即会显示出相应的指令。 menu banner（菜单栏）,包含了编辑版图所需要的各项指令，并按相应的类别分组。几个常用的指令及相应的快捷键列举如下： Zoom In -------放大 (z)Zoom out by 2------- 缩小2倍(Z) Save ------- 保存编辑(f2) Delete ------- 删除编辑(Del) Undo ------- 取消编辑(u)Redo -------恢复编辑 (U) Move ------- 移动(m)Stretch ------- 伸缩(s) Rectangle -------编辑矩形图形(r)Polygon ------- 编辑多边形图形(P) Path ------- 编辑布线路径(p) Copy -------复制编辑 (c) status banner（状态显示栏），位于menu banner的上方，显示的是坐标、当前编辑指令等状态信息。 在版图视窗外的左侧还有一个层选择窗口（Layer and Selection Window LSW）。
版图设计规范
Q/AT 中国电子科技集团公司第十三研究所企业标准 Q/AT 43016.×××-2005 第十六专业部 薄膜电路版图设计规范 拟制： 审核： 批准： 2005-9-6版 中国电子科技集团公司第十三研究所批准
目录?1.版图一般要求 ?2.版图元件要求 ?3.基片和组装材料选择 ?4.薄膜电阻最大允许电流 ?5. 版图和组装图审核要求 ?附录1 元器件降额准则（摘要）?附录2 版图和组装图审核表 ?附录3 组装图模版（AUTOCAD格式）
薄膜电路版图设计规范 版本：2005-9-6 1版图一般要求： 1.1基片和掩模版尺寸 1.3非标准尺寸基片：50mm×60mm。图形阵列最大尺寸不应大于46mm×56mm。 采用非标准基片要与工艺负责人商量。 1.4划线框尺寸：微晶玻璃基片200um，陶瓷基片 300um。 1.5基片厚度 进口瓷片厚度 0.38mm 0.25mm。 国产瓷片厚度0.4mm 0.5mm， 0.8mm，1.0mm。 需要其它厚度陶瓷基片时，要提前预订。 1.6单元基片最大尺寸（包括划线槽） 必须同时满足以下两个要求: （1）单元基片的每个边（角）到管座台面对应边（角）的最小距离0.5mm，（D-C>1）（2）单元基片边长比管壳对应管柱中心距应小1.5mm以上（A-B >1.5）。 表2 TO-8系列管壳对应最大正方形基片尺寸 1.7常规生产应采用铬版。 1.8有薄膜电阻的版，要制作三层版。 第1层负版。金块图形。 第2层正版。金块图形加上电阻图形。 第3层正版。仍为金块图形。
1.9没有薄膜电阻的版，制作2块版。 第1层负版。金块图形 第2层正版。仍为金块图形。 1.10带金属化通孔的版，制作2层版。， 第1层正版。金块图形，包括孔焊盘。 第2层正版。金块图形加上电阻图形。 1.10.1小孔的位置在正式的版图中不应画出，也不用标记。可以在不制版的图层中标出。 1.10.2版图上应设计一个十字对位标记，用于孔化基片光刻对位，如下图所示。 1.11掩模版要有标识： 在版图的空隙应加上版号或更新的编号。比如，版号为741，一次改版时，标示为 741A。 旧版仍沿用旧的版号。 新版号由各研究室主任给出1个3位数版号，遇到旧版号跳过。 1.12标准薄膜电阻。 在电阻图形中，应包含一个较宽的正方形电阻，以便精确地测量方块电阻。 比如：200μm×200μm。 1.13方块电阻标准值 微晶玻璃上方块电阻R□=100Ω； 陶瓷基片上方块电阻R□=50Ω。 应当尽量使用标准方块电阻，特殊的要求与工艺负责人商量。 1.14负版增加对位图形。 负版精缩时应在的图形阵列对角外，多曝光6个单元图形，如图A所示。 负版直扫时应在的图形阵列对角外作“L”图形，条宽1mm，长度5mm。如图B所示。
电路版图设计与规则
第三章集成电路版图设计 每一个电路都可以做的很完美,对应的版图也可以画的很艺术，需要的是耐心和细心，当然这需要知识，至少我这么认为。 3.1认识设计规则（design rule） 什么是设计规则？根据实际工艺水平(包括光刻精度、刻蚀能力、对准容差等)和成品率要求，给出的一组同一工艺层及不同工艺层之间几何尺寸的限制，主要包括线宽、间距、覆盖、露头、凹口、面积等规则，分别给出它们的最小值，以防止掩膜图形的断裂、连接和一些不良物理效应的出现。芯片上每个器件以及互连线都占有有限的面积。它们的几何图形形状由电路设计者来确定。（从图形如何精确地光刻到芯片上出发，可以确定一些对几何图形的最小尺寸限制规则，这些规则被称为设计规则） 制定设计规则的目的：使芯片尺寸在尽可能小的前提下，避免线条宽度的偏差和不同层版套准偏差可能带来的问题，尽可能地提高电路制备的成品率。 设计规则中的主要内容：Design Rule通常包括相同层和不同层之间的下列规定： 最小线宽 Minimum Width 最小间距 Minimum Spacing 最小延伸 Minimum Extension
最小包围 Minimum Enclosure 最小覆盖 Minimum Overlay 集成电路版图设计规则通常由集成电路生产线给出，版图设计者必须严格遵守！！！ 3.2模拟集成电路版图设计中遵从的法则 3.2.1电容的匹配 对于IC layout工程师来说正确地构造电容能够达到其它任何集成元件所不能达到的匹配程度。下面是一些IC版图设计中电容匹配的重要规则。 1）遵循三个匹配原则：它们应该具有相同方向、相同的电容类型以及尽可能的靠近。这些规则能够有效的减少工艺误差以确保模拟器件的功能。 2）使用单位电容来构造需要匹配的电容，所有需要匹配的电容都应该使用这些单位电容来组成，并且这些电容应该被并联，而不是串联。3）使用正方块电容，并且四个角最好能够切成45度角。周长变化是导致不匹配的最主要的随机因素，周长和面积的比值越小，就越容
Cadence版图设计环境的建立及设计规则的验证.
Cadence版图设计环境的建立及设计规则的验证 摘要：对版图设计需要的工艺库（technology file）文件、显示（display）文件的书写进行了详细分析，并对设计规则验证（DRC）中遇到的问题进行了解释。 关键词：工艺库；显示文件；设计规则验证；版图 Cadence提供的Virtuoso版图设计及其验证工具强大的功能是任何其他EDA工具所无法比拟的，故一直以来都受到了广大EDA工程师的青睐［1］，然而Virtuoso工具的工艺库的建立和Dracula的版图验证比较繁琐。本文将从Virtuoso的工艺库的建立及Dracula版图的设计规则验证等方面做详细介绍。 1Technology file与Display Resource File的建立 版图设计是集成电路设计中重要的环节，是把每个元件的电路表示转换成集合表示，同时，元件间连接的线网也被转换成集合连线图形［2］。与电路设计不同的是版图设计必须考虑具体的工艺实现，因此，存放版图的库必须是工艺库或附在别的工艺库上的库。否则，用隐含的库将没有版层，即LSW窗口是空框，无法画图。因此，在设计版图前必须先建立工艺库，且要有显示文件（display resource file）displaydrf。 technology file中应包含以下几部分［3］：层定义（Layer definitions）、器件定义（Device definitions）、层物理电学规则（Layer, physical and electrical ru les）、布线规则（Place and route rules）和特殊规则（Rules specific to individual Cadence applications）。 层定义中主要包括： (1)该层的用途设定，用来做边界线的或者是引脚标识的等，有cadence系统保留的，也有用户设定的。 (2)工艺层，即在LSW中显示的层。 (3)层的优先权，名字相同用途不同的层按照用途的优先权的排序。 (4)层的显示。 (5)层的属性。 器件模块中可以定义一些增强型器件、耗尽型器件、柱塞器件、引脚器件等，这些器件定义好之后，在作版图时可以直接调用该器件，从而减轻重复的工作量。 层、物理、电学规则的模块包括层与层间的规则，物理规则和电学规则。层规则中定义了通道层与柱塞层。物理规则中主要定义了层与层间的最小间距，层包含层的最小余量等。电学规则中规定了各种层的方块电阻、面电容、边电容等电学性质。 布线规则主要为自动布局布线书写的，在启动自动布局布线时，将照该模块中定义的线宽和线间距进行［4］。 书写工艺规则文件时主要应包括以下几项：
第二章标准单元设计技术
黄越（10月31改动） 第二章标准单元技术 章节预览 本章将要了解的内容有： ?为什么在数字电路版图设计中标准化是重要的？ ?在模拟电路版图设计中标准化技术的优点 ?为什么要把一些单元放在一起 ?只有很少的金属层布线时应该了解的注意点 ?有很多的金属层布线时应该了解的注意点 ?为了布线如何插入布线通道 ?什么时候布局粗的电源线 ?高密度区域信号的输入与输出 ?如何保证单元之间有合适的距离 ?如何完全通过版图设计规则的检查 ?如何节约设计时间 ?如何保护门电路不被损坏 标准单元技术的设计思想 为使自动版图设计工具能够布局布线，需要制定规则。比如单元设计规则、布局规则、测试规则。 稍稍想象一下塑料拼装玩具，这些规格统一的玩具块都在相同一个地方有用于连接的连接头和连接空隙。用这些塑料方块可以拼成一个大方块。所有的塑料块都可以相互拼装。 因为这些塑料块都是标准的长、宽、高，并按标准格式将塑料块拼装好。不可能将任何非标准的块与这些标准的块拼在一起。 像这些标准塑料方块一样，用自动版图设计软件依据网格线和设计规则来设计单元库。标准单元库之间同样要求能够相互集成。为实现这个设想人们利用各种标准化的技术来构造这个特殊的单元库。 标准化技术同样也适用于模拟电路版图设计，即使是不使用自动版图设计软件的情况。由于这些标准化技术在数字电路版图设计中是强制执行的，所以本章的重点及举例主要使用数字电路版图设计。 标准网格 通过将器件布局在标准网格上，标准化的版图系统可以自动布线并能够保证标准单元所有可行的布局。这些网格就像一个个标准平面正方形塑料块拼装在一起。这是我们首先讨论的问题。 讨论过网格后，再来讨论一下布局在这些网格之上的标准单元。如果我们利用网格布局并使用设计规则统一的（设计）单元，就可以使用自动工具来进行布局布线。不考虑软件的决定性的因素的情况下，我们的电路就会正确的设计出来。 基于网格的系统 典型的布线软件是基于网格的。基于网格的布线器有两个限制。固定线宽以及只能将器件对称的布在网格线上。不能在基于网格的系统中随心所欲的进行设计，必须符合网格布线规则。 决定网格大小的因素?? 假设第一金属层最小线宽为1微米，换句话就是最小线间距为1微米的工艺下。每根线的宽度为1微米，两根线的间距为1微米，因此两根平行线的最小距离为3微米。
版图设计和制作工艺
针对SOI 集成传感器芯片结构的特殊性，同时考虑到芯片成品率和器件的可靠性，根据已经开发的普通压阻工艺规则、考虑到光刻和键合设备能力、同时为保证加速度传感器件结构布线的需求制定了集成传感器芯片的工艺规则。 为保证结构加工的成品率，加速度传感器弹性支撑悬臂梁的厚度设计为30um 。考虑到整个器件的尺寸、加速度传感器的量程等诸多因素，加速度传感器支撑悬臂梁的宽度必须比较小；但为保证在一条弹性悬臂梁的宽度范围内并排放下两个压阻和六条金属导线，同时又要将图形尺寸设计的足够大，以尽可能减少加工偏差对图形尺寸影响的比例，以获得较高的成品率和可靠性。综合考虑以上因素，布线的工艺规则以5um 为最小图形线宽和间隔、压阻图形面引线孔覆盖最小为2um 、双面光刻和对准键合的图形覆盖最小为4um ，其他还要求器件的焊盘最小间距大于100um 、焊盘面积大于100100um um 、硅片划片槽宽度为200um 。 MEMS 光刻掩模版介绍 光刻技术是一种将掩模版的图形转移到衬底表面的图形复制技术，即利用光源选择性照射光刻胶层使其化学性质发生改变，然后显影去除相应的光刻胶得到相应图形的过程。光刻得到的图形一般作为后续工艺的掩模，进一步对光刻暴露的位置进行选择性刻蚀、注入或者淀积等。 MEMS 掩模版是一块单面附有金属铬层的厚度为c 的石英玻璃平板，掩模图案构造于铬层中。光刻掩模版的制作是MEMS 器件加工流程的开始。一般对掩模版的设计要求为：图形的尺寸要准确；图形边缘应光洁，陡直和无毛刺；图形黑白对比要深，图形内无针孔，图形外无黑点；整套版中的各块能一一套准；底版要牢固、耐磨；各图形区内应有掩蔽作用，图形区外应完全透过紫外光或对光吸收极少。 根据制定的集成传感器的工艺规则，结合需要的MEMS 器件结构，就可以开始进行MEMS 掩模版的版图设计。版图是一组具有一定对应关系的图形，它与器件的结构、所用的加工工艺密切相关，每层版图都对应于不同的工艺步骤。在加工过程中，各层版图利用十字对准标记进行光刻对准，以保证对准精度。MEMS 掩模版的制作是根据设计完成的版图来进行的。 集成传感器的版图设计说明
电子科技大学集成电路实验报告——版图部分实验报告
微电子与集成电路设计 实验报告 使用L-Edit编辑单元电路布局图 一、实验学时：4学时 二、实验目的 1、熟悉版图设计工具L-Edit的使用环境； 2、掌握L-Edit的使用技巧。 三、实验内容：利用L-Edit绘制一个反相器的版图，并利用提取工具将反相器布局图转化为T-Spice 文件。 四、实验结果： 1、本次版图设计中的设计技术参数、格点设定、图层设定、设计规则采用的是（C:\TannerLb\LEdit\TECH\mosis\morbn20.tdb）文件的。
2、绘制一个L=2u，W由学号确定的PMOS管掩膜版图。 先确定W。W等于学号的最后一位乘以2，若学号最后一位 4，则先加10后再乘以2。所以，要绘制的是一个L=2u，W=（ 16 u）的PMOS管掩膜版图。 （当时我没注意要按学号画，是按指导书上画的，截完图会来看报告才发现） 所完成的经DRC检查无错误的PMOS版图为： 该PMOS管的截面图为：
所完成的经DRC检查无错误的NMOS版图为： 该NMOS管的截面图为：
4、运用前面绘制好的nmos 组件与pmos 组件绘制反相器inv 的版图。加入电源Vdd ，地Gnd ，输入A 和输出B 的标号。所完成的DRC 检查无错误的版图为：
5、将反相器布局图转化为T-Spice 文件，该文件的内容为： 五、实验总结与体会： 进行任何实验时对实验原理的的掌握都是最重要的。由于实验前的准备不足，实验时遇到了很多的困难，需要好好复习MOS工艺的的基本知识。在进行版图设计时，需要严格遵循设计规则中对参数、位置的要求，任何的偏差都可能导致错误。所以每进行一步都要进行检 查，修正；但有些错误可以在后续的步骤中自动解决，也需要加以注意。
集成电路基础工艺和版图设计测试试卷
集成电路基础工艺和版图设计测试试卷 （考试时间：60分钟，总分100分） 第一部分、填空题（共30分。每空2分） 1、NMOS是利用电子来传输电信号的金属半导体；PMOS是利用空穴来传输电信号的金属半导体。 2、集成电路即“IC”，俗称芯片，按功能不同可分为数字集成电路和模拟集成电路，按导电类型不同可分为 双极型集成电路和单极型集成电路，前者频率特性好，但功耗较大，而且制作工艺复杂，不利于大规模集成；后者工作速度低，但是输入阻抗高、功耗小、制作工艺简单、易于大规模集成。 3、金属(metal)—氧化物(oxid)—半导体(semiconductor)场效应晶体管即MOS管，是一个四端有源器件，其四端分别是栅 极、源极、漏极、背栅。 4、集成电路设计分为全定制设计方法和半定制设计方法，其中全定制设计方法又分为基于门阵列和标准单元 的设计方法，芯片利用率最低的是基于门阵列的设计方法。 第二部分、不定项选择题（共45分。每题3分，多选，错选不得分，少选得1分） 1、在CMOS集成电路中，以下属于常用电容类型的有（ABCD） A、MOS电容 B、双层多晶硅电容 C、金属多晶硅电容 D、金属—金属电容 2、在CMOS集成电路中，以下属于常用电阻类型的有（ABCD） A、源漏扩散电阻 B、阱扩散电阻 C、沟道电阻 D、多晶硅电阻 3、以下属于无源器件的是（CD ） A、MOS晶体管 B、BJT晶体管 C、POL Y电阻 D、MIM电容 4、与芯片成本相关的是（ABC） A、晶圆上功能完好的芯片数 B、晶圆成本 C、芯片的成品率 D、以上都不是 5、通孔的作用是（AB ） A、连接相邻的不同金属层 B、使跳线成为可能 C、连接第一层金属和有源区 D、连接第一层金属和衬底 6、IC版图的可靠性设计主要体现在（ABC）等方面，避免器件出现毁灭性失效而影响良率。 A、天线效应 B、闩锁（Latch up） C、ESD(静电泄放)保护 D、工艺角（process corner）分析 7、减小晶体管尺寸可以有效提高数字集成电路的性能，其原因是（AB） A、寄生电容减小，增加开关速度 B、门延时和功耗乘积减小 C、高阶物理效应减少 D、门翻转电流减小 8、一般在版图设计中可能要对电源线等非常宽的金属线进行宽金属开槽，主要是抑制热效应对芯片的损害。下面哪些做法符合宽金属开槽的基本规则？（ABCD） A、开槽的拐角处呈45度角，减轻大电流密度导致的压力 B、把很宽的金属线分成几个宽度小于规则最小宽度的金属线 C、开槽的放置应该总是与电流的方向一致 D、在拐角、T型结构和电源PAD区域开槽之前要分析电流流向 9、以下版图的图层中与工艺制造中出现的外延层可能直接相接触的是（AB）。 A、AA（active area） B、NW（N-Well） C、POLY D、METAL1
第09章版图设计流程及设计方法
第九章 版图设计流程及设计方法学习指导 学习目标与要求 1．了解集成电路版图设计及验证相关EDA工具； 2．掌握集成电路版图设计及验证相关理论知识； 3. 掌握集成电路版图设计流程、方法及设计技巧 学习重点 1．集成电路版图设计及验证相关EDA工具 2．集成电路版图设计流程、方法及设计技巧 学习难点 1．集成电路版图设计及验证相关理论知识； 2．不同集成电路版图设计的方法及设计技巧
第一节版图设计概念 1.定义：版图设计是创建工程制图（网表）的精确的物理描述过程，而这一物理描述遵守 有制造工艺、设计流程以及通过仿真显示为可行的性能要求所带来的一系列约束。 2.各种类型集成电路版图
第二节版图设计工具－TANNER L-EDIT 集成电路设计近年来发展相当迅速，许多设计需要借助计算机辅助设计软件。 作为将来从事集成电路设计的工作人员，至少需要对版图有所了解，但是许多软件（如cadence）实在工作站上执行的，不利于初学者。 L-Edit软件是基于PC上的设计工具，简单易学，操作方便，通过学习，掌握版图的设计流程。
一、Tanner Pro 简介 Tanner Pro 是一套集成电路设计软件，包括S-EDIT 、T-SPICE 、W-EDIT 、L-EDIT 与LVS ，他们的主要功能分别如下： 1、S-Edit ：编辑电路图； 2、T-Spice ：电路分析与模拟； 3、W-Edit ：显示T-Spice 模拟结果； 4、L-Edit ：编辑布局图、自动配置与绕线、设计规则 检查、截面观察、电路转化； 5、LVS ：电路图与布局结果对比。 版图设计工具－Tanner L-EDIT Tanner Layout Editor －版图编辑大师TANNER 最精华的部分在哪里 Virtuoso Layout Editor 界面漂亮友好 功能强大完备 操作方便高效
定制版图设计基础
ASIC的版图设计实现方法 对于大规模、超大规模专用集成电路来说, 其实现方法可归纳为两大类:①版图设计法, ②器件编程法。版图设计法包括版图的全定制设计、半定制设计和定制设计, 适用于大批量的专用集成电路设计, 由本章介绍。下章介绍ASIC的器件编程实现方法, 包括ROM 系列、PAL、GAL系列和FPGA系列的器件编程。 §1 全定制设计方法(Full-Custom Design Approach) 全定制设计适用于对设计质量本身有着最严格要求的芯片, 比如要求有最小信号延迟、最小芯片面积, 最佳设计结果, 而对相应在设计周期、设计成本上所付出的代价却可以在所不惜。 这种设计方法主要以人工设计为主, 计算机作为绘图与规则验证的工具而起辅助作用。对所得版图的每一部分, 设计者将进行反复的比较、权衡、调整、修改:对元器件, 要有最佳尺寸; 对拓扑结构, 要有最合理的布局; 对连线, 要寻找到最短路径... 。这样精益求精, 不断完善, 以期把每个器件和内连接都安排得最紧凑、最适当。在获得最佳芯片性能的同时, 也因为芯片面积最小而大大降低每片电路的生产成本, 以低价位而占领市场。 目前, 产量浩大的通用集成电路从成本与性能考虑而采用全定制设计方法。其它设计方法中最底层的单元器件(如标准单元法中的库单元、门阵列法中的宏单元), 因其性能和面积的要求而采用全定制设计方法。 模拟电路因其复杂而无规则的电路形式(相对于数字电路而言)在技术上只适宜于采用全定制设计方法。 简单、规模较小而又有一定批量的专用电路, 在设计者力所能及的情况下( 时间与正确性的把握) , 也建议采用全定制设计方法。 图1是一个由全定制设计方法设计的模拟集成电路的版图(7640电路) 需要给予解释的是, 对于大规模、超大规模集成电路, 全定制的设计方法似乎是不可思议的。事实上, 这确实需要许多人年的艰苦努力: 将一个庞大的电路系统按功能分解为若干个模块和更多个子模块, 具有丰富经验积累的设计人员分工合作, 每人负责一个部分的设计, 最后拼接完成。即使对于每个人负责的子模块电路, 也要充分利用电路的规则性和重复性进行设计。比如寄存器可由一排D触发器构成, 只要精心设计好一只D触发器的版图, 就可以利用计算机图形软件中的复制功能, 拉出一排D触发器也就是一个寄存器的版图了。当然,每个D触发器还要考虑彼此之间版图的偶合度问题。 108