Cadence IC Design

第1章Cadence IC 5.1.41 的基本设置

本章是Cadence IC 5.1.41 是设计的简明入门教程，目的是让读者在刚接触该软件的时候对它的基本功能有一个总体的了解。本章主要内容如下：[1] 启动Cadence IC 前的准备；[2] Command Interpreter Window (CIW, 命令行窗口)；[3] Library Manager 设计库管理器；[4] Virtuoso? Schematic Editor 电路图编辑器简介；[5] Virtuoso? Analog Design Environment (ADE) 简介。

1.1 启动前的准备

要在Unix/Linux 使用Cadence IC 5.1.41 工具应当保证以下的条件：

[1] 保证Cadence IC 5.1.41 已经由管理员正确地安装在电脑上；并且软件授权密钥已经设置

完成。

[2] 在Shell 中设置了正确的环境变量。

必须将Cadence IC 的安装路径加入Shell 环境变量，Cadence IC 5.1.41 才能正常运行。以Cshell 为例，Cadence IC 被安装在了/tools/cadence/ic5141，则需要在~/.cshrc 文件中加入这样的路径配置语句：

setenv ic50 /tools/cadence/ic5141

set LD_LIBRARY_PATH=($ic50/tools/lib $ic50/tools/dfII/lib $ic50/tools/tcltk/ tcl8.0/lib $LD_LIBRARY_PATH)

set path = ($ic50/tools/bin $ic50/tools/dfII/bin $ic50/tools/dracula/bin $path)

也可以把路径的设置写在一个单独的配置文件中。例如，将上面的配置写在配置文件/env/cadence_5141 中，则可以在~/.cshrc 中加入一行

source /env/cadence_5141

1.1.1 启动配置文件：.cdsinit

.cdsinit 文件是在Cadence IC 中启动时运行的SKILL 脚本文件。该文件配置了很多Cadence IC 5.1.41 的环境配置，包括使用的文本编辑器、热键设置、仿真器的默认配置等。如果Cadence IC 没有找到.cdsinit 文件，软件中的快捷键等功能都不能适用。

Cadence IC 搜索.cdsinit 文件时，首先会搜索程序的启动路径，然后搜索的是用户的主目录。例如：在~/project 目录下运行icfb&，则首先Cadence IC 会尝试载入~/project/.cdsinit。如果这个文件不存在则会尝试载入~/.cdsinit。

默认配置文件路径：

/tools/dfII/samples/local/cdsinit

1.1.2 其他配置文件如果需要，在程序的运行目录建立其他的启动配置文件，

如.cdsenv、.cdsplotinit、display.drf 等。这些配置文件分别有自己的用途：

.cdsenv: 用于设置启动时的环境变量；

.cdsplotinit: Cadence IC 打印和输出图型的设置；

display.drf: 版图编辑器中显示颜色等的配置；这些配置文件的搜索路径首先是程序启动目录。其次是用户的主目录。这些配置文件的样本位置如下：

.cdsenv：/tools/dfII/samples/.cdsenv

.cdsplotint：/tools/plot/samples/cdsplotinit.sample display.drf：

/share/cdssetup/dfII/default.drf

设置设计库配置文件：cds.lib

设计库(library)配置文件放置在Cadence IC 程序的运行路径下，比如要在~/project 目录下运行Cadence IC，则需要在该目录下建立cds.lib 文件。这个文件设置的是Cadence IC 中的设计库的路径。

常用命令格式：

?DEFINE

格式：DEFINE <库名> <库路径>

?INCLUDE

格式：INCLUDE <另外一个cds.lib 的全路径>

?#

行注释符，在行首加入则该行无效。

如果cds.lib 文件是空文件，则Cadence IC 的设计库中就会是空的。为了添加基本元

件库，需要一些基本元件。可以在cds.lib 文件中加入一行：

INCLUDE /share/cdssetup/cds.lib

1.2 命令行窗口（Command Interpreter Window，CIW)

完成上述设置之后，就可以在命令行下运行Cadence IC5.1.41 软件：

icfb &

Cadence IC 的命令行窗口（又称为命令解释器，Command Interpreter Window, CIW）就会出现：

图1.1 命令行窗口（CIW）

该窗口包括几个部分：菜单栏、输出窗口、命令行、鼠标命令、提示

1.2.1 命令行窗口（CIW）菜单

CIW 菜单展开包含以下选项，下面将介绍其中比较重要的一些选项：

?

File 头

New

图 1.2 CIW 菜单展开内容

建立新的设计库(Design Library)或者设计的 CellView; ? File 头import

导入，可以导入的信息包括 gds 版图、电路图、cdl 网表、模型库甚至 verilog 代码等。 ?

File 头Open

打开“Cell ”的“View ”，根据不同的“View ”的类型，Cadence 将选择适当的编辑器：例如， 如果一个“View ”是一个符号(symbol)则 Cadence 将选择 Virtuoso Symbol Editor 打开； 如 果是一个电路图（schematic ）则 Cadence 会选择 Virtuoso Schematic Editor 来打开；如果是一 个版图(layout)则会用 Virtuoso Layout Editor 打开；如果是 Verilog 或 Verilog A 代码则会用文 本编辑器打开。 ? File 头Export

导出文件。同样，可以将 Cadence 设计库导出成各种文件类型。 ?

File 头Exit 退出 icfb 工作环境。

?Tools头Library Manager

很实用的图形化设计库浏览器，界面如图1.3 所示。后面将详细介绍其中的内容。

图1.3 “Library Manager”界面

?Tools头Library Path

Editor

图1.4“Li brary Path Edit or”界面

这是一个用来修改设计库配置文件(cds.lib)的图形化界面，如图1.4 所示。在这个界面中可以直观地对cds.lib 文件进行修改和添加。

?Tools头Verilog Integration

里面有2 个选项分别是Verilog-XL 和NC-Verilog，是两种Verilog 仿真环境，用于对混合信号电路和数字电路的仿真。

?Tools头Analog Environment

该子菜单用于模拟电路仿真，里面的选项包括：

Simulation: 打开Virtuoso? Analog Design Environment （ADE）

图1.5 “Analog Environment”界面

Calculator：用于对仿真结果进行进一步计算的计算器工具

Result Browser: 仿真结果浏览器

Waveform: 仿真结果绘图程序。这些工具的使用将在各个章节中介绍。

?Tools头Technology File Manager

用于管理设计库和模型库之间的对应关系设置。

图1.6“Technology File Manager”界面

?Optio ns

该菜单内的选项主要用于配置icfb 的环境并保存/载入需要的配置。该菜单中还提供了用于管理产品秘钥的工具。

1.2.2 CIW 中的其他部分

输出窗口，如图1.7 所示。主要显示一些操作的输出信息和提示，包括一些状态信息和警告信息、错误提示。这些提示有助于分析操作中的问题。

命令行：在这一栏中可以运行SKILL 语言的命令，利用命令可以对界面上的任何项目进行控制，从电路编辑到仿真过程，都可以用SKILL 语言控制。

图1.7 CIW 中的输出窗口与命令行

CIW 中的输出窗口和命令行和在一起实际上就是一个命令界面。命令语言是SKILL 语言。图形界面只是在命令行基础上的扩展。在图形界面上的任何操作或者快捷键都是通过命令行来最终实现的。因而理论上用命令行可以完成一切操作，当然能实际应用中这样做并不方便。命令行的好处是可以采用语言控制复杂的操作，并且可以进行二次开发，将命令与界面整合起来。

这样就提高了整个软件的可扩展性和易用性，这也是Cadence IC 这个软件成功的重要原因。鼠标命令如图1.8 所示。这一栏显示的是鼠标单击左、中、右键分别会执行的SKILL 命令。

图1.8 鼠标命令窗口

提示栏：这一栏以‖>‖起头，如图1.9 所示，显示的是当前正在Cadence IC 程序的功能提示。

图1.9 提示栏窗口

以下根据一般设计过程中的使用顺序，对一些常用工具进行详细介绍。

1.3 Library Manager 设计库管理器

首先介绍的是设计库管理器(Library Manager)。图1.3 中的窗口是设计库管理器的窗口，如果打开平时隐藏的分类(Category)面板和文件（Files）面板则显示界面如图1.10 所示。该界面分为如下几部分：菜单栏、面板显示选项栏、设计库浏览面板和信息，以下将一一介绍。

图1.1 设计库管理器的分类(Category)面板和文件（Files）面板

1.3.1 设计库浏览面板

设计库浏览面板如图1.10 所示。面板处于设计库浏览器的中部，从左到右共分有4 栏，分别为设计库（Library）、类别（Category）、单元（Cell）、显示（View）栏。右面的3 栏中每一栏中显示的都是该栏的左邻栏中选定的项目的展开。例如：图中的分类栏中显示的就是设计库“analogLib”中的内容，而单元栏中显示的就是分类“Parasitics”包含的内容，同样“View”栏中列出的就是单元“pcapacitor”所包含的内容。

另外，还可以打开“Show Files”选项，显示各个单元和“View”所对应的文件。也就是图中面板管理器右下角的两栏，标题是“Files in Library”和“Files in Cell”。这里解释一下各个层次的含义，以便理解这些栏的用途。

?设计库是在cds.lib 文件中定义的。一个设计库中可以含有多个单元。合理的设置设计库可以提高文件系统中的设计的可管理性。例如可以将每个项目中的电路放到各自的设计库中。这

样在今后的数据备份、导入导出中都回节省很大精力。

?单元则是一个电路的基础单位，一个单元就相当于电路的一个模块，这个模块即可以是低层模块，表示部分电路；也可以是顶层模块，表示整个电路。

?同一个单元在设计中需要不同的表示方法，例如一个模拟电路模块，在设计内部结构的时候可能需要将它表示为电路图；而在引用该模块的时候则需要将其表示为一个器件符号；在绘制版图的时候可能需要将该模块表示为版图的一个部分。所以一个单元就必须有多种表示方式，称为“Views”。上面举例的模块就可以有电路图（schematic）、器件符号（symbol）、版图（layout）三个（View）。在设计中应当保证同一个“Cell”的各个“View”是等效的。?分类是在设计库和单元之间人为增加的一个虚拟层次，当一个设计库的规模比较大的时候，可以用分类的方式理清设计库中单元的组织。在小规模的设计中分析往往不必要，这时可以在面板显示选项栏取消显示分类（Show Category）选项，分类就会被跳过。

在该面板中，用鼠标右键点击设计库、单元或者“View”都会有弹出菜单出现。其中包含了很多常用命令，比如打开、删除、移动、复制、属性等。这些操作都有完整的图形界面向导，这里就不再详细介绍。

1.3.2 设计库浏览器菜单

菜单中有很多命令和设计库管理器面板的右键菜单中的命令是相同的，这里主要介绍其中只有菜单中才有的命令

?Files 菜单：

?Files头New头Library/Cell View/Category: 新建设计库/单元View/分类

?Files头Save Defaults/Load Defaults: 将设计库浏览器设置保存在.cdsenv 文件中

?Files头Open Shell Window: 打开Shell 命令行窗口，在管理设计库的时候经常要用到一些文件操作，这时可以打开Shell 窗口，在命令行中进行文件操作。?Tools 菜单

?Tools头Copy Wizard: 高级的设计拷贝向导。这个向导支持多个模式，可以在界面的第一行的复选框选择。

简单模式（Simple），如图1.11 所示。在这个模式上面的“Add To Category”栏可

以指定拷贝过去的单元或设计库被自动加入某个分类。

“Destination Library”下拉菜单指定了拷贝的目标设计库。图中对话框中列出的

是所有要拷贝的文件和单元的列表。在该列表中的每一行都可以通过选择最左面

的绿色园点禁用该项的拷贝操作，再次点击将重新启用该文件的拷贝操作。下面

的三个按钮用于快速选择需要的设计单元。

设置完成后点击OK 进行拷贝操作。

精确组织结构拷贝(Exact Hierarchical)模式如图1.12 所示。

图1.3 组织结构拷贝和精确组织结构拷贝通过指定顶层单元，这个命令可以将一个一个单元连同其中直接或间接引用的所有单元一起拷贝。不同的是，层次结构拷贝时将包括这些单元中的所有“View”；而精确组织结构拷贝中只有指定的“View”会被拷贝。

“Add to Category”和“Destination Library”选项的作用和简单拷贝中的作用相同。根据“View”(By View)的拷贝，如图1.13 所示。这种模式下，将按照指定的过滤（Filter）

选项拷贝某些设计单元。

图1.13 根据“Vie w”的拷贝

根据configuration（By Configuration）的拷贝，如图1.14 所示。这个模式下，将根据config view 中的配置来选择需要拷贝的单元和View。

图1. 4 根据“con figurati on”的拷贝

?Tools头Rename Reference Library

命令窗口如图1.15 所示。这个命令可以用于批量修改设计中的单元之间的引用，例如图中演示的就是将设计库SDIC_bandgap 中所有引用自analogLib 中的单元改为引用自设计库tsmc35mm。

图1.15 ―Re name Reference Librar y‖拷贝图1. 5 ―Delete by view‖窗口

?Tools头Delete by view

命令窗口如图1.16 所示。这个菜单命令提供了一个过滤器用于删除设计库中指定

的“View”。

?Tools头Access Permission

命令窗口如图1.17 所示，用来修改设计单元或者设计库的所有权和权限。

图1.17 “Access Permission”窗口

?Tools头Cat agories…

一些用来建立、修改、删除分类的命令

?Tools头Library Paths

调用图1.4 中的Library Path Editor

?View:

?View头Filter：显示视图的过滤

?View头Refresh: 刷新显示

Virtuoso? Schematic Editor 电路图编辑器简介

在电路设计的过程中，模拟电路的设计主要是依靠电路图编辑器(Schematic Editor)完成。电路图编辑器可以通过在CIW 或者设计库管理器中新建或者打开单元的电路图(schematic“) View”

打开。其基本界面如图1.18。下面介绍电路图编辑器的使用方法。

图1.18 电路编辑器

1.4.1 电路编辑器界面简介

电路编辑器界面主要包括状态栏、菜单、工具栏、工作区、鼠标命令栏、提示栏组成。?状态栏：如图，界面标题之下的第一行是状态栏，内容包括正在运行的命令、选定的器件数、运行状态、仿真温度和仿真器类型。

?菜单栏，工具栏：分别位于状态栏下方和屏幕的左边缘，里面的选项是电路设计中的命令。

?工作区：就是图中黑色的部分，是实际用来绘制电路图的部分。

?鼠标命令：提示鼠标的左中右键分别对应的命令。

?提示：显示的是当前命令的提示信息。

常用命令

在一般电路设计中常用的命令一般有以下几个：

?添加器件：

?调用方法：快捷键“i”；菜单Add头Instance；按钮

?界面：

图1.19 “Ad d Instance”窗口

在Library 和Cell 栏输入需要引用的单元，也可以点击Browse 按钮，打开一个设计

库浏览器，从中选择希望引用的器件或者单元，界面如图1.19 所示。

?输入器件类型之后，窗口中将会出现一些器件的初始参数设置。可以在其中直接输入需要的器件参数，其界面如图 1.20 所示。

图1.20 输入器件的参数设定

?这时将指针指向电路编辑器的工作区将会有器件的符号跟随指针移动。

?点击按钮Rotate、Sideways、Upside Down 则在工作区中显示的器件符号会相应旋转/水平反转/垂直反转。

?这时在工作区单击，器件最终位置将被确定，符号成为一个器件的实例。

在工作区单击之前，如果在“Array“栏的“Rows”、“Columns”文本框中填入大于1 的数字则最后加入的将是一个指定器件的阵列。阵列中每个实例的参数都是对话框中的指定值。注意：添加时只能添加器件的符号视图（Symbol View）。

?添加连接线

?调用方法：

快捷键：w/W 分别是细线/粗线；

菜单：细线、粗线分别是Add头Wire (Narrow) 和Add头Wire (Wide)；

按钮：细线、粗线分别是和

?调用命令后，在工作区单击鼠标左键确定连线的第一个端点，然后拖动鼠标，将看到连线的走线方式。此时点击右键，可以在不同的走线方式之间切换；再次点击鼠标左

键，确定第二个端点，连接线被确定。

在确定第二个端点之前，如果按F3 键会调出详细设置如图1.21 所示的对话框。其

中可以设置走线方式、锁定角度、线宽、颜色、线型这几个选项。注意细线和粗线

的区别是细线的线宽为0，而粗线为0.0625。

图1.21 连接线的设定

?添加端口

?调用方法：快捷键：p 表示pin；菜单：Add头Pin；按钮：调用该命令后，将显示如图1.22 所示的对话框。根据对话框中的提示，可以选择端口的名

称、类型、是否总线、用途、放置方法。

图1.22 端口的设定

?添加标签(Label)

?调用方法：快捷键：l；菜单：Add头Label；按钮：

?调用命令之后，显示如图1.23 所示的选项对话框。输入标签名字之后，如果将鼠标指向电路图，则会出现随鼠标移动的标签；鼠标点击后标签位置被确定。如果标

签被放置在连线上，则该连线会被用标签的名字命名。

图1.23 标签的设定

?移动、拷贝器件

?这里有3 种类似的命令：[1]拷贝(Copy)，将选定部分复制；[2]拖动(Stretch)，移动选定部分，该部分与电路其他部分保持连接；[3]移动(Move)，移动选定部分，该部分与其余部分不保持连

接。

?调用命令：快捷键：c/m/M 分别表示拷贝/拖动/移动

菜单：Edit头Copy / Stretch / Move 分别是拷贝/拖动/移动

按钮：拷贝；拖动

?操作三个命令基本相同：首先选定需要操作的电路部分，包括器件、连线、标签、端口等；然后调用命令；这时点击鼠标左键确定基准点；这时移动鼠标发现选定

部分随鼠标指针移动，移动量相当于基准点到现在指针所在点之间的距离；再次点

击鼠标左键放下选定的电路或者按ESC 键取消。

?在确定基准点之后，拖动的过程中，可以点击F3 键选择详细属性，其界面如图 1.24所示。

图1.24 拷贝、拖动、移动功能的属性

在3 个命令中都有旋转、镜像、锁定移动方向的选项；另外，在拷贝的Array 选项

中可以设定为将选定部分复制为阵列形式；而在拖动的选项中可以选择选定部分与

其它部分的连接线的走线方式。注意：可以用鼠标在工作区框选电路的一部分；按住Shift 键框选表示追加部分；按住Ctrl 键框选表示排除部分；可在同一个icfb

中打开的不同电路图之间使用拷贝和移动命令；拖动命令只能在当前电路中进行。?删除器件

?调用方式：键盘：del 键；菜单：Edit头Delete

?选择电路的一部分后调用删除命令，选定部分将被删除

?修改器件属性

?调用方法：键盘：q 键；菜单：Edit头Properties头Objects…；按钮：

?选定电路的一部分，然后调用该命令，则会出现属性对话框，如图 1.25 所示。

图1. 6 修改器件属性

?在Apply To(应用于)栏的第一个下拉菜单中可以选择设置应用范围，是只修改当前器件(only current)还是应用于所有选定器件(all selected)；第二个下拉菜单可以选定

需要修改的元素类型，是设置器件实例(instance)还是连接线(wire segment) ?下面根据元素的属性有不同的选项。按需要进行修改即可。

?放大、缩小、适合屏幕

键盘：[键、]键、f 键分别表示缩小、放大、适合屏幕菜单：Window头Zoom头

Zoom out by 2 / Zoom in by 2 缩小、放大

Window头Fit 适合屏幕

按钮：分别是缩小、放大

?下降层次和回退可以通过这几个命令在相互引用的母、

子模块之间切换

?这里有3 个命令下降编辑，用编辑模式进入一个子模块（如果没有足够的权限会自动改为只读模式）；

下降只读，用只读模式进入一个子模块；回退，如果下降到了子模块中，可以用

这个命令回到上一层。

?调用：

键盘：E/e/Ctrl+E 分别是编辑、只读、回退菜单：Design头hierachy头

Descend Edit / Descend Read / Return 分别是编辑/只

读/回退

?保存

?有几种保存的方式：保存(Save)、检查完整性并保存(Check & Save)、另存(Save As)?调用方法

键盘：S / X / Ctrl+s 键分别是保存、检查并保存、另存

菜单：Design头Save / Check and Save / Save As 分别是保存、检查保存、另存

按钮：分别是保存、检查并保存注意：电路仿真中经常依靠电路图编辑器的检查功能查找一些明显的错误，所以一般应该使用检查并保存选项，而不要强行保存。

?撤销和重做（只支持最近一次操作的撤销和重做）

键盘：u / U 键分别是撤销和重做

菜单：Edit头Undo / Redo 分别是撤销和重

做按钮：

分别是撤销和重做命令

1.4.3 常用标准器件

在Cadence IC 软件中自带有一些标准的器件。这些器件在电路设计中经常用到，这些器件都存放在“analogLib“中。如果找不到这个“Libaray“，则应该按前面1.1.5 节最后介绍的方法加入这个库。

?gnd

在电路中表示0 电位，和它相连的线线名为gnd，没有设置参数。

?vdd

和它相连的线线名为vdd。这个器件只用来标示等电位，而不是电源。

?vdc/idc

直流电压/电流源，用于为电路提供直流电压/电流。同时还可以提供交流电流，在AC 分析中使用。

?vpulse

时变电流源，在DC 分析中可以输出固定的DC 电压，AC 分析中可以输出固定的AC 电压，在瞬态分析中可以生成不同占空比的方波、三角波、梯形波、锯齿波。

?nmos4 / pmos4 / pnp

通用4 端口NMOS 管/ PMOS 管/ PNP 三极管

注意，在模型名称(Model Name)一栏需要根据不同的工艺库(Model Library)中的定义来

指定。

比如：在某个模型中将NMOS 模型定名为nvn，PMOS 管模型定名为nvp，PNP 三极管

则为pnp5，则在nmos4 器件实例的Model Name 栏应当填上nvn、pmos4 填nvp、pnp 填pnp5，否则电路将不能正确进行仿真。

?res / cap / ind

这三个器件分别是电阻、电容、电感。如果进行简单仿真，这些器件参数设置中不需要

指定模型名称，这是这些器件将表现为理想器件。如果需要根据工艺详细仿真，则可以

在器件参数设置中，根据工艺模型库中的电阻、电容、电感的模型定义这些器件。Virtuoso? Analog Design Environment (ADE) 简介

ADE 是Cadence IC 的图形化仿真环境。可以用如下方式打开：

?可以在CIW 窗口中选择菜单Tools头Analog Environment头Simulation，这样打开的ADE

窗口中没有指定进行仿真的电路。

?或者在电路编辑器中选择菜单Tools头Analog Environment，这是打开的ADE 窗口中已经设置为仿真调用ADE 的电路图

在介绍仿真的过程之前，先介绍一下ADE 的界面。

ADE 基本界面

图1.26 是ADE 的基本界面。窗口中的主要部分已经在图中标出。

图1.26 ADE 基本界面

1.5.2 使用ADE 进行仿真的基本流程

1．选择仿真的电路

如果是从CIW 窗口中打开的仿真环境，则需要设置仿真的电路。这时可以：

?在菜单中选择：Setup头Design

?或在图形界面中点击按钮：

选择之后弹出如图1.26 所示窗口，在其中可以设置需要仿真的电路图在设计库中的路径。

图1. 7 选择需要仿真的电路

2．设置工艺模型

各种工艺制造的继承器件模型参数各有不同。为了使设计和工艺更加匹配，需要使用由代工厂提供的模型库。对默认使用的spectre 仿真器来说，应当使用.scs 模型库文件。为了配置模型库，可以在菜单中选择Setup头Model Librarie，然后有如图1.28 所示窗口出现。

图1. 8 工艺库文件设置

在这个窗口中可以在“Model Library File“栏输入需要使用的模型库文件名，在Section 栏输入该模型文件中需要的段(Section)。如果模型库文件名路径比较长，可以点击右下角的“Browse“按钮。打开Unix 文件浏览器查找需要的模型文件。文件浏览器的使用方法就不再介绍了。

图1. 9 工艺库文件的选择在文件浏览器中选定需要的文件之后点击ok 按钮，文件的路径就会自动填在Model

Library File 栏，这时点击Add 按钮，这个库文件就被加入到中间的列表中。这时，既可以继续添加新的模型库文件，也可以在模型库文件列表中选择一个或几个对其做禁用、启用、修改或删除操作。

3．设置变量

由于电路中作任何改变之后都需要保存并检查完整性，所以在对电路进行仿真时，经常在电路中定义一些变量作为器件的参数。例如可以将一个MOS 管的宽度定义为w=W1，则W1就成为一个设计变量。这些设计变量在仿真中都需要赋值，否则仿真不能进行。一般设置方法是：在菜单上选择“Variables头Copy from Cell View“则电路图中的设计变量名都回被截取进ADE 中，并在ADE 窗口中的变量栏中列出。

这时点击Variables头Edit 或在ADE 界面中双击任何一个变量或点击按钮，图1.30 所示的窗口就会出现。在该窗口中可以完成添加、修改、删除、从设计中截取变量列表等工作。

图1. 10 仿真变量设置

4．设置分析类型

根据不同的需要，可以对电路进行不同类型的分析。常用的有DC 分析、AC 分析、瞬态(Transient)分析、噪声分析、零极点分析。其中又以前三种最为常用。

设置仿真的时候，可以点击菜单Analyze头Choose 或按钮，如1.31 图所示的仿真设置选择菜单就会打开。

图1. 11 仿真设置选择窗口选定需要的仿真类型后，该仿真的基本设置就会显示在对话框中。如果需要修改详细的选项还可以点击右下角的Options 按钮。另外，左下角的Enable 选项控制一个仿真是否被启用。

5．设置输出

输出控制的是仿真结束后需要用图线或者数值体现出来的结果。主要有2 种方法进行设置：?在菜单中选择“Output头To be ploted头Select on the Schematic“，电路图窗口就会出现。

在电路图中选择连线会在输出中添加该线的电压；选择一个器件的端口则会添加这个

端口的电流作为输出；直接选择一个器件则会把该器件的所有端口电流都加入输出?也可以手动添加输出，在菜单中选择Output头Edit 或按钮可以打开如下窗口。

图1. 12 输出端的设置在该窗口中可以添加需要的输出的表达式。如果表达式比较复杂，还可以点击Calculator 栏的open 按钮，打开Calculator(后

面还会详细介绍使用方法)，在其中编辑好表达式后，在上图窗口中点击Calculator 栏的

Get Expression 按钮，表达式就会被截取到Expression 栏。

6．仿真过程

所有设置都完成后，点击菜单Simulation头Netlist & Run 或者点击按钮；

如果电路没有修改，也可以直接选择Simulation头Run 或者按钮。2 种

方法都可以开始仿真。

在仿真过程中，如果需要可以点击菜单Simulation头Stop 中断仿真。

如果没有需要的输出结果，可以在输出窗口和CIW 窗口中看输出信息，分析错误类型。

如果一切正常将有绘图窗口弹出。如果希望重新出图，可以点击菜单“Result头Plot

Outputs“或者按钮，将出现如图1.33 所示的界面。

cadence仿真步骤(精)

CDNLive! Paper – Signal Integrity (SI for Dual Data Rate (DDR Interface Prithi Ramakrishnan iDEN Subscriber Group Plantation, Fl Presented at Introduction The need for Signal Integrity (SI analysis for printed circuit board (PCB design has become essential to ensure first time success of high-speed, high-density digital designs. This paper will cover the usage of Cadence’s Allegro PCB SI tool for the design of a dual data rate (DDR memory interface in one of Motorola’s products. Specifically, this paper will describe the following key phases of the high-speed design process: Design set-up Pre-route SI analysis Constraint-driven routing Post-route SI analysis DDR interfaces, being source synchronous in nature, feature skew as the fundamental parameter to manage in order to meet setup and hold timing margins. A brief overview of source synchronous signaling and its challenges is also presented to provide context. Project Background This paper is based on the design of a DDR interface in an iDEN Subscriber Group phone that uses the mobile Linux Java platform. The phone is currently in the final stages of system and factory testing, and is due to be released in the market at the end of August 2007 for Nextel international customers. The phone has a dual-core custom processor with an application processor (ARM 11 and a baseband processor (StarCore running at 400MHz and 208MHz respectively. The processor has a NAND and DDR controller, both supporting 16-bit interfaces. The memory device used is a multi-chip package (MCP with stacked NAND (512Mb and DDR (512Mb parts. The NAND device is run at 22MHz and the DDR at 133MHz. The interface had to be supported over several memory vendors, and consequently had to account for the difference in timing margins, input capacitances, and buffer drive strengths between different dies and packages. As customer preference for smaller and thinner phones grows, the design and placement of critical components and modules has become more challenging. In addition to incorporating various sections such as Radio Frequency (RF, Power Management, DC, Audio, Digital ICs, and sub-circuits of these modules, design engineers must simultaneously satisfy the rigid placement requirements for components such as speakers, antennas, displays, and cameras. As such, there are

cadence入门教程_修改版

Introduction to Cadence Customer IC Design Environment 熊三星徐太龙编写 安徽大学电子信息工程学院微电子学系

目录 1. Linux 常用命令 (3) 2. 软件的启动 (5) 3. 建立工程 (7) 4. 画原理图 (9) 5. 原理图仿真 (17) 6. 生成symbol (25) 7. 版图 (30) 8. DRC检查 (50) 9. LVS检查 (54) 10. PEX参数提取 (58) 11. 后仿真 (61)

1.Linux 常用命令 目前，电子设计自动化（Electronic Design Automation, EDA）工具多数都基于Linux操作系统，因此在学习使用EDA之前，有必要掌握一些Linux操作系统的基本命令。 1.mkdir mkdir命令让用户在有写权限的文件夹（目录）下建立一个或多个文件夹（目录）。其基本格式如下： mkdir dirname1 dirname2 ... （dirname 为文件夹或者目录的名字） 2.cd cd命令让用户进入一个有权限的文件夹（目录）。其基本格式如下： cd Filename （Filename为文件夹或者目录的名字） cd .. （.. 表示上一层文件夹或者目录） 3.ls ls命令用以显示一个文件夹（目录）中包含的文件夹（目录）或者文件。其基本格式如下： ls Filename （Filename为文件夹或者目录的名字） 如果ls命令后没有跟文件夹（目录）名字，显示当前文件夹（目录）的内容。 ls 命令可以带一些参数，给予用户更多相关的信息： -a : 在UNIX/Linux中若一个文件夹（目录）或文件名字的第一个字元为"." ，该文件为隐藏文件，使用ls 将不会显示出这个文件夹（目录）或文件的名字。如cshell 的初始化文件.cshrc，如果我们要察看这类文件，则必须加上参数-a。格式如下：ls –a Filename -l : 这个参数代表使用ls 的长(long)格式，可以显示更多的信息，如文件存取权，文件拥有者(owner)，文件大小，文件更新日期，或者文件链接到的文件、文件夹。 4.cp cp命令用于文件夹（目录）或文件的复制。其基本格式如下： cp source target 将名为source的文件复制一份为名为target的文件。如果target 文件不存在，则产生文件名为target 的文件，如果target 文件存在，缺省时自动覆盖该文件。 cp file1 file2…dir 将文件file1 file2 ... 都以相同的文件名复制一份放到目录dir 里面。

实验一、Cadence软件操作步骤

实验一基本门电路设计——电路仿真 一、实验内容： 完成CMOS 反相器的电路设计完成CMOS 反相器的电路设计 实验目的 掌握基本门电路的设计方法掌握基本门电路的设计方法 熟悉Cadence 的设计数据管理结构，以及定制设计的原理图输入、电路仿真、版图设计、版图验证工具的使用 二、实验目的：基于csmc05工艺，完成一个具有逻辑反相功能的电路 设计要求：设计要求： 1.反相器的逻辑阈值在Vdd/2附近，即噪声容限最大 2.反相器的版图高度限制为24微米，电源和地线宽度各为2微米 3.反相器宽度限制为mos 器件不折栅 4.为了给顶层设计留出更多的布线资源，版图中只能使用金属1和多晶硅作为互连线，输入，输出和电源、地线等pin脚必须使用金属1 5.版图满足设计规则要求，并通过LVS 检查 三、设计过程： 启动icfb 1.建立自己的设计库 2.用Virtuoso Schematic Composer 画电路图 3. 在Analog Design Environment中进行电路仿真 4. 用Virtuoso （XL）Layout Editer 画版图 5. 利用diva 工具进行DRC检查，用dracula进行DRC和LVS验证。 四、实验步骤 1.Cadence软件操作步骤： （1）.点击桌面虚拟机快捷方式图标； （2）.打开虚拟机（存放路径：F:\cadence）； （3）.启动虚拟机

（4）.单击右键，Open Teminal,弹出终端对话框，输入Cadence启动命令icfb&(&是后台运行的意思)。 2.. 新建一个库 建立自己的Design Lib 第一步： CIW-> Tools-Library manager 第二步：File-New 弹出“New Library ”对话框，在“Name”项填写要建的design lib的名字，这里是“lesson1”，选择“Attach to an existing techfile” 第三步： 弹出”Attach Design Library to Technology File”对话框，在“Technology Library”中选择st02

Cadence_SPB16.3入门教程——元器件布局 .doc

Cadence_SPB16.3入门教程——元器件布局 2012-03-07 13:50:28| 分类：cadence | 标签： |字号大中小订阅 在摆放元件的时候可以与OrCAD Capture交互来完成。在OrCAD Capture中打开原理图，选择菜单 Options->Perferences，如图3.11所示。 图3.11 OrCAD Capture交互 弹出Preferences对话框，如图3.12所示。 图3.12 Preferences 对话框 点击Miscellaneous标签，将Enable Intertool Communication复选框选中。点击确定关闭对话框。 之后在allegro中打开Placement 对话框的状态下，首先在原理图中点击需要放置的元件使之处于选中状态下，然后切换到allegro中，把鼠标移到作图区域内，就会发现该元件跟随着鼠标一起移动了，在想要放置的位置单击鼠标左键即可将该元件放置在PCB中，cadence的这个交互功能非常的好用，不仅在布局的时候可以这样，在布线仿真的时候都能使用该功能来提高效率。 PCB布局是一个很重要很细心的工作，直接影响到电路信号的质量。布局也是一个反复调整的过 程。一般高速PCB布局可以考虑以下几点： ·CPU或者关键的IC应尽量放在PCB的中间，以便有足够的空间从CPU引线出来。

·CPU与内存之间的走线一般都要做等长匹配，所以内存芯片的放置要考虑走线长度也要考虑间隔是 否够绕线。 ·CPU的时钟芯片应尽量靠近CPU，并且要远离其它敏感的信号。 ·CPU的复位电路应尽量远离时钟信号以及其它的高速信号。 ·去耦电容应尽量靠近CPU电源的引脚，并且放置在CPU芯片的反面。 ·电源部分应放在板子的四周，并且要远离一些高速敏感的信号。 ·接插件应放置在板子的边上，发热大的元器件应放在置在通风条件好的位置，如机箱风扇的方向。 ·一些测试点以及用来选择的元件应放在顶层，方便调试。 ·同一功能模块的元件应尽量放在同一区域内。 在布局的过程中，如果某一元件的位置暂时固定了，可以将其锁住，防止不小心移动以提高效率。Allegro提供了这个功能。点击工具栏的图标按钮，然后点击一下元件，右键选择Done，然后该元件就 再也无法选中了，如果要对已经锁定的元件解锁，可以点击工具栏的图标按钮，然后点击右键Done。 也可以点击该按钮后在PCB画图区域点击右键，选择Unfix All选项来解锁所有的元件。 摆放元件的时候，如果需要将元件放置在对面那一层，可以选中元件后单击右键选择菜单Mirror这时 候该元件就被放置到相反的那一层。 在完成元件的布局后，还要重新画板框以及禁止布线层与禁止摆放层。可以参考上面的画板框方法来 完成这些工作，这里就不重复了。

(完整版)HSPICE与CADENCE仿真规范与实例..

电路模拟实验专题 实验文档

一、简介 本实验专题基于SPICE（Simulation Program With Integrated Circuit）仿真模拟，讲授电路模拟的方法和spice仿真工具的使用。 SPICE仿真器有很多版本，比如商用的PSPICE、HSPICE、SPECTRE、ELDO，免费版本的WinSPICE，Spice OPUS等等，其中HSPICE和SPECTRE功能更为强大，在集成电路设计中使用得更为广泛。因此本实验专题以HSPICE和SPECTRE作为主要的仿真工具，进行电路模拟方法和技巧的训练。 参加本实验专题的人员应具备集成电路设计基础、器件模型等相关知识。 二、Spice基本知识(2) 无论哪种spice仿真器，使用的spice语法或语句是一致的或相似的，差别只是在于形式上的不同而已，基本的原理和框架是一致的。因此这里简单介绍一下spice的基本框架，详细的spice语法可参照相关的spice教材或相应仿真器的说明文档。 首先看一个简单的例子，采用spice模拟MOS管的输出特性，对一个NMOS管进行输入输出特性直流扫描。V GS从1V变化到3V，步长为0.5V；V DS从0V变化到5V，步长为0.2V；输出以V GS为参量、I D与V DS之间关系波形图。 *Output Characteristics for NMOS M1 2 1 0 0 MNMOS w=5u l=1.0u VGS 1 0 1.0 VDS 2 0 5 .op .dc vds 0 5 .2 Vgs 1 3 0.5 .plot dc -I(vds) .probe *model .MODEL MNMOS NMOS VTO=0.7 KP=110U +LAMBDA=0.04 GAMMA=0.4 PHI=0.7 .end 描述的仿真电路如下图，

cadence信号完整性仿真步骤

Introduction Consider the proverb, “It takes a village to raise a child.” Similarly, multiple design team members participate in assuring PCB power integrity (PI) as a design moves from the early concept phase to becoming a mature product. On the front end, there’s the electrical design engineer who is responsible for the schematic. On the back end, the layout designer handles physical implemen-tation. Typically, a PI analysis expert is responsible for overall PCB PI and steps in early on to guide the contributions of others. How quickly a team can assure PCB PI relates to the effectiveness of that team. In this paper, we will take a look at currently popular analysis approaches to PCB PI. We will also introduce a team-based approach to PCB PI that yields advantages in resource utilization and analysis results. Common Power Integrity Analysis Methods There are two distinct facets of PCB PI – DC and AC. DC PI guarantees that adequate DC voltage is delivered to all active devices mounted on a PCB (often using IR drop analysis). This helps to assure that constraints are met for current density in planar metals and total current of vias and also that temperature constraints are met for metals and substrate materials. AC PI concerns the delivery of AC current to mounted devices to support their switching activity while meeting constraints for transient noise voltage levels within the power delivery network (PDN). The PDN noise margin (variation from nominal voltage) is a sum of both DC IR drop and AC noise. DC PI is governed by resistance of the metals and the current pulled from the PDN by each mounted device. Engineers have, for many years, applied resistive network models for approximate DC PI analysis. Now that computer speeds are faster and larger addressable memory is available, the industry is seeing much more application of layout-driven detailed numerical analysis techniques for DC PI. Approximation occurs less, accuracy is higher, and automation of How a Team-Based Approach to PCB Power Integrity Analysis Yields Better Results By Brad Brim, Sr. Staff Product Engineer, Cadence Design Systems Assuring power integrity of a PCB requires the contributions of multiple design team members. Traditionally, such an effort has involved a time-consuming process for a back-end-focused expert at the front end of a design. This paper examines a collaborative team-based approach that makes more efficient use of resources and provides more impact at critical points in the design process. Contents Introduction (1) Common Power Integrity Analysis Methods (1) Applying a Team-Based Approach to Power Integrity Analysis (3) Summary (6) For Further Information (7)

cadence基础学习

教程实例： DSP最小系统 教程内容： 1、利用Capture CIS[原理图设计]进行原理图设计 2、利用Cadence PCB Editor[PCB编辑器]布局布线 3、光绘文件（Artwork）制作，生成Gerber 文件 1mil=0.0254mm

一原理图 放大I 缩小O 图纸右下角标注：Design Template[设计模板] 1、创建新工程文件库文件 2、参考datasheet在库文件中添加新元件： Place pin（画管脚编辑属性，power型visible）、Place pin array（管脚阵列）全部元件在Spreadsheet表中编辑（全选右键单击edit properties）可以在新建元件时选New Part Creation Spreadsheet 通过表格创建多引脚元件 常用选项：Option-part properties / package properties[属性] 画不规则元件：Preference[优先权]中取消Pointer snap to Grid[指针对齐网格]，随意划线，画完再改回去

3、分裂原件：homogeneous（完全相同）、heterogeneous（多个功能模块不同）以NE5532 为例 Tools-Annotate：给元件编号原理图中多个heterogeneous分裂原件的分组问题：库文件中选中分裂原件，在part properties 中新建new property（name如package不可为group，value为组号123等），分裂原件的多个部分都要执行上一操作；打开原理图，双击分裂原件在property editor 中将package属性设置为相同则为同一组分裂原件；要给之编号还需在annotate[注释]菜单physical packaging栏中将最后一项改为上文中name名 大型元件的分割：参考《cadence电路设计案例精析》P18 4、在工程中添加元件库（自建库、系统库）电容电阻电感变压在discrete库中不知道元件在哪个库可以搜索 “放置元件”的意思是：place part 5、元件的连接：直接连、用网络别名

Cadence仿真简介

时序计算和Cadence仿真结果的运用 中兴通讯康讯研究所EDA设计部余昌盛刘忠亮 摘要：本文通过对源同步时序公式的推导，结合对SPECCTRAQuest时序仿真方法的分析，推导出了使用SPECCTRAQuest进行时序仿真时的计算公式，并对公式的使用进行了说明。 关键词：时序仿真源同步时序电路时序公式 一．前言 通常我们在时序仿真中，首先通过时序计算公式得到数据信号与时钟信号的理论关系，在Cadence仿真中，我们也获得了一系列的仿真结果，怎样把仿真结果正确的运用到公式中，仿真结果的具体含义是什么，是我们正确使用Cadence仿真工具的关键。下面对时序计算公式和仿真结果进行详细分析。 二．时序关系的计算 电路设计中的时序计算，就是根据信号驱动器件的输出信号与时钟的关系（Tco——时钟到数据输出有效时间）和信号与时钟在PCB上的传输时间（Tflytime）同时考虑信号驱动的负载效应、时钟的抖动（Tjitter）、共同时钟的相位偏移（Tskew）等，从而在接收端满足接收器件的建立时间（Tsetup）和保持时间（Thold）要求。通过这些参数，我们可以推导出满足建立时间和保持时间的计算公式。 时序电路根据时钟的同步方式的不同，通常分为源同步时序电路（Source-synchronous timing）和共同时钟同步电路（common-clock timing）。这两者在时序分析方法上是类似的，下面以源同步电路来说明。 源同步时序电路也就是同步时钟由发送数据或接收数据的芯片提供。图1中，时钟信号是由CPU驱动到SDRAM方向的单向时钟，数据线Data是双向的。 图1

图2是信号由CPU 向SDRAM 驱动时的时序图，也就是数据与时钟的传输方向相同时 的情况。 Tsetup ’ Thold ’ CPU CLK OUT SDRAM CLK IN CPU Signals OUT SDRAM Signals IN Tco_min Tco_max T ft_clk T ft_data T cycle SDRAM ’S inputs Setup time SDRAM ’S inputs Hold time 图2 图中参数解释如下： ■ Tft_clk ：时钟信号在PCB 板上的传输时间； ■ Tft_data ：数据信号在PCB 板上的传输时间； ■ Tcycle ：时钟周期 ■ Tsetup’：数据到达接收缓冲器端口时实际的建立时间； ■ Thold’：数据到达接收缓冲器端口时实际的保持时间； ■ Tco_max/Tco_min ：时钟到数据的输出有效时间。 由图2的时序图，我们可以推导出，为了满足接收芯片的Tsetup 和Thold 时序要求，即 Tsetup’>Tsetup 和Thold’>Thold ，所以Tft_clk 和Tft_data 应满足如下等式： Tft_data_min > Thold – Tco_min + Tft_clk （公式1） Tft_data_max < Tcycle - Tsetup – Tco_max + Tft_clk (公式2) 当信号与时钟传输方向相反时，也就是图1中数据由SDRAM 向CPU 芯片驱动时，可 以推导出类似的公式： Tft_data_min > Thold – Tco_min - Tft_clk （公式3） Tft_data_max < Tcycle - Tsetup – Tco_max - Tft_clk （公式4） 如果我们把时钟的传输延时Tft_clk 看成是一个带符号的数，当时钟的驱动方向与数据 驱动方向相同时，定义Tft_clk 为正数，当时钟驱动方向与数据驱动方向相反时，定义Tft_clk 为负数，则公式3和公式4可以统一到公式1和公式2中。 三．Cadence 的时序仿真 在上面推导出了时序的计算公式，在公式中用到了器件手册中的Tco 参数，器件手册中 Tco 参数的获得，实际上是在某一种测试条件下的测量值，而在实际使用上，驱动器的实际 负载并不是手册上给出的负载条件，因此，我们有必要使用一种工具仿真在实际负载条件下 的信号延时。Cadence 提供了这种工具，它通过仿真提供了实际负载条件下和测试负载条件 下的延时相对值。 我们先来回顾一下CADENCE 的仿真报告形式。仿真报告中涉及到三个参数：FTSmode 、

cadence入门教程

本文介绍cadence软件的入门学习，原理图的创建、仿真，画版图和后仿真等一全套过程，本教程适合与初学着，讲到尽量的详细和简单，按照给出的步骤可以完全的从头到尾走一遍，本教程一最简单的反相器为例。 打开终端，进入文件夹目录，输入icfb&启动软件，主要中间有个空格。 启动后出现下图： 点击Tools的Library Manager，出现如下： 上面显示的是文件管理窗口，可以看到文件存放的结构，其中Library就是文件夹，Cell就是一个单元，View就是Cell的不同表现形式，比如一个mos管是一个Cell，但是mos管有原理图模型，有版图模型，有hspice参数模型，有spectre参数模型等，这就列举了Cell的4个View。他们之间是树状的关系，即，Library里面有多个Cell，一个Cell里面有多个View。应该保持一个好习惯就是每个工程都应该建立一个Library，Cell和View之间的管理将在后面介绍。

现在建立工程，新建一个Library，如下左图，出现的对话框如下有图： 在上右图中选择合适的目录，并敲入名字，这里取的是inv，这就是新建的文件夹的名字，以后的各种文件都在这个文件夹下。OK后出现下面对话框 这个对话框是选择是否链接techfile，如果只是原理图仿真而不用画版图，就选择Dont need a techfile，这里我们要画版图，而且有工艺库，选择Attach to an existing techfile，OK 后出现下面对话框：

在technology Library选择tsmc18rf，我们使用的是这个工艺库。Inv的文件夹就建好了，在Library Manager就有它了，如下图： 文件夹建好了后，我们要建立原理图，在inv的Library里面新建Cell如下：

cadence仿真流程

第一章在Allegro 中准备好进行SI 仿真的PCB 板图 1)在Cadence 中进行SI 分析可以通过几种方式得到结果： * Allegro 的PCB 画板界面，通过处理可以直接得到结果，或者直接以*.brd 存盘。 * 使用SpecctreQuest 打开*.brd，进行必要设置，通过处理直接得到结果。这实际与上述方式类似，只不过是两个独立的模块，真正的仿真软件是下面的SigXplore 程序。 * 直接打开SigXplore 建立拓扑进行仿真。 2)从PowerPCB 转换到Allegro 格式 在PowerPCb 中对已经完成的PCB 板，作如下操作： 在文件菜单，选择Export 操作，出现File Export 窗口，选择ASCII 格式*.asc 文件格式，并指定文件名称和路径(图1.1)。 图1.1 在PowerPCB 中输出通用ASC 格式文件

图1.2 PowerPCB 导出格式设置窗口 点击图1.1 的保存按钮后出现图1.2 ASCII 输出定制窗口，在该窗口中，点击“Select All”项、在Expand Attributes 中选中Parts 和Nets 两项，尤其注意在Format 窗口只能选择PowerPCB V3.0 以下版本格式，否则Allegro 不能正确导入。 3)在Allegro 中导入*.ascPCB 板图 在文件菜单，选择Import 操作，出现一个下拉菜单，在下拉菜单中选择PADS 项，出现PADS IN 设置窗口(图1.3)，在该窗口中需要设置3 个必要参数： 图1.3 转换阿三次文件参数设置窗口 i. 在的一栏那填入源asc 文件的目录

(完整版)cadence PCB 画图(傻瓜教程快速入门)

cadence 画 PCB 板傻瓜教程（转帖） 复制于某网站,谢谢。拿出来分享吧,希望对初学者能有帮助,可以很快了解 Cadence 的使用，谢谢共享者。 一．原理图 1.建立工程 与其他绘图软件一样，OrCAD 以Project 来管理各种设计文件。点击开始菜单，然后依次是所有程序—打开 cadence 软件—》一般选用 Design Entry CIS，点 击Ok 进入Capture CIS。接下来是 File--New--Project，在弹出的对话框中填入工程名、路径等等，点击 Ok 进入设计界面。 2.绘制原理图 新建工程后打开的是默认的原理图文件 SCHEMATIC1 PAGE1，右侧有工具栏，用 于放置元件、画线和添加网络等等，用法和 Protel 类似。点击上侧工具栏的Project manager（文件夹树图标）或者是在操作界面的右边都能看到进入工程管 理界面，在这里可以修改原理图文件名、设置原理图纸张大小和添加原理图库 等等。 1）修改原理图纸张大小： 双击 SCHEMATIC1 文件夹，右键点击 PAGE1，选择 Schematic1 Page Properties，在 Page Size 中可以选择单位、大小等； 2） 添加原理图库： File--New--Library，可以看到在 Library 文件夹中多了一个 library1.olb 的原理图库文件，右键单击该文件，选择 Save，改名存盘；（注意：在自己话原 理图库或者封装库的时候，在添加引脚的时候，最好是画之前设定好栅格等参数，要不然很可能出现你画的封装，很可能在原理图里面布线的时候通不过， 没法对齐，连不上线！） 3）添加新元件： 常用的元件用自带的（比如说电阻、电容的），很多时候都要自己做元件，或 者用别人做好的元件。右键单击刚才新建的 olb 库文件，选 New Part，或是New Part From Spreadsheet，后者以表格的方式建立新元件，对于画管脚特多的芯片元件非常合适，可以直接从芯片 Datasheet 中的引脚描述表格中直接拷贝、粘贴即可（pdf 格式的 Datasheet 按住Alt 键可以按列选择），可以批量添加管脚，方便快捷。 4）生成网络表（Net List）： 在画板 PCB 的时候需要导入网络表，在这之前原理图应该差不多完工了，剩下 的工作就是查缺补漏。可以为元件自动编号，在工程管理界面下选中.dsn 文件，然后选 To ol s--A n n o t a te，在弹出的对话框中选定一些编号规则，根据需求进行修改 或用默认设置即可。进行 DRC 检测也是在生成网络表之前的一项重

教学EN_cadence+spectre+使用手册

CS/EE 5720/6720 – Analog IC Design Tutorial for Schematic Design and Analysis using Spectre Introduction to Cadence EDA: The Cadence toolset is a complete microchip EDA (Electronic Design Automation) system, which is intended to develop professional, full-scale, mixed-signal microchips. The modules included in the toolset are for schematic entry, design simulation, data analysis, physical layout, and final verification. The Cadence tools at our university are the same as those at most every professional mixed-signal microelectronics company in the United States. The strength of the Cadence tools is in its analog design/simulation/layout and mixed-signal verification and is often used in tandem with other tools for digital design/simulation/layout, where complete top-level verification is done in the Cadence tools. An important concept is that the Cadence tools only provide a framework for doing design. Without a foundry-provided design kit, no design can be done. The design rules used by Cadence set up in this class is based for AMI’s C5N process (0.5 micron 3 metal 2 poly process). So, how is Cadence set up? Broadly, there are three sets of files that need to be in place in order to use Cadence. 1)The Cadence tools These are the design tools provided by the Cadence company. These tools are located in the /home/cadence directory. They are capable of VLSI integration, project management, circuit simulation, design rule verification, and many other things (most of which we won't use). 2)The foundry-based design kit As mentioned before, the Cadence tools have to be supported by a foundry-based design kit. In this class, we use Cadence design kit developed by the North Carolina State University (NCSU CDK). NCSU CDK provides an environment that has been customized with several technology files and a fair amount of custom SKILL code. These files contain information useful for analog/full- custom digital CMOS IC design via the MOSIS IC fabrication service (https://www.wendangku.net/doc/d610628553.html,). This information includes layer definitions (e.g. colors, patterns, etc.), parasitic capacitances, layout cells, SPICE simulation parameters, Diva rules for Design Rule Check (DRC), extraction, and Layout Versus Schematic (LVS) verification, with various GUI enhancements. For more information on the capability of the NCSU CDK, go to https://www.wendangku.net/doc/d610628553.html,/CDKoverview.html

cadence入门教程

Cadence 系列软件从schematic到layout入门 一．客户端软件使用及icfb启动 要使用工作站上的软件，我们必须在PC中使用xwinpro等工具连接到工作站上。从开始菜单中，运行xwinpro的xSettings,按照下图设置： 点击上图的Settings在出现的窗口中按如下设置（connect host选择为192.168.1.137）：

设置完后，从开始菜单中运行xwinpro的xsessions,应该就可以进入登陆界面，用户名为user1,密码为root。 二、Schematic Cadence系列软件包含了电路图工具Schematic，晶体管级电路仿真工具Spectre，以及版图工具Virtuoso等。一般来说，我们先用Schematic画好电路原理图然后进行仿真，最后用Virtuoso手动画版图或者直接进行版图综合，最后对版图进行L VS,DRC等验证。 在登陆进工作站后，点击鼠标右键，选择tools——>terminal，在弹出的terminal窗口中敲入命令icfb&就可以启动cadence了。 图1 icfb的主界面 我们以建立一个反相器电路为例子： 在icfb中，任何一个电路，不论是已经存在的可以引用的库，还是用户新建立的一个电路，都是一个library. 一个library一般有若干个Cell(单元电路)，每个cell有若干个

schematic(电路原理)和若干个layout（版图）。所以，我们要做的第一步，就是先创建一个自己的“库”，File菜单->new->library 图2 新建一个库的界面 从这个新建一个library的界面，我们必须输入新建立的库的名称，并且选择好这个库应该存放的目录，然后注意看右边的三个选项，关于新建立的库是否需要链接到Technology File 的问题。首先，这个Technology File一般是指工艺库，由Foundry提供。如果最终做的电路是需要画出Layout(版图)的，就必须要有工艺库，如果不需要画Layout，那就可以不需要工艺库。由于我们需要演示这一步，所以就选择Attach to an existing techfile。(也可以在建立之后，再Attach to an existing techfile)。 输入name: testinv, （大家在做的时候自己起一个名字）。 现在，我们就已经建立好了一个新的“库”，为了给这个库增加schematic(电路图)和Layout(版图)我们就必须对这个库进行“管理”，从icfb的主菜单(图1)中的Tools菜单->Library Manager.

Allegro IBIS仿真流程

Allegro IBIS仿真流程 2009-09-27 20:08:36| 分类：Pcb | 标签：|字号大中小订阅 https://www.wendangku.net/doc/d610628553.html,/EDA/20090214105502.htm 第一章在Allegro中准备好进行SI 仿真的PCB 板图 1）在Cadence 中进行SI 分析可以通过几种方式得到结果： * Allegro 的PCB 画板界面，通过处理可以直接得到结果，或者直接以*.brd 存盘。 * 使用SpecctreQuest 打开*.brd，进行必要设置，通过处理直接得到结果。这实际与上述方式类似，只不过是两个独立的模块，真正的仿真软件是下面的SigXplore 程序。 * 直接打开SigXplore 建立拓扑进行仿真。 2）从PowerPCB 转换到Allegro 格式 在PowerPCb 中对已经完成的PCB 板，作如下操作： 在文件菜单，选择Export 操作，出现File Export 窗口，选择ASCII 格式*.asc 文件格式，并指定文件名称和路径（图1.1）。 图1.1 在PowerPCB 中输出通用ASC 格式文件

图1.2 PowerPCB 导出格式设置窗口 点击图1.1 的保存按钮后出现图1.2 ASCII 输出定制窗口，在该窗口中，点击“Select All”项、在Expand Attributes 中选中Parts 和Nets 两项，尤其注意在Format 窗口只能选择PowerPCB V3.0 以下版本格 式，否则Allegro 不能正确导入。 3）在Allegro 中导入*.ascPCB 板图 在文件菜单，选择Import 操作，出现一个下拉菜单，在下拉菜单中选择PADS 项，出现PADS IN 设置窗口（图1.3），在该窗口中需要设置3 个必要参数： 图1.3 转换阿三次文件参数设置窗口 i. 在的一栏那填入源asc 文件的目录 ii. 在第二栏指定转换必须的pads_in.ini 文件所在目录（也可将此文件拷入工作目录中，此例） iii. 指定转换后的文件存放目录 然后运行“Run”，将在指定的目录中生成转换成功的.brd 文件。 注：pads_in.ini 所在目录路：.\Psd_14.2\Tools\PCB\bin 中。