数字电路与FPGA

《数字电路与FPGA》

第一部分课程性质与任务

一、课程性质与特点

《数字电路与FPGA》是高等教育自学考试、通信工程专业的一门专业基础课，是在《电路分析》、《电子线路与pspice》课程知识的基础上开设的必修课程之一，本课程的学习为通信系统底层硬件电路设计自动化打下了坚实的基础。

本课程详细论述数字逻辑电路的基本知识和基本电路的工作原理与特性，重点介绍了组合逻辑电路，时序逻辑电路与可编程逻辑器件CPLD与FPGA，结合数字电路与系统在CPLD与FPGA上的实现详细介绍了CPLD与FPGA的硬件描述语言，并上机进行实践。通过学习可以使考生对上述内容有一个完整的、系统的认识，达到熟悉并掌握数字电路与FPGA的基本理论和人工与MAX+PLVSⅡ开发软件的分析与设计方法，为后续课程的学习打好基础。本大纲是根据教育部（天津市）制定的高等教育自学考试通信工程专业培养目标编写的，立足于培养高素质人才，适应通信工程专业的培养方向，本大纲的内容尽可能简明实用，便于自学。

二、课程目标与基本要求

本课程的目标和任务是使学生通过本课程的自学和辅导考试，进行有关数字电路和FPGA 的基本理论，基本知识与基本技能的考察和训练，并了解数字电路分析与设计的现代进程，为以后的学习和工作打下坚实的基础。

课程的基本要求如下：

1、掌握数字逻辑的基础知识：对各类数制的定义，表示方法，相互间的转换，码制与常用的编码，基本逻辑与复合逻辑的定义，表示符号能熟记并能灵活应用；对逻辑代数的基本运算公式、基本定理和逻辑函数的标准表达形式能正确理解，并能熟练的应用逻辑函数的化简方法。

2、理解TTL集成门电路和CMOS集成门电路的工作原理与逻辑功能，掌握各类组合逻辑电路的人工分析与设计方法并能采用EDA方法（即应用VHDL、Verilog或AHDL硬件描述语言）进行分析与设计。

3、理解各类触发器、波形变换与产生电路的组成与工作原理。

4、掌握各类时序逻辑电路的人工分析方法，并能熟练应用EDA的分析与设计方法。

5、了解程序逻辑电路的组成和应用，掌握半导体存储器的工作原理和使用方法。

6、掌握可编程逻辑器CPLD与FPGA的基本结构特点和使用场合的选择，了解它们的编程方法并能熟练应用。

7、了解三种硬件描述语言（VHDL、Verilog HDL和AHDL）、并能掌握其中一种用于CPLD 与FPGA的设计。

8、通过上机实验学习并掌握MAX+PLOSⅡ开发软件的上机操作以及完成数字电路与系统的分析设计全过程。

三、与本专业其他课程的关系

本课程在通信工程专业的教育计划中被列为专业基础课，在电路分析（或电工基理）、信号与系统、电子成路与PSpice与通信硬件电路课程之间有承前启后的相互联系作用，对全面掌握通信工程专业各学科的知识起重要的基础作用

第二部分考核内容与考核目标

第一章数字逻辑基础

一、学习目的与要求

通过本章学习了解模拟信号与数字信号的特点，掌握数制及其相互间的转换，码制与编码的基本概念和基本形式。理解逻辑代数的基本概念、掌握逻辑代数的基本公式和定理，以及逻辑函数的构成与表示方法。

二、考核知识点与考核目标

（一）数制（一般）

识记：二进制、八进制、十进制和十六进制数的定义与表示方法

（二）数制间的转换（一般）

应用：十进制数与N进制数的转换；N进制数与十进制数的转换；二进制数与八进制数间的转换；二进制数与十六进制数间的转换。

（三）码制与编码（一般）

识记：原码、反码和补码的定义表达方式及其应用

（四）逻辑代数的基本概念（一般）

识记：基本逻辑（与、或、非逻辑）、复合逻辑（与非、或非、与或非、异或和同或逻辑）的定义与逻辑符号的表达方式。

（五）逻辑代数的运算法则（一般）

理解：逻辑代数的基本运算公式、基本定理、逻辑变量和逻辑函数的标准形式。

应用：逻辑函数的公式简化法和长诺图简化法的规定及其应用。

第二章门电路

一、学习目的与要求

通过本章学习了解构成门电路的基本元件的开关特性，理解目前广泛使用的TTL集成门电路和CMOS集成门电路的工作原理与逻辑功能。了解发射极耦合逻辑电路ECL和集成注入逻辑电路I2L的基本特点。

二、考核知识点与考核目标

（一）晶体二极管和三极管的开关特性与分主元件门（次重点）

识记：各类分立元件门的逻辑符号与相应的真值表。

理解：晶体二极管和三极管的稳态开关特性和瞬态开关特性以各类门的逻辑功能。

（二）TTL集成逻辑门和MOS集成逻辑门（次重点）

识记：TTL集成逻辑门和MOS集成逻辑门的主要技术指标。

（工作速度、抗干扰能力和静态功耗）

理解：TTL集成逻辑门和MOS集成逻辑门的工作原理与外部特性以及各类门的逻辑功能。（三）TTL集成逻辑门和MOS集成逻辑门之间的连接（次重点）

应用：TTL集成逻辑门驱动MOS集成逻辑门与MOS集成逻辑门驱动TTL集成逻辑门。（四）ECL发射极耦合逻辑电路与I2L集成注入逻辑电路（一般）

识记：ECL与I2L的基本特点。

第三章组合逻辑电路

一、学习目的与要求

通过本章学习掌握组合逻辑电路的特点，组合逻辑电路的分析方法和设计方法。理解加法器、编码器、译码器、数据选择器、数据比较器、奇偶校验器等常用组合逻辑电路的电路结构、工作原理与使用方法以及组合逻辑电路中的竞争——冒险的消除方法。

二、考核知识点与考核目标

（一）组合电路的基本知识（一般）

识记：组合逻辑电路的结构与特点；组合逻辑电路的一般分析方法与设计方法。

（二）常用的组合逻辑电路（重点）

识记：常组合逻辑电路和逻辑符号。

理解：加法器、编码器、译码器、数据选择器、数据比较器、奇偶校验器等常用组合逻辑电路的组成，工作原理与使用方法以及竞争——冒险的消除方法。

应用：采用译码器、数据选择器实现组合逻辑电路。

第四章触发器与波形变换、产生电路

一、学习目的与要求

通过本章学习掌握各类触发器的基本工作原理、电路结构和功能的表示方法。了解波形变换、产生电路常用电路的组成与工作原理。

二、考核知识点与考核目标

（一）基本RS触发器（次重点）

识记：二类基本RS触发器（由与非门和或非门构成）的电路结构与逻辑符号。

理解：二类基本RS触发器的工作原理。

应用：应用真值表、特性方程、状态转换图和时序表示基本RS触发器的逻辑功能。

（二）钟控触发器（重点）

识记：钟控RS触发器、钟控D触发器、钟控JK触发器、钟控T触发器和T’触发器的电路与逻辑符号。

理解：各类钟控触发器的工作原理

应用：各类钟控触发器逻辑功能的表示方法

（三）集成触发器（次重点）

理解：主从结构JK触发器与CMDS主从D触发器，边沿JK触发器和D触发器的工作原理。（四）触发器之间的转换（一般）

理解：用JK触发器和D触发器实现其它类型触发器的转换的方法。

（五）施密特触发器（一般）

理解：施密特触发器的组成方式、工作原理及基本应用。

（六）单稳态触发器（一般）

理解：单稳态触发器的组成方式、工作原理及基本应用。

（七）多谐振荡器（一般）

理解：各类多谐振荡器的组成与工作原理。

（八）555集成定时器（一般）

理解：555集成定时器的工作原理及其基本应用。

第五章时序逻辑电路

一、学习目的与要求

通过本章学习掌握时序逻辑电路和的分析方法和步骤，并能应用于锁存器、寄存器、移位寄存器、计数器以及应用电路的分析；了解时序逻辑电路的设计方法和步骤，并能应用于各类计数器，码检测电路、码制转换电路的设计。

二、考核知识点与考核目标

（一）时序逻辑电路的分析方法（一般）

理解：各类锁存器、寄存器与移位寄存器的工作原理与分析方法。

应用：同步计数器、异步计数器、移存型计数器及其应用电路的工作原理与分析方法。（二）时序逻辑电路的设计方法（一般）

理解：通过具体实例（如各类计数器、码检测电路、码制转换电路等）说明时序逻辑电路的

设计方法与步骤。

（注：考虑到中、小规模集成电路的设计方法和相应的堆砌技术正在迅速的退出历史舞台、取而代之的CPLD和FPGA的应用，彻底改变了传统的数字系统的设计方法、设计过程和设计概念。并且在本课程将作为重点内容给以讲解，所以在本章对传统的时序逻辑电路的设计方法只作一般了解内容，不再作重点内容要求。）

第六章程序逻辑电路

一、学习目的与要求

通过本章学习了解程序逻辑电路的结构组成、特点和应用，掌握半导体存储器和工作原理和使用方法。

二、考核知识点与考核目标

（一）半导体存储器

识记：半导体存储器的结构与分类以及常用的典型芯片功能。

理解：静态随机存储器（SRAM）、动态随机存储器（DRAM）的组成与工作原理；只读存储器（ROM）的分类与各类的基本组成与工作原理。

应用：随机存储器（RAM）的扩展方法；只读存储器对数据、程序的存放；对组合逻辑电路的实现；对码制转换的实现。

（二）程序逻辑电路（一般）

理解：程序逻辑电路的组成、特点和应用。

第七章CPLD与FPGA

一、学习目的与要求

通过本章学习掌握各种类型的CPLD和FPGA的电路结构、工作原理和使用场合，了解它们的编程方法并能熟练应用。

二、考核知识点与考核目标

（一）CPLD和FPGA的工作原理与结构特点（重点）

识记：可编程逻辑的类别与CPLD和FPGA在可编程逻辑器件中的地位；常用的CPLD和FPGA型号与性能参数。

理解：CPLD和FPGA的结构组成与工作原理以及两者区别。

应用：根据实际设计的需要能够正确选择CPLD或FPGA的器件类型。

（二）CPLD和FPGA应用的设计（重点）

识记：根据CPLD和FPGA的一般设计流程，能够说明完成设计的输入、设计的处理、设计的检验和器件的下载编程

第八章CPLD和FPGA的硬件描述语言

一、学习目的与要求

通过本章学习了解目前国内流行的三种（AHDL、VHDL和Vertlog HDL）硬件描述语言的基本内容和特点，并掌握其中一种硬件描述语言及其在CPLD和FPGA设计中的应用。二、考核知识点与考核目标

在此以VHDL的硬件描述语言为例给以说明：

（一）VHDL设计的基本结构（一般）

识记：VHDL设计文件中的库、包集合、实体、结构体和配置的含义和作用。

（二）VHDL语言的客体，数据类型与运算操作符（次重点）

识记：VHDL语言中的客体类型、数据类型的表示方法，以及各类运算操作符的功能与操作

的数据类型。

（三）VHDL的基本描述语句（重点）

识记：顺序语句和并行语句包含的内容与应用范围。

理解：各种顺序语句和并行语句的描述语句格式及含义。

应用：能够应用VHDL的基本描述语句编写出数字电路与系统（组合逻辑电路与时序电路）的文本设计文件。

（四）VHDL设计工具软件（重点）

应用：能够在目前国内流行的四种EDA工具（①Altera公司的MAX+plusⅡ②xilinx Foundation VHDL③isp VHDL④Lattice isp EXPERT）上选一种对所设计出的数字电路与系统的VHDL设计文件进行编辑、编译、综合、仿真、适配、配置、下载和硬件调试等技术操作。

第三部分实验环节

实验一组合逻辑电路实验

一、目的与要求

熟悉SSI与MSI组合逻辑电路的功能与测量方法

二、实验内容

1、用与门、异或门搭接全加器，并测量其功能；

2、同4片1位全加器搭接成4位串行进位加法器，并测试其功能；

3、用译码器/数据选择器实现全加器，并测试其功能。

实验二触发器与计数器实验

一、目的与要求

熟悉各类触发器和实际功能、触发器间转换的实现，和同步计数器与异步计数器的功能测试。

二、实验内容

1、测试几种典型的触发器的实际功能特性；

2、完成JK触发器向D或T触发器的转换，并测试其功能特性；

3、完成D触发器向JK触发器、T触发器的转换，并测试其功能特性；

4、同步和异步计数器的功能测试。

实验三CPLD/FPGA实验一—组合逻辑设计

一、目的与要求

通过一个简单的3-8译码器的CPLD设计、掌握组合逻辑电路的CPLD/FPGA设计方法、了解在MAX+PLUSⅡ开发平台上的CPLD设计的全过程。

二、实验内容

1、熟悉MAX+PLUSⅡ开发环境，了解各界面，菜单的含义；

2、熟悉三种输入文件的输入方法；

3、完成3-8译码器文本设计文件（或图形文件）的输入、编译逻辑综合、仿真、测试、下载的全过程；

4、实验报告要求

论述实验步骤

写一些对于三种输入方法的心得体会。

实验四CPLD/FPGA实验二——扫描显示电路的驱动

一、目的与要求

在MAX+PLUSⅡ开发平台完成8位七段数码管显示模块和标准扫描驱动电路模块的功能设计，在仿真过程中感受“扫描”的过程，在实验系统中观察字符亮度和显示刷新的效果。

二、实验内容

1、有拨码开关产生8421BCD码、用CPLD/FPGA产生字形编码电路和扫描驱动电路，经编译输入文件，仿真正确后进行设计实现；

2、调节时钟频率，感受扫描的过程，并观察字符亮度和显示刷新的效果；

3、编一个简单的从O~F轮换显示十六进制的电路。

实验五CPLD/FPGA实验三——计数器和时序电路

一、目的与要求

熟悉在MAX+PLUSⅡ开发平台上采用D触发器、JK触发器的原图或原语的方式设计计数器，采用宏及其组合连接方式设计计数器。

二、实验内容

1、用D触发器设计异步四位二进制加法计数器；

2、用JK触发器设计异步二一十进制减法计数器；

3、用74LS161两个宏连接成八位二进制同步计数器；

4、用74LS390两个宏连接成八位二一十进制异步计数器

实验六CPLD/FPGA实验——数字钟综合设计

一、目的与要求

通过在数字钟CPLD/FPGA实现的设计、掌握CPLD/FPGA的层次化自顶向下的设计方法（Top——Down）、完成多位计数器相连、实现十进制、六十进制、二十四进制计数器的设计方法。

二、实验内容

在同—个CPLD/FPLD芯片上实现如下电路模块的设计

1、时钟计数：秒——60进制BCD码计数

分——60进制BCD码计数

时——24进制BCD码计数

同时整个计数器有清零、调分、调时功能。

2、有驱动8位七段共阴极的扫描数码管的片选驱动信号输出的七段字行译码输出。

三、实践环节部分考核方式与环境要求

1、考核环境

上机考核需要在PC机上按装MAX+PLUSⅡ10.0以上版本的软件开发工具

2、考核方式

采用终结性考试

第四部分有关说明与实施要求

一、考核目标的能力层次表述

本大纲在考核目标中，按照“识记”、“理解”、“应用”三个能力层次规定其应达到的能力层次要求，各能力层次为递进等级关系，后者必须建立在前者的基础上，其含义是：

识记：能知道有关的名词、概念、知识的含义、并能正确认识和表述，是低层次的要求。理解：在识记的基础上，能全面把握基本概念、基本原理、基本方法、能掌握有关的概念、原理、方法的区别与联系是较高层次的要求。

应用：在理解的基本上，能运用基本概念、基本原理、基本方法联系学过的多个知识点分析

和解决有关的理论问题和实际问题，是最高层次的要求。

二、教材

指定教材：

《数字电路与FPGA》刘常澍、赵雅兴编人民邮电出版社2004年8月

参考教材：

《FPGA原理、设计与应用》赵雅兴主编天津大学出版社2002年3月第3次印刷

三、自学方法指导

1、在开始阅读指定教材某一章之前，先翻阅大纲中有关这一章的考核知识点及对知识点的能力层次要求和考核目标。以便在阅读教材时做到心中有数，有的放矢。

2、在阅读教材时，要逐段细读，逐句推敲，集中精力，吃透每一个知识点，对基本概念必须深刻理解，对于基本理论必须彻底弄清，对基本方法必须牢固掌握。

3、在自学过程中，既要思考问题，也要做好阅读笔记，把教材中的基本概念、原理、方法加以整理。这可从中加深对问题的认识，理解和记忆，以利于突出重点，并涵盖整个内容，可以不断提高自学能力。

4、完成书后作业的适当的辅导练习是理解、消化和巩固所学知识、培养分析问题、解决问题及提高能力的重要环节。在做练习之前，应认真阅读教材，按考核目标所要求的不同层次、掌握教材内容，在练习过程中对所学知识进行合理的回顾与发挥，注重理论联系实际和具体问题具体分析，解题应注意培养逻辑性，针对问题围绕相关知识点进行层次（步骤）分明的论述或推导，明确各层次（步骤）间的逻辑关系。

四、对社会助学的要求

1、应熟知考试大纲对课程提出的总要求和各章的知识点。

2、应掌握各知识点要求达到有能力层次，并深刻理解对各知识点的考核目标。

3、辅导时，应以考试大纲为依据，指定的教材和参考教材为基础，以免与大纲脱节。

4、辅导时，应对学习方法进行指导，提倡“认真阅读教材、刻苦钻研教材、主动争取帮助、依靠自己学通”的方法。

5、辅导时注意突出重点，对考生提出的问题，不有问即答，而采用积极启发引导方式搞清问题。

6、注意对应考者能力的培养，特别是自学能力的培养，引导考生逐步学会独立学习，在自学过程中善于提出问题，分析问题做出判断，解决问题。

7、要使学生了解试题的难易与能力层次高低两者不完全是一回事，在各个能力层次中会存在着不同难度的试题。

8、助学学时：本课程共6学分、理论课5学分、实验课1学分，建议助学总课时108学时，课时分配如下：

章次内容学时

第一章数字逻辑基础8

第二章门电路8

第三章组合逻辑电路10

第四章触发器与波形变换、产生电路10

第五章时序逻辑电路10

第六章程序逻辑电路8

第七章可编程逻辑器件中CPLD与FPGA 8

第八章CPLD与FPGA的硬件描述语言28

笔试课时总计90

实验一组合逻辑电路实验 3

实验二触发器与计数器实验 3

实验三CPLD与FPGA实验I——组合逻辑设计 3

实验四CPLD与FPGA实验II——扫描显示电路的驱动 3

实验五CPLD与FPGA实验III——计数器和时序电路 3

实验六CPLD与FPGA实验Ⅳ——数字钟综合设计 3

实践课时总计18

五、关于命题考试的若干规定

1、本大纲各章所提到的内容和考核目标都是考试内容，试题覆盖到章，适当突出重点；

2、试卷中对不同能力层次的试题比例大致是：“识记”为20%，“理解”为35%，“应用”为45%；

3、试题难易程度应合理：易、较易、较难、难的比例为2:3:3:2；

4、每份试卷中各类考核点所占比例约为：重点占64%，次重点占25%，一般占10%；

5、试题类型一般分为：填空、选择、分析和设计等类型；

6、考试采用闭卷笔试、考试时间150分钟，采用百分制评分，60分合格。

六、题型示例

（一）填空

1、．

2、一个硬件描述语言（例如VHDL）描述的最简单的数字电路合法文本设计文件包含有．

3、逻辑函数化简结果为．

（二）选择

1、在（a）TTL、（b）CMOS、（c）ECL这几种类型的集成电路产品中选择抗干扰能力最强的产品是．

2、在VHDL数据对象（或者称为客件）（a）变量、（b）信号、（c）常量中选择仅能用于进程、函数和过程的是．

（三）分析题

1、分析图一电路的逻辑功能、写出、的函数表达式，列出真值表，并指出该电路完成什么功能。

图一

2、已知某数字电路的硬件描述语言（例如VHDL）描述的文本设计文件如下，请分析后画出该数字电路的逻辑电路图。

LIBRARY IEEE；

VSE IEEE. STD_LOGIC_1164.ALL；

ENTITY h_adder is

PORT （a，b：IN STD_LOGIC；

So，Co：OUT STD_LOGIC）；

END h_adder；

ARCHITECTURE Example 2 OF h_adder

BEGIN

So <= a XOR b；

Co <= a AND b；

END ARCHITECURE example 2；

（四）设计题

用硬件描述语言设计4位同步二进制加法计数器，输入为时钟CLK和异步清除端CLR，进位输出端为C。

如何看懂电路图【数字逻辑电路】

如何看懂电路图6－－数字逻辑电路 2009-01-22 10:35 数字电子电路中的后起之秀是数字逻辑电路。把它叫做数字电路是因为电路中传递的虽然也是脉冲，但这些脉冲是用来表示二进制数码的，例如用高电平表示“ 1 ”，低电平表示“ 0 ”。声音图像文字等信息经过数字化处理后变成了一串串电脉冲，它们被称为数字信号。能处理数字信号的电路就称为数字电路。 这种电路同时又被叫做逻辑电路，那是因为电路中的“ 1 ”和“ 0 ”还具有逻辑意义，例如逻辑“ 1 ”和逻辑“ 0 ”可以分别表示电路的接通和断开、事件的是和否、逻辑推理的真和假等等。电路的输出和输入之间是一种逻辑关系。这种电路除了能进行二进制算术运算外还能完成逻辑运算和具有逻辑推理能力，所以才把它叫做逻辑电路。 由于数字逻辑电路有易于集成、传输质量高、有运算和逻辑推理能力等优点，因此被广泛用于计算机、自动控制、通信、测量等领域。一般家电产品中，如定时器、告警器、控制器、电子钟表、电子玩具等都要用数字逻辑电路。 数字逻辑电路的第一个特点是为了突出“逻辑”两个字，使用的是独特的图形符号。数字逻辑电路中有门电路和触发器两种基本单元电路，它们都是以晶体管和电阻等元件组成的，但在逻辑电路中我们只用几个简化了的图形符号去表示它们，而不画出它们的具体电路，也不管它们使用多高电压，是 TTL 电路还是 CMOS 电路等等。按逻辑功能要求把这些图形符号组合起来画成的图就是逻辑电路图，它完全不同于一般的放大振荡或脉冲电路图。 数字电路中有关信息是包含在 0 和 1 的数字组合内的，所以只要电路能明显地区分开 0 和 1 ， 0 和 1 的组合关系没有破坏就行，脉冲波形的好坏我们是不大理会的。所以数字逻辑电路的第二个特点是我们主要关心它能完成什么样的逻辑功能，较少考虑它的电气参数性能等问题。也因为这个原因，数字逻辑电路中使用了一些特殊的表达方法如真值表、特征方程等，还使用一些特殊的分析工具如逻辑代数、卡诺图等等，这些也都与放大振荡电路不同。 门电路和触发器 （ 1 ）门电路 门电路可以看成是数字逻辑电路中最简单的元件。目前有大量集成化产品可供选用。 最基本的门电路有 3 种：非门、与门和或门。非门就是反相器，它把输入的 0 信号变成 1 ，1 变成 0 。这种逻辑功能叫“非”，如果输入是 A ，输出写成 P=A 。与门有 2 个以上输入，它的功能是当输入都是 1 时，输出才是 1 。这种功能也叫逻辑乘，如果输入是 A 、 B ，输出写成P=A·B 。或门也有 2 个以上输入，它的功能是输入有一个 1 时，输出就是 1 。这种功能也叫逻辑加，输出就写成 P=A ＋ B 。 把这三种基本门电路组合起来可以得到各种复合门电路，如与门加非门成与非门，或门加非门成或非门。图 1 是它们的图形符号和真值表。此外还有与或非门、异或门等等。

FPGACPLD数字电路设计经验

FPGA/CPLD数字电路设计经验分享 摘要：在数字电路的设计中，时序设计是一个系统性能的主要标志，在高层次设计方法中，对时序控制的抽象度也相应提高，因此在设计中较难把握，但在理解RTL电路时序模型的基础上，采用合理的设计方法在设计复杂数字系统是行之有效的，通过许多设计实例证明采用这种方式可以使电路的后仿真通过率大大提高，并且系统的工作频率可以达到一个较高水平。 关键词：FPGA数字电路时序时延路径建立时间保持时间 1 数字电路设计中的几个基本概念： 1.1 建立时间和保持时间： 建立时间（setup time）是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器；保持时间（hold time）是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间，如果保持时间不够，数据同样不能被打入触发器。数据稳定传输必须满足建立和保持时间的要求，当然在一些情况下，建立时间和保持时间的值可以为零。PLD/FPGA开发软件可以自动计算两个相关输入的建立和保持时间 注：在考虑建立保持时间时，应该考虑时钟树向后偏斜的情况，在考虑建立时间时应该考虑时钟树向前偏斜的情况。在进行后仿真时，最大延迟用来检查建立时间，最小延时用来检查保持时间。 建立时间的约束和时钟周期有关，当系统在高频时钟下无法工作时，降低时钟频率就可以使系统完成工作。保持时间是一个和时钟周期无关的参数，如果设计不合理，使得布局布线工具无法布出高质量的时钟树，那么无论如何调整时钟频率也无法达到要求，只有对所设计系统作较大改动才有可能正常工作，导致设计效率大大降低。因此合理的设计系统的时序是提高设计质量的关键。在可编程器件中，时钟树的偏斜几乎可以不考虑，因此保持时间通常都是满足的。

数字电路与逻辑设计试卷 (1)

《数字逻辑电路》习题及参考答案 一、单项选择题 1．下列四个数中最大的数是( B ) A.(AF)16 B.(001010000010)8421BCD C.(10100000)2 D.(198)10 2．将代码(10000011)8421BCD 转换成二进制数为（ B ） A.(01000011)2 B.(01010011)2 C.(10000011)2 D.(000100110001)2 3．N 个变量的逻辑函数应该有最小项（ C ） A.2n 个 B.n2 个 C.2n 个 D. (2n-1)个 4．下列关于异或运算的式子中，不正确的是( B ) A.A ⊕ A=0 B. A ⊕A =0 C.A ⊕ 0=A D.A ⊕ 1= A 5．下图所示逻辑图输出为“1”时，输入变量（ C ） ABCD 取值组合为 A．0000 B．0101 C．1110 D．1111 6．下列各门电路中，( B )的输出端可直接相连，实现线与。 A.一般TTL 与非门 B.集电极开路TTL 与非门 C.一般CMOS 与非门 D.一般TTL 或非门 7．下列各触发器中，图( B )触发器的输入、输出信号波形图如下图所示。 8．n 位触发器构成的扭环形计数器，其无关状态数有( B )个。 A.2n-n B.2n-2n C.2n D.2n-1

n 9．下列门电路属于双极型的是 ( A ) A.OC 门 B.PMOS C.NMOS D.CMOS 10．对于钟控 RS 触发器，若要求其输出“0”状态不变，则输入的 RS 信号应为( A ) A.RS=X0 B.RS=0X C.RS=X1 D.RS=1X 11．下列时序电路的状态图中，具有自启动功能的是( B ) 12．多谐振荡器与单稳态触发器的区别之一是( C ) A.前者有 2 个稳态，后者只有 1 个稳态 B.前者没有稳态，后者有 2 个稳态 C.前者没有稳态，后者只有 1 个稳态 D.两者均只有 1 个稳态，但后者的稳态需要一定的外界信号维持 13．欲得到 D 触发器的功能，以下诸图中唯有图（ A ）是正确的。 14．时序逻辑电路的一般结构由组合电路与（ B ）组成。 A ．全加器 B ．存储电路 C ．译码器 D ．选择器 15．函数 F= AB +AB 转换成或非－或非式为（ B ） A. A + B + A + B B. A + B + A + B C. AB + AB D. A + B + A + B 16．图示触发器电路的特征方程 Q n+1 =（ A ） A.T Q + TQ n B. TQ +TQ n n C. Q

基于FPGA的数字时钟的设计1

基于FPGA的数字时钟的设计课题: 基于FPGA的数字时钟的设计 学院: 电气信息工程学院 专业: 测量控制与仪器 班级 : 08测控(2)班 姓名 : 潘志东 学号 : 08314239 合作者姓名: 颜志林 2010 年12 月12 日

综述 近年来随着数字技术的迅速发展,各种中、大规模集成电路在数字系统、控制系统、信号处理等方面都得到了广泛的应用。这就迫切要求理工科大学生熟悉与掌握常用中、大规模集成电路功能及其在实际中的应用方法,除通过实验教学培养数字电路的基本实验方法、分析问题与故障检查方法以及双踪示波器等常用仪器使用方法等基本电路的基本实验技能外,还必须培养大学生工程设计与组织实验能力。 本次课程设计的目的在于培养学生对基本电路的应用与掌握,使学生在实验原理的指导下,初步具备基本电路的分析与设计能力,并掌握其应用方法;自行拟定实验步骤,检查与排除故障、分析与处理实验结果及撰写实验报告的能力。综合实验的设计目的就是培养学生初步掌握小型数字系统的设计能力,包括选择设计方案,进行电路设计、安装、调试等环节,运用所学知识进行工程设计、提高实验技能的实践。数字电子钟就是一种计时装置,它具有时、分、秒计时功能与显示时间功能;具有整点报时功能。 本次设计我查阅了大量的文献资料,学到了很多关于数字电路方面的知识,并且更加巩固与掌握了课堂上所学的课本知识,使自己对数字电子技术有了更进一步的认识与了解。

1、课题要求 1、1课程设计的性质与任务 本课程就是电子与信息类专业的专业的专业基础必修课——“数字电路”的配套实验课程。目的在于培养学生的理论联系实际,分析与解决问题的能力。通过本课程设计,使学生在理论设计、计算机仿真、指标调测、故障排除等方面得到进一步的训练,加强学生的实践能力。学生通过设计、仿真、调试、撰写设计报告等过程,培养学生的动手能力与严谨的工作作风。 1、2课程设计的基本技术要求 1)根据课题要求,复习巩固数字电路有关专业基础知识; 2)掌握数字电路的设计方法,特别就是熟悉模块化的设计思想; 3) 掌握QUARTUS-2软件的使用方法; 4) 熟练掌握EDA工具的使用,特别就是原理图输入,波形仿真,能对仿真波形进行分析; 5) 具备EDA技术基础,能够熟练使用VHDL语言进行编程,掌握层次化设计方法; 6) 掌握多功能数字钟的工作原理,学会不同进制计数器及时钟控制电路的设计方法; 7) 能根据设计要求对设计电路进行仿真与测试; 8) 掌握将所设计软件下载到FPGA芯片的下载步骤等等。 9) 将硬件与软件连接起来,调试电路的功能。 1、3课程设计的功能要求 基本功能:能进行正常的时、分、秒计时功能,分别由6个数码管显示24小时,60分钟,60秒钟的计数器显示。 附加功能:1)能利用硬件部分按键实现“校时”“校分”“清零”功能; 2)能利用蜂鸣器做整点报时:当计时到达59’59’’时开始报时, 鸣叫时间1秒钟; 3)定时闹铃:本设计中设置的就是在七点时进行闹钟功能,鸣叫 过程中,能够进行中断闹铃工作。 本人工作:负责软件的编程与波形的仿真分析。 2、方案设计与分析

数字电路与逻辑设计习题-2016

数字电路与逻辑设计习题-2016

- 2 - 一、选择题 1. 以下表达式中符合逻辑运算法则的是 D 。 A.C ·C=C 2 B.1+1=10 C.0<1 D.A+1=1 2. 一位十六进制数可以用 C 位二进制数来表示。 A. １ B. ２ C. ４ D. 16 3. 当逻辑函数有n 个变量时，共有 D 个变量取值组合？ A. n B. 2n C. n 2 D. 2n 4. 逻辑函数的表示方法中具有唯一性的是 A 。 A .真值表 B.表达式 C.逻辑图 D.状态图 5. 在一个8位的存储单元中，能够存储的最大无符号整数是 D 。 A.（256）10 B.（127）10 C.（128）10 D.（255）10 6.逻辑函数F=B A A ⊕⊕)( = A 。 A.B B.A C.B A ⊕ D. B A ⊕ 7．求一个逻辑函数F 的对偶式，不可将F 中的 B 。 A .“·”换成“+”，“+”换成“·” B.原变量换成反变量，反变量换成原变量 C.变量不变 D.常数中“0”换成“1”，“1”换成“0” 8．A+BC= C 。

A .A+ B B.A+ C C.（A+B）（A+C） D.B+C 9．在何种输入情况下，“与非”运算的结果是 逻辑0。 D A．全部输入是0 B.任一输入是0 C. 仅一输入是0 D.全部输入是1 10．在何种输入情况下，“或非”运算的结果 是逻辑1。 A A．全部输入是0 B.全部输入是1 C.任一输入为0，其他输入为1 D.任一输入为 1 11．十进制数25用8421BCD码表示为 B 。 A.10 101 B.0010 0101 C.100101 D.10101 12．不与十进制数（53.5）10等值的数或代码 为 C 。 A.(0101 0011.0101)8421BCD B.(35.8)16 C.(110101.11)2 D.(65.4)8 13．以下参数不是矩形脉冲信号的参数 D 。 A.周期 B.占空比 C.脉宽 D.扫 描期 14．与八进制数(47.3)8等值的数为： B A. (100111.0101)2 B.(27.6)16 C.(27.3 )16 D. (100111.101)2 15. 常用的BCD码有 D 。 A.奇偶校验码 B.格雷码 C.ASCII码 D.余三码 - 3 -

数字电路与数字逻辑练习题

一、填空 1. 数制变换: a) 将十进制数175转换成二进制数为_____ 、十六进制为_____ 、八进制为 __ 。 b) 二进制数(111010010)2对应的十六进制数是_____ 、八进制为—、十进制为 c) ( 16.52)8=( )2 =( )16= ( ) 10 d) ( 17)10=( ) 2 =( )16=( )8 2.编码： a) ( 1000)自然二进制码=( ) 余3码,(110100)2=( )BCD。 b) ( 15.5)10=( )8421BCH( )余3 BCD。 c) ( 38) 10用8421BCD码表示为 ____ 。 d) 二进制数(-100000)的原码为 _、补码为___。 e) ［X］反=10111，则［X］补=—，［X］原= ___________ ，［X］真值= 。 g) ［X］补=10110,则［X］反=—，［X］原= __ ，［X］真值= _ 。 3. 一种进位计数包含两个基本因素：______ 和____ 。 4. 常见的BCD编码中，有权码有____ 、___ ，无权码有___ 、___ 。 5. 如采用奇偶校验传送的数据部分为0111001，则所加奇校验位应为_____ ，偶校验位 应为_____ 。 6. 逻辑代数的基本运算有：___、___、___。 7. 当决定一事件的条件中，只要具备一个条件，事件就会发生，称这种关系为 逻辑关系，或称为关系。 8. ______________________________________________________ 真值表如下表，写出F1、F2、F3、F4的逻辑关系表达式______________________________ 9. _________________________________________ 逻辑函数F = A + AB以最小项形式表示为__________________________________________ ，可化简为______ 10.逻辑函数F =

数字电路(第二版)贾立新1数字逻辑基础习题解答

自我检测题 1．（）10=（）2 =（1A.2）16 2．（）10=（）2 3．（1011111．01101）2=（ ）8=（）10 4．（）8=（）16 5．（1011）2×（101）2=（110111）2 6．（486）10=（0）8421BCD =（0）余3BCD 7．（）10=（）8421BCD 8．（）8421BCD =（93）10 9．基本逻辑运算有 与 、或、非3种。 10．两输入与非门输入为01时，输出为 1 。 11．两输入或非门输入为01时，输出为 0 。 12．逻辑变量和逻辑函数只有 0 和 1 两种取值，而且它们只是表示两种不同的逻辑状态。 13．当变量ABC 为100时，AB +BC = 0 ，（A +B ）（A +C ）=__1__。 14．描述逻辑函数各个变量取值组合和函数值对应关系的表格叫 真值表 。 15． 用与、或、非等运算表示函数中各个变量之间逻辑关系的代数式叫 逻辑表达式 。 16．根据 代入 规则可从B A AB +=可得到C B A ABC ++=。 17．写出函数Z =ABC +（A +BC ）（A +C ）的反函数Z =））（C A C B A C B A ++++)((。 18．逻辑函数表达式F =（A +B ）（A +B +C ）（AB +CD ）+E ，则其对偶式F ＇= __（AB +ABC +（A +B ）（C +D ））E 。 19．已知CD C B A F ++=）（，其对偶式F ＇=D C C B A +??+）（。 20．ABDE C ABC Y ++=的最简与-或式为Y =C AB +。

21．函数D =的最小项表达式为Y= ∑m（1,3,9,11,12,13,14,15）。 Y+ AB B 22．约束项是不会出现的变量取值所对应的最小项，其值总是等于0。 23．逻辑函数F（A,B,C）=∏M（1,3,4,6,7），则F（A,B,C）=∑m（ 0，2，5）。 24．VHDL的基本描述语句包括并行语句和顺序语句。 25．VHDL的并行语句在结构体中的执行是并行的，其执行方式与语句书写的顺序无关。 26．在VHDL的各种并行语句之间，可以用信号来交换信息。 27．VHDL的PROCESS（进程）语句是由顺序语句组成的，但其本身却是并行语句。 28．VHDL顺序语句只能出现在进程语句内部，是按程序书写的顺序自上而下、一条一条地执行。 29．VHDL的数据对象包括常数、变量和信号，它们是用来存放各种类型数据的容器。 30．下列各组数中，是6进制的是。 A．14752 B．62936 C．53452 D．37481 31．已知二进制数，其对应的十进制数为。 A．202 B．192 C．106 D．92 32．十进制数62对应的十六进制数是。 A．（3E）16 B．（36）16 C．（38）16 D．（3D）16 33．和二进制数（）2等值的十六进制数是。 A．（）16 B．（）16 C．（）16 D．（）16 34．下列四个数中与十进制数（163）10不相等的是。 A．（A3）16 B．（）2 C．（0001）8421BCD D．（1）8 35．下列数中最大数是。

数字电路与逻辑设计

专升本《数字电路与逻辑设计》作业练习题6 解析与答案 一、单选题（选择最合适的答案） 1. 哪种逻辑门“只有在所有输入均为0时，输出才是1”? （） A．或非门B．与非门C．异或门D．与或非门 答案：A 解析: 或非门 2．设两输入“与非”门的输入为x和y，输出为z，当z＝1时，x和y的取值一定是（） A. 至少有一个为1 B. 同时为1 C. 同时为0 D. 至少有一个为0 答案：D 解析: 与非逻辑 3. 两输入与非门输出为0时，输入应满足（）。 A．两个同时为1 B．两个同时为0 C．两个互为相反D．两个中至少有一个为0 答案：A 解析:输入全为1 4. 异或门的两个输入为下列哪—种时，其输出为1？ A．1，l B．0，1 C．0，0 D．以上都正确 答案：B 解析: 输入不同 5. 下列逻辑门中哪一种门的输出在任何条件下都可以并联使用？（）A．具有推拉式输出的TTL与非门B．TTL集电级开路门(OC门) C．普通CMOS与非门D．CMOS三态输出门 答案：B 解析: A,C普通与非门不能并联使用； D三态输出门并联使用是有条件的：它们的使能端(控制端)必须反向，即只能有一个门处于非高阻态

ADABB 二、多选题（选择所有合适的答案） 用TTL 与非门、或非门实现反相器功能时，多余输入端应该( ) A ．与非门的多余输入端应接低电平 B. 或非门的多余输入端应接低电平 C. 与非门的多余输入端应接高电平 D. 或非门的多余输入端应接低高平 答案：BC 解析: 多余输入端对与逻辑要接1，对或逻辑要接0 三、简答题 1. 分析如下两个由或非门、异或门、非门以及与非门构成的逻辑电路，请你：①写出F1和F2的逻辑表达式；②当输入变量A ，B 取何值时，两个电路等效? 答案:{ ① 根据图可写出两个电路的输出函数表达式分别为： 12()F A A B A A B A A B A A B A AB AB A A B F AB A B =⊕+=?++?+=??+++=+==+　= ②列出两个电路的真值表： 可见，无论A,B 取任何值，两个电路都等效。 }

数字逻辑与数字电路复习题

数字逻辑复习题*红色表示知识点说明文字01数制码制和逻辑代数533 多选题34 1．下列BCD码中有权码有( )。 A．8421BCD B．余3BCD C．5211BCD D．格雷(循环)码 \\AC 2．下列BCD码中无权码有( )。 A．8421BCD B．余3BCD C．5211BCD D．格雷(循环)码 \\BD 3．下列二进制数中是奇数的有( )。 A．00101001111110101 B．00010000110111010 C．10111011111101 D．1000000011110101 \\ACD 4．下列8421BCD码中是偶数的有( )。 A．010********* B．10000110111010 C．011101111110 D．001000111101 \\BC 5．下列十六进制数中是奇数的有( )。 A．37F B．2B8 C．34E D．FF7

\\AD 6．下列十六进制数中是偶数的有( )。 A．37F B．2B8 C．34D D．F3E \\BD 7．比十进制数0.1D大的数是( )。 A．二进制数0.1B B．8421BCD码0.0001 C．八进制数0.1Q D．十六进制数0.1H \\AC 8．比十进制数10D小的数是( )。 A．十六进制数10H B．二进制数10B C．8421BCD码00010000 D．八进制数10Q \\BD 9．5211BCD码的特点是( )。 A．具有逻辑相邻性B．具有奇偶校验特性 C．是一种有权码D．按二进制数进行计数时自动解决了进位问题\\CD 10．余3BCD码的特点是( )。 A．当作二进制码看比等值的8421BCD码多3 B．是一种有权码C．按二进制进行加法时自动解决了进位问题D．具有逻辑相邻性\\AC 11．格雷(循环)码的特点是( )。

FPGA的数字电路设计综述

封面

作者：PanHongliang 仅供个人学习 1 数字电子基础4 1.1 导读4 1.2 数字电路概述4 1.2.1 数字信号与数字电路4 1.2逻辑函数及其表示方法5 1.2.1逻辑代数5

1.2.2逻辑函数的表示方法及相互转换5 1.3逻辑函数的公式化简法6 1.3.1逻辑函数的不同表达方式6 1.3.2逻辑函数的公式化简法6 1.4逻辑函数的卡诺图化简法7 1.4.1逻辑函数的最小项及其表达式7 1.4.2逻辑函数的卡诺图表示法7 1.4.3用卡诺图化简逻辑函数8 2逻辑门电路8 2.1 导读8 2.1逻辑门电路9 2.1.1三种基本门电路9 2.1.2 DTL与非门10 2.2 TTL逻辑门电路10 2.2.1 TTL与非门的电路结构10 2.2.2 TTL与非门的工作原理10 2.3 其他类型的TTL门电路11 2.3.1集电极开路与非门（OC门）11 2.3.2三态门（TSL门）11 2.4多余输入端的处理12 3组合逻辑13 3.1 导读13 3.2组合逻辑电路基础13 3.2.1组合逻辑电路的基本概念13 3.2.2组合逻辑电路的分析方法14 3.2.3组合逻辑电路的设计方法14 3.3常用组合逻辑建模14 3.3.1编码器14 3.3.2 译码器和数据分配器16 3.3.3数据选择器18 3.3.4数值比较器19 3.3.5加法器（减法器）20 3.3.6乘法器22 3.3.7除法器24 4触发器24 4.1导读24 4.2触发器的电路结构及工作原理24 4.2.1基本RS触发器(异步)24 4.2.2同步RS触发器25 4.2.3主从触发器和边沿触发器26 4.3触发器的功能分类及相互转换27 4.3.1触发器的功能分类27 4.3.2不同类型时钟触发器的相互转换28 5时序逻辑电路29

数字电路与数字逻辑练习题

《数字电路与数字逻辑》练习题一 一、填空 1．将下列二进制数转为十进制数 （1001011）B = （ ）D （11．011）B = （ ）D 2．将下列有符号的十进制数转换成相应的二进制数真值、原码、反码和补码 （+122）=（ ）真值 = （ ）原码 =（ ）反码 = （ ）补码 3．把下列4个不同数制的数D 、(110000)B 、(17A)H 、(67)O （ 按从大到小的 次 序 排 列 （ ） > （ ）>( )>( ) 。将下列各式变换成最简与或式的形式 =+B AB （ ） =+AB A （ ） =++BC C A AB （ ） 4．将下列二进制数转为十进制数 （101000）B = （ ）D （11．0101）B = （ ）D 5．将下列十进制数转为二进制数，八进制数和十六进制数 （0．8125）= （ ）B = （ ）O = （ ）H （254．25）= （ ）B = （ ）O = （ ）H 6．将下列有符号的十进制数转换成相应的二进制数真值、原码、反码和补码 （+125）=（ ）真值 = （ ）原码 =（ ）反码 = （ ）补码 （—42）=（ ）真值 = （ ）原码 =（ ）反码 = （ ）补码 7．逻辑函数C A CD AB F ++=的对偶函数F '是__________________________；其反函数F 是_________________________。 8．当j i ≠时，同一逻辑函数的最小项=?j i m m _________；两个最大项

=+j i M M ___________。 9．（）10=（_________）2=（_________）16。 10．n 个输入端的二进制译码器，共有_________个输出端，对于每一组输入代码，将有_________个输出端具有有效电平。 11.将下列二进制数转为十进制数 （1010001）B = （ ）D （11．101）B = （ ）D 12.将下列有符号的十进制数转换成相应的二进制数真值、原码、反码和补码 （+）=（ ）真值 = （ ）原码 =（ ）反码 = （ ）补码 13.把下列4个不同数制的数D 、(27A)H 、(10110)B 、(67)O 按从大到小的次序排列（ ）>（ ）>( )>( ) 。 14.对于D 触发器，欲使Qn+1=Qn ，输入D=（ ），对于T 触发器，欲使Qn+1=Qn ，输入T=（ ） 15.一个512*8位的ROM 芯片，地址线为（ ）条，数据线为（ ）条。 16.对32个地址进行译码，需要（ ）片74138译码器。 17.存储器起始地址为全0，256K*32的存储系统的最高地址为（ ）。 18.将下列各式变换成最简与或式的形式 （ ） （ ） （ ） 19．五级触发器的进位模数最大为（ ）进制。 20.十进制数（）10转换成十六进制数是（ ），转换成二进制数是（ ），转换成八进制数是（ ），转换成8421BCD 码为（ ）。 21.将二进制1100110转换成余3码为（ ），转换成格雷码为（ ）。 22.设真值X= —0101，则X 的原码为（ ），反码为（ ），补码为（ ）。 23.卡诺图是（ ）的一种特殊形式。利用卡诺图法花剑逻辑函数比（ ）法更容易得到简化的逻辑函数表达式。 24.函数L=AC+BC 的对偶式为：（ ）。 25.一个1024*16位的ROM 芯片，地址线为（ ）位，数据线为（ ）位。 26.对于JK 触发器，若J=K ，可完成（ ）触发器的逻辑功能。 27.组合逻辑电路中部包含存储信号的（ ）元件，它一般是由各种（ ）组合而成的。 28.对64个地址进行译码，需要（ ）片74138译码器。 +AC 化成最小项的形式为（ ）。 30.将变换成或非的形式为（ ）。 31.数制转换 10=( )2 2=( )10 32.将下列有符号的十进制数转换成相应的二进制数真值﹑原码﹑反码和补码 (+11/32)=( )真值=( )原码 =( )反码=( )补码

数字逻辑与数字系统

数字逻辑与数字系统 课程设计 班级：计131 学号：201358501144 姓名：吴传文 指导教师：沙丽杰 2014年12月27~29日

目录 第一章功能简介 (2) 正常计时： (2) 整点报时： (2) 校时： (2) 暂停： (2) 清零： (2) 第二章总体结构框图 (2) 第三章各模块框图 (2) 第四章各模块VHDL程序 (3) 第五章仿真图 (9) 第六章下载检验 (10) 第七章心得体会 (10)

第一章功能简介 正常计时：秒（16）、分（16）、小时（12）计数；秒计时的频率为1Hz，数码管用动态扫描实时显示计时的秒、分、小时。 整点报时：逢整点蜂鸣器在“15”分钟的第11、13、秒发频率为512Hz的低音，在“15”分钟的第15秒发频率为1024Hz的高音。 校时：校小时（K1＝1），显示小时数码管以4Hz的频率递增计数。 暂停：保持当前时间，暂态显示。 清零：清零当前时间，从零开始重新计时。 第二章总体结构框图 第三章各模块框图 1. 12和16进制框图 2. 动显及蜂鸣器

2 1 第四章各模块VHDL程序 libraryieee; use ieee.std_logic_1164.all; useieee.std_logic_unsigned.all; entity fenpin1 is port(clk:instd_logic; clr:instd_logic; y:out std_logic_vector(1 downto 0); co:outstd_logic); end fenpin1; architecture fp1 of fenpin1 is signal q: std_logic_vector(1 downto 0); begin process(clk) begin if(clr='0') then q<="00"; co<='0'; elsif(clk'event and clk='1') then if(q="01") then q<="00"; co<='1'; else q<=q+1; co<='0'; end if; end if; y<=q;

基于FPGA的数字时钟的设计1

基于FPGA 的数字时钟的设计 课 题： 基于FPGA 的数字时钟的设计 学 院： 电气信息工程学院 专 业 ： 测量控制与仪器 班 级 ： 08测控（2）班 姓 名 ： 潘 志 东 学 号 ： 08314239 合作者姓名： 颜志林 2010 年 12 月 12 日

综述 近年来随着数字技术的迅速发展，各种中、大规模集成电路在数字系统、控制系统、信号处理等方面都得到了广泛的应用。这就迫切要求理工科大学生熟悉和掌握常用中、大规模集成电路功能及其在实际中的应用方法，除通过实验教学培养数字电路的基本实验方法、分析问题和故障检查方法以及双踪示波器等常用仪器使用方法等基本电路的基本实验技能外，还必须培养大学生工程设计和组织实验能力。 本次课程设计的目的在于培养学生对基本电路的应用和掌握，使学生在实验原理的指导下，初步具备基本电路的分析和设计能力，并掌握其应用方法；自行拟定实验步骤，检查和排除故障、分析和处理实验结果及撰写实验报告的能力。综合实验的设计目的是培养学生初步掌握小型数字系统的设计能力，包括选择设计方案，进行电路设计、安装、调试等环节，运用所学知识进行工程设计、提高实验技能的实践。数字电子钟是一种计时装置，它具有时、分、秒计时功能和显示时间功能；具有整点报时功能。 本次设计我查阅了大量的文献资料，学到了很多关于数字电路方面的知识，并且更加巩固和掌握了课堂上所学的课本知识，使自己对数字电子技术有了更进一步的认识和了解。

1、课题要求 1.1课程设计的性质与任务 本课程是电子与信息类专业的专业的专业基础必修课——“数字电路”的配套实验课程。目的在于培养学生的理论联系实际，分析和解决问题的能力。通过本课程设计，使学生在理论设计、计算机仿真、指标调测、故障排除等方面得到进一步的训练，加强学生的实践能力。学生通过设计、仿真、调试、撰写设计报告等过程，培养学生的动手能力和严谨的工作作风。 1.2课程设计的基本技术要求 1）根据课题要求，复习巩固数字电路有关专业基础知识； 2）掌握数字电路的设计方法，特别是熟悉模块化的设计思想； 3) 掌握QUARTUS-2软件的使用方法; 4) 熟练掌握EDA工具的使用，特别是原理图输入，波形仿真，能对仿真波形进行分析； 5) 具备EDA技术基础，能够熟练使用VHDL语言进行编程，掌握层次化设计方法; 6) 掌握多功能数字钟的工作原理，学会不同进制计数器及时钟控制电路的设计方法; 7) 能根据设计要求对设计电路进行仿真和测试; 8) 掌握将所设计软件下载到FPGA芯片的下载步骤等等。 9) 将硬件与软件连接起来，调试电路的功能。 1.3课程设计的功能要求 基本功能：能进行正常的时、分、秒计时功能，分别由6个数码管显示24小时，60分钟，60秒钟的计数器显示。 附加功能：1）能利用硬件部分按键实现“校时”“校分”“清零”功能； 2）能利用蜂鸣器做整点报时：当计时到达59’59’’时开始报时，鸣叫时间1秒钟； 3）定时闹铃：本设计中设置的是在七点时进行闹钟功能，鸣叫过程中，能够进行中断闹铃工作。 本人工作：负责软件的编程与波形的仿真分析。 2、方案设计与分析

2015-2016-1数字电路与逻辑设计--B卷答案

命题人： 张京玲 审核人： 试卷分类（A 卷或B 卷） B 五邑大学 试 卷 学期： 2013 至 2014 学年度 第 1 学期 课程： 数字电路与逻辑设计 课程代号： 0700280 使用班级： 信息工程学院2011级 姓名： 学号： 一、填空题2分，共12分） 1、将(10011101)2转换为10进制数为 157 。 2、存储器当存储容量不够用时，应该通过 字 和 位 来扩展容量。 3、CMOS 门电路的输入端通过一个k Ω10的电阻接地，这个输入端相当于输入 低 电平；如果是TTL 门电路的输入端通过一个k Ω10的电阻接地，这个输入端相当于输入 高 电平。 4、已知原函数为 C C B A F +=1 ，则它的反函数的最简与或式为 C B A 5、施密特触发器有两个 稳定 状态；单稳态触发器有一个 稳定 状态和一个 暂稳 状态；多谐振荡器只有两个 暂稳 状态。 6、一个8位逐次渐进型A/D 转换器，转换单位为1m V(00000001所表示的模拟电压值)，当输入模拟电压U i=152m V 时,输出为10011000。 二、选择题 （每题1分，共7分） 1、某RAM 有8位数据线、10位地址线，则其存储容量为（ D ）。 A 、1Kb B 、 2Kb C 、4Kb D 、 8Kb 2、下列公式中哪个是错误的？（ C ） 。 A. A A =+0 B. A A A =+ C. B A B A +=+ D. ))((C A B A BC A ++=+ 3、已知逻辑函数Y=BC B +，下列 ( D ) 逻辑函数成立。 A. Y=B+C B. Y=B+C C. Y=B+C D. Y=B+C 4、以下各电路中，（ B ）可以完成延时功能。 A 、多谐振荡器 B 、单稳态触发器 C 、施密特触发器 D 、石英晶体多谐振荡器 5、3线-8线译码器处于译码状态时，当输入A 2A 1A 0=011时，输出07...Y Y = ( D ) 。

数字逻辑与数字电路复习题

数字逻辑复习题*红色表示知识点说明文字 01数制码制和逻辑代数533 多选题34 1．下列BCD码中有权码有( )。 A．8421BCD B．余3BCD C．5211BCD D．格雷(循环)码 \\AC 2．下列BCD码中无权码有( )。 A．8421BCD B．余3BCD C．5211BCD D．格雷(循环)码 \\BD 3．下列二进制数中是奇数的有( )。 A．00101001111110101 B．00010000110111010 C．10111011111101 D．1000000011110101 \\ACD 4．下列8421BCD码中是偶数的有( )。 A．010********* B．10000110111010 C．011101111110 D．001000111101 \\BC 5．下列十六进制数中是奇数的有( )。 A．37F B．2B8 C．34E D．FF7 \\AD 6．下列十六进制数中是偶数的有( )。 A．37F B．2B8 C．34D D．F3E \\BD 7．比十进制数0.1D大的数是( )。 A．二进制数0.1B B．8421BCD码0.0001 C．八进制数0.1Q D．十六进制数0.1H \\AC 8．比十进制数10D小的数是( )。 A．十六进制数10H B．二进制数10B C．8421BCD码00010000 D．八进制数10Q \\BD 9．5211BCD码的特点是( )。 A．具有逻辑相邻性 B．具有奇偶校验特性 C．是一种有权码 D．按二进制数进行计数时自动解决了进位问题\\CD 10．余3BCD码的特点是( )。 A．当作二进制码看比等值的8421BCD码多3 B．是一种有权码 C．按二进制进行加法时自动解决了进位问题 D．具有逻辑相邻性\\AC

数字电路与逻辑

数字电路与逻辑设计试题

华南农业大学期末考试试卷（A卷） 2005学年第二学期考试科目：数字电路与逻辑设计Ⅱ_ 考试类型：（闭卷）考试时间： 120__ 学号姓名年级专业____________ 题号一二三四五总分 得分 评阅人 一．选择题（下列每题有且仅有一个正确答案，每题2分，共20分） 1．把一个五进制计数器与一个四进制计数器串联 可得到进制计数器。 A.4 B.5 C.9 D.20 2．下列逻辑电路中为时序逻辑电路的 是。 A.变量译码器 B.加法器 C.数码寄存 器 D.数据选择器 3．N个触发器可以构成最大计数长度（进制数） 为的计数器。 第 2 页共 9 页

A.N B.2N C.N2 D.2N 4．GAL是指。 A.通用阵列逻辑 B.专用集成电路 C.可编程逻辑阵列 D.通用集成电路 5．若要设计一个脉冲序列为1101001110的序列脉冲发生器，应选用个触发器。 A.2 B.3 C.4 D.10 6．随机存取存储器具有功能。 A.读/写 B.无读/写 C.只读 D. 只写 7．只读存储器ROM中的内容，当电源断掉后又接通，存储器中的内容。 A.全部改变 B.全部为0 C.不 可预料 D.保持不变 第 3 页共 9 页

8．随机存取存储器RAM中的内容，当电源断掉后 又接通，存储器中的内容。 A.全部改变 B.全部为1 C.不确定 D.保持不变 9．一个容量为512×1的静态RAM具有。 A.地址线9根，数据线1根 B.地址 线1根，数据线9根 C.地址线512根，数据线9根 D.地址 线9根，数据线512根 10．PROM的与阵列（地址译码器）是。 A.可编程阵列 B.不可编程阵列 C.可编程阵列 D.不可编程阵列 二．分析题（15分） 如图一由JK触发器构成的时序逻辑电路，回答如下几个问题？（共15分） 第 4 页共 9 页

数字电路与数字逻辑》期末考试及答案

《数字电路与数字逻辑》 期末考试试卷 考生注意：1．本试卷共有五道大题，满分100分。 2．考试时间90分钟。 3．卷面整洁，字迹工整。 一、填空题（每小题1分，共20分） 1．将下列二进制数转为十进制数 （1010001）B = （ ）D （ 11 ． 101 ） B = （ ）D 2．将下列有符号的十进制数转换成相应的二进制数真值、原码、反码和补码 （ +254.25 （ （ ）原码 =（ ） 反码 = （ ）补码 3．把下列4个不同数制的数(76.125)D 、 (27A)H 、 (10110)B 、(67)O 按从大到小的次序排列（ ）> （ ）>( )>( ) 。 4．对于D 触发器，欲使Q n+1=Q n ， 输入D=（ ），对于T 触发器，欲使Q n+1=Q n ，输入T=（ ） 5．一个512*8位的ROM 芯片，地址线为（ ）条，数据线为（ ）条。 6． 对32个地址进行译码，需要 译码器。 0，256K*32 统的最高地址为 8．将下列各式变换成最简与或式的 形式 =+B A （ ） =+B A A （ ） = ++C B C A AB （ ） 9．五级触发器的进位模数最大为（ ）进制。 二、组合电路设计题（每空10分，共20分） 1．用八选一数据选择器74LS151实现逻 辑函数 AC BC AB C B A L ++=),,( （10分） 2、用74LS138设计一个电路 实现函数F = AB+ B C （提示：在74LS138的示意图上直接连线即可）（10分）

三、组合电路分析题（共10分） 已知逻辑电路如下图所示，分析该电路 的功能。 四、分析题（共24分） 1、分析如下的时序逻辑电路图，画出其 状态表和状态图，并画出Q1，Q2 的波形图，Q1Q2初态为00。（14 分） 2、电路如图所示，要求写出它们的输 出函数表达式，化简，并说出它们的逻 辑功能。（10分） 五、设计题（共26分） 1．用JK触发器设计一个“111”序列检 测器，允许重复，要求用一个输出信号 来表示检测结果。（16分） 2、试用74161设计一个同步十进制计数 器，要求采用两种不同的方法。（10分） 《数字电路与数字逻辑》期末 考试答案 一、填空 1、81， 3.625 3、（27A）H>（76.125）D>（67）O>（10110） B 4、Q n, 1 5、9, 8 6、4 7、(3FFF)H 8、B A A+ B AB+ C 9、32进制 二、组合逻辑设计题 1、（5分） F=C B A BC A C AB ABC+ + +=m3d3+ m5d5+m6d6+m7d7 （5分）则d3 d5 d6 d7为1，其他为0，画图略。 2、F= Y3 Y4Y5 Y7 三、组合逻辑分析题。 （5分）F=C B A⊕ ⊕ （5分）异或功能 四、时序电路 1、状态方程：（4分） Q Q Q Q Q Q D Q n n n n n n n K J 2 1 2 2 1 2 1 1 1 1 = + = = = + + 画波形图（2分） 2、L= = （4分）； C 1 =AB+（A+B）C（4分）； 全加器（2分） 五、 1、设计题

数字逻辑与数字集成电路习题

《数字逻辑》习题案例（计算机科学与技术专业、信息安全专业） 2004年7月 计算机与信息学院、计算机系统结构教研室

一、选择题 1．十进制数33的余3码为 。 A. 00110110 B. 110110 C. 01100110 D. 100100 2．二进制小数-0.0110的补码表示为 。 A ．0.1010 B ．1.1001 C ．1.0110 D ．1.1010 3．两输入与非门输出为0时，输入应满足 。 A ．两个同时为1 B ．两个同时为0 C ．两个互为相反 D ．两个中至少有一个为0 4．某4变量卡诺图中有9个“0”方格7个“1”方格，则相应的标准与或表达式中共有多少个与项 ？ A ． 9 B ．7 C ．16 D ．不能确定 5. 下列逻辑函数中，与A F =相等的是 。 )(A 11⊕=A F )(B A F =2⊙1 )(C 13?=A F )(D 04+=A F 6. 设计一个6进制的同步计数器，需要 个触发器。 )(A 3 )(B 4 )(C 5 )(D 6 7. 下列电路中，属于时序逻辑电路的是 。 )(A 编码器 )(B 半加器 )(C 寄存器 )(D 译码器 8. 列电路中，实现逻辑功能n n Q Q =+1的是 。 )(A )(B 9. 的输出端可直接相连，实现线与逻辑功能。 )(A 与非门 )(B 一般TTL 门 )(C 集电极开路OC 门 )(D 一般CMOS 门 10．以下代码中为无权码的为 。 A . 8421BCD 码 B . 5421BCD 码 C . 余三码 D . 格雷码 11．以下代码中为恒权码的为 。 A .8421BCD 码 B . 5421BCD 码 C . 余三码 D . 格雷码 12．一位十六进制数可以用 位二进制数来表示。 A . １ B . ２ C . ４ D . 16 13．十进制数25用8421BCD 码表示为 。 A .10 101 B .0010 0101 C .100101 D .10101 14．在一个8位的存储单元中，能够存储的最大无符号整数是 。 CP Q CP Q CP Q CP