I2C总线的结构、工作时序和模拟编程

I2C总线的结构、工作时序与模拟编程I2C总线（Inter Integrated Circuit）是飞利浦公司于上个世纪80年代开发的一种“电路板级”的总线结构。与其它串行接口相比，无论从硬件结构、组网方式、软件编程都有很大的不同。在AT89C51系统上使用汇编语言模拟I2C总线的各种信号及编程原理，为自主开发、设计具有I2C总线接口的系统打下一个良好的基础，也为其它串口的模拟编程创造一个好的思路和可行的方法。

I2C总线的主要特点

1. 二线制结构。即双向的串行数据线SDA、串行同步时钟线SCL。总线上的所有器件其同

名端都分别挂在SDA、SCL线上（见图7.1）；

2. I2C总线所有器件的SDA、SCL引脚的输出驱动都为漏极开路结构（见图7.2），通过外接

上拉电阻将总线上所有节点的SDA、SCL信号电平实现“线与”的逻辑关系。这不仅可以将多个节点器件按同名端引脚直接挂在SDA、SCL线上，还使I2C总线具备了“时钟同步”、确保不同工作速度的器件同步工作；

3. 系统中的所有外围器件都具有一个7位的“从器件专用地址码”,其中高4位为器件类型

地址（由生产厂家制定），低3位为器件引脚定义地址（由使用者定义），主控器件通过地址码建立多机通信的机制。因此I2C总线省去了外围器件的片选线，这样无论总线上挂接多少器件，其系统仍然为简约的二线结构；

4. I2C总线上的所有器件都具有“自动应答”功能，保证了数据交换的正确性；

5. I2C总线系统具有“时钟同步”功能。利用SCL线的“线与”逻辑协调不同器件之间的速

度问题；

6. 在I2C总线系统中可以实现“多主机（主控器）”结构。依靠“总线仲裁”机制确保系统

中任何一个主控器都可以掌握总线的控制权。任何一个主控器之间没有优先级，没有中心主机的特权。当多主机竞争总线时，依靠主控器对其SDA信号的“线与”逻辑，自动实现“总线仲裁”功能；

7. I2C总线系统中的主控器必须是带CPU的逻辑模块；而被控器可以是无CPU的普通外围器

件，也可以是具有CPU的逻辑模块。主控器与被控器的区别在于SCL的发送权，即对总线的控制权；

8. I2C总线不仅广泛应用于电路板级的“内部通信”场合，还可以通过I2C总线驱动器进行不

同系统间的通信；

9. I 2C 总线的工作速度分为3种版本：S （标准模式）

，速率为100kb/s 。主要用于简单的检测与控制场合；F （快速模式），速率为400kb/s ；Hs （高速模式），速率为3.4Mb/s 。 I 2

C总线的系统和接口内部结构 2.1 I 2

C总线的系统结构

2.2 I 2

C总线接口的内部结构

每一个I 2

C总线器件内部的SDA、SCL引脚电路结

构都是一样的，引脚的输出驱动与输入缓冲连在一起。其中输出为漏极开路的场效应管、输入缓冲为一只高输入阻抗的同相器。这种电路具有两个特点： ①由于SDA、SCL 为漏极开路结构，借助于外部的上拉电阻实现了信号的“线与”逻辑；

②引脚在输出信号的同时还将引脚上的电平进行检测，检测是否与刚才输出一致。为 “时钟同步”和“总线仲裁”提供硬件基础。 I 2

C总线的工作过程与原理

总线上的所有通信都是由主控器引发的。在一次通信中，主控器与被控器总是在扮演着

两种不同的角色。

3.1 主控制器向被控器发送数据

操作过程如下：

（1）主控器在检测到总线为“空闲状态”（即SDA、SCL线均为高电平）时，发送一个启动信号“S”，开始一次通信的开始；

（2）主控器接着发送一个命令字节。该字节由7位的外围器件地址和1位读写控制位R/W 组成（此时R/W=0）；

（3）相对应的被控器收到命令字节后向主控器回馈应答信号ACK（ACK=0）；

（4）主控器收到被控器的应答信号后开始发送第一个字节的数据；

（5）被控器收到数据后返回一个应答信号ACK；

（6）主控器收到应答信号后再发送下一个数据字节 … …

（7）当主控器发送最后一个数据字节并收到被控器的ACK后，通过向被控器发送一个停止信号P结束本次通信并释放总线。被控器收到P信号后也退出与主控器之间的通信。

需要说明的是：①主控器通过发送地址码与对应的被控器建立了通信关系，而挂接在总线上的其它被控器虽然同时也收到了地址码，但因为与其自身的地址不相符合，因此提前退出与主控器的通信；②主控器的一次发送通信，其发送的数据数量不受限制。主控器是通过P信号通知发送的结束，被控器收到P信号后退出本次通信；③主机的每一次发送后都是通过被控器的ACK信号了解被控器的接收状况，如果应答错误则重发。

3.2 主控器接收数据的过程

过程简述如下：

（1）主机发送启动信号后，接着发送命令字节（其中R/W=1）；

（2）对应的被控器收到地址字节后，返回一个应答信号并向主控器发送数据；

（3）主控器收到数据后向被控器反馈一个应答信号；

（4）被控器收到应答信号后再向主控器发送下一个数据 … …;

（5）当主机完成接收数据后，向被控器发送一个“非应答信号（ACK=1）”，被控器收到ASK=1的非应答信号后便停止发送；

（6）主机发送非应答信号后，再发送一个停止信号，释放总线结束通信。

主控器所接收数据的数量是由主控器自身决定，当发送“非应答信号/A”时被控器便结束传送并释放总线（非应答信号的两个作用：前一个数据接收成功，停止从机的再次发送）。

I2C总线的信号时序

以主控器向被控器发送一个字节的数据（写操作R/W=0）为例。整个过程由主控器发送起始信号S开始，紧跟着发送一个字节的命令字（7位地址和一个方向位R/W=0），得到被控器的应答信号（ACK=0）后就开始按位发送一个字节的数据。得到应答后发送P信号，一个

所示。

字节的数据传送完毕。其数据传送的时序如图7.5

主控器接收数据(R/W=1) 的时序类似于发送，主要区别有两点：①主机接收到数据后要向被控器发送应答信号（ACK=0）；②当主机接收完最后一个数据时向被控器返回一个“非应答信号/ACK=1”以通知被控器结束发送操作，最后主控器发送一位停止信号P并释放总线（参

见图7.4）。这里具体的时序可以在后面的“接收子程序”中进行描述。

I2C总线的时钟同步与总线仲裁

I2C总线的SCL同步时钟脉冲一般都是由主控器发出作为串行数据的移位脉冲。每当SDA上出现一位稳定的数据后，在SCL上发送一个高电平的移位脉冲。

5.1 SCL信号的同步

如果被控器希望主控器降低传送速度可以通过将SCL主动拉低延长其低电平时间的方法来通知主控器，当主控器在准备下一次传送发现SCL的电平被拉低时就进行等待，直至被控器完成操作并释放SCL线的控制控制权。这样以来，主控器实际上受到被控器的时钟同步控制。可见SCL线上的低电平是由时钟低电平最长的器件决定；高电平的时间由高电平时间最短的器件决定。这就是时钟同步，它解决了I2C总线的速度同步。

5.2 I2C总线上的总线仲裁

如果在同一个I2C总线系统中存有两个主控器，其时钟信号分别为SCK1、SCK2，它们都具有控制总线的能力。假设两者都开始要控制总线进行通信，由于“线与”的作用，实际的SCL的波形如图7.6所示。在总线做出仲裁之前，两个主控器都会以“线与”的形式共同参与SCL线的使用，速度快的主控器1等待落后的主控器2（如图7.6）。

对于SDA线上的信号的使用，两个主控器同样也是按照“线与”的逻辑来影响SDA上的电平变化。假设主控器1要发送的数据DATA1为“101 ……”；主控器2要发送的数据DATA2为“1001 ……”。总线被启动后两个主控器在每发送一个数据位时都要对自己的输出电平进行检测，只要检测的电平与自己发出的电平一致，他们就会继续占用总线。在这种

情况下总线还是得不到仲裁。当主控器1发送第3位数据“1”时（主控器2发送“0”），由于“线与”的结果SDA上的电平为“0”，这样当主控器1检测自己的输出电平时，就会测到一个与自身不相符的“0”电平。这时主控器1只好放弃对总线的控制权；因此主控器2就成为总线的唯一主宰者。仲裁过程如图5.2所示。

不难看出：

①对于整个仲裁过程主控器1和主控器2都不会丢失数据；

②各个主控器没有对总线实施控制的优先级别；③总线控制随即而定，他们遵循“低电平

优先”的原则，即谁先发送低电平谁就会掌握对总线的控制权。

根据上面的描述，“时钟同步”与“总线仲裁”可以总结如下规律：

①主控器通过检测SCL上的电平来调节与从器件的速度同步问题——时钟同步；

②主控器通过检测SDA上自身发送的电平来判断是否发生总线“冲突”——总线仲裁。因此，I2C总线的“时钟同步”与“总线仲裁”是靠器件自身接口的特殊结构得以实现的。I2C总线的工作时序与AT89C51单片机的模拟编程

对于具有I2C总线接口的高档单片机来说，整个通信的控制过程和时序都是由单片机内部的I2C总线控制器来实现的。编程者只要将数据送到相应的缓冲器、设定好对应的控制寄存器即可实现通信的过程。对于不具备这种硬件条件的AT89C51单片机来说只能借助软件模拟的方法实现通信的目的。软件模拟的关键是要准确把握I2C总线的时序及各部分定时的要求。

单片机与I2C器件的连接及引脚定义由图7.8所示，使用伪指令定义对I/O端口进行定义（设单片机的系统时钟fosc为6M，即单周期指令的运行时间为2μS）。

P1.0

SDA BIT

P1.1

SCL

BIT

6.1发送启动信号S

在同步时钟线SCL 为高电平时，数据线出现的由高到低的下降沿。 启动信号子程序STA

STA ： SETB SDA SETB SCL NOP NOP ;完成4.7μS 定时 CLR SDA ;产生启动信号 NOP NOP ;完成t HD,STA 定时 CLR SCL RET

【注】t HD,STA ：起始信号保持时间，最小值为4μS。在这个信号过后才可以产生第一个同步信号；

6.2发送停止信号P

在SCL 为高电平期间SDA 发生正跳变。

停止信号子程序STOP

STOP ： CLR SDA SETB SCL NOP NOP ;t SU ：SOP 定时 SETB SDA NOP NOP ;t BUF 定时 CLR SCL CLR SDA RET

【注】t SU ：SOP 停止信号建立时间应大于4.0μS。t BUF

P 信号和S 信号之间的空闲时间应大于4.7μS。

6.3 发送应答信号ACK

在SDA 为低电平期间，SCL 发送一个正脉冲。 应答信号子程序MACK

MACK ： CLR SDA

SETB SCL NOP NOP ;产生t HIGH 定时

CLR SCL

SETB SDA

RET

【注】t HIGH同步时钟SCL高电平最小时间，应大于4.0μS。

6.4 发送非应答信号NACK

在SDA为高电平期间，SCL发送一个正脉冲。

发送非应答信号子程序MNACK

MNACK： SETB SDA

SETB SCL

NOP

NOP

CLR SCK

CLR SDA

RET

6.5 应答位检测子程序CACK

与上面发送ACK和NACK信号不同，这是主控器对接收被控器反馈的应答信号进行的检测处理。在正常情况下被控器返回的应答信号ACK=0。如果ACK=1则表明通信失败。在这个子程序中使用了一个位标志F0作为出口参数，当反馈给主控器的应答信号ACK正确时F0=0；反之F0=1。

CACK：SETB SDA ;I/O端口“写一”为输入做准备

SETB SCL

CLR F0

;对数据线SDA采样

MOV C，SDA

JNB CEND ;应答正确时转CEND

SETB F0 ;应答错误时标志F0 置一

CEND： CLR SCL

RET

6.6发送一个字节子程序WRBYT（过程参见图

7.5）

模拟I2C总线的时钟信号SCL，通过数据线SDA进行一个字节的数据发送。入口参数为累加器A，A中存有待发送的8位数据。按照I2C的规范，先从最高位开始发送。WRBYT： MOV R6，#08H ;计数器R6赋初值8

WLP：RLC A;将A中的数据高位左移进入Cy中

;将数据位送入SDA线上

MOV SDA，C

SETB SCL ;产生SCL时钟信号

NOP

NOP ;产生t HIGH定时（大于4μS）

CLR SCL ;时钟信号变低

DJNZ R6，WLP ;判断8次位传送是否结束

RET

6.7 接收一个字节数据的子程序RDBYT

模拟I2C总线信号，从SDA线上读入一个字节的数据，并存于R2或A中。

RDBYT： MOV R6，#08H

RLP：SETB SDA

SETB SCL

;采样SDA上的数据传到Cy

MOV C，SDA

MOV A，R2 ;R2为接收数据的缓冲寄存器

RLC A ;将Cy中的数据移入A中

MOV R2，A ;数据送回缓冲寄存器

CLR SCL ;时钟信号SCL拉低

DJNZ R6，RLP ;8位接收是否完成，未完成转RLP

RET

【说明】

①将I2C总线的各种信号细划分为对应的子程序。当选择具有I2C总线接口的外围器件进行编程时，就可根据具体的器件的特性和要求，合理的组合、调用这些子程序完成相应的功能；

②为了简化问题，上述的子程序对局部变量（如计数器、数据指针等）没有进行数据保护。为了使这些子程序具有很好的可移植性和通用性，编程者应当对它们进行进栈保护；

③上面的编程是设AT89C51的硬件系统采用6MH的系统时钟，这样指令NOP的执行时间是2μS，如果采用12MH的系统时钟，NOP指令的周期为1μS，这样程序要作相应的改动以满足定时要求；

④时序中的定时时间按I2C总线的标准模式（S模式-100KHZ）制定。

上面介绍了在AT89C51单片机系统中，利用软件模拟的方式完成I2C总线的各种基本时序和操作的编程。作为一个单片机系统的设计、开发者应当根据系统设计的需求，选择所需要的外围芯片构成硬件系统，再根据这些芯片的工作原理、控制方式及对应的编程命令来设计、编程，最终完成整个系统的设计工作。如果需要对I2C总线作更详细、深入的了解，读者可以查询相关的资料。

需要说明的是：不同的I2C总线接口芯片由于功能的不同，其工作过程和编程步骤是有区别的。但是不论如何编程其具体实施都是运用上述的各个子程序来编写出应用程序来。

芯片内部的单元寻址

作为I2C总线的外围器件，大多器件还具有芯片内部的地址（如各个控制、状态寄存器，EEPROM的存储单元地址等），因此对大多数I2C外围器件的访问实际上要分别处理“外围器件地址”和“器件内部的单元地址”这两部分内容。

7.1 内部单元的单字节访问

例如对EEPROM 24C02 芯片的00H 单元访问，操作时序如图7.13和图7.14所示。

从图7.14中可以见到：一个带芯片内部单元地址的“读操作”是要发送两次命令字节的：

（1）首先发送一个“写”操作的控制字（外围芯片地址A0H即R/W=0）;

（2）紧接着将内部单元地址发送出去（如：00H）。这也是为什么前面是一个“写”命令的原因；

（3）当主控器收到外围器件的应答信号后，重新发送一个“启动信号”和一个“读”操作的命令字（A1H即R/W=1）；

（4）外围器件收到命令并返回应答信号后，将内部单元（如00H）的数据发到SDA线上； （5）主控器收到信号后向外围器件返回一个“非应答信号”后，发送一个停止信号并释放总线；

（6）外围器件收到主控器发出的“非应答信号”/A 后，停止数据的传送，释放总线。

7.2 内部单元的多字节访问

在很多情况下，对内部单元的访问往往是多字节的。如对EEPROM几个连续单元数据的读操作或者写操作，又比如：对外围器件中相关几个控制、状态寄存器的访问等。

对于具有内部单元地址的I2C接口的外围器件，其内部都设计有一个“内部地址计数器”，每访问一次内部单元（无论是控制、状态寄存器还是EEPROM存储单元）其地址指针就会“自动加一”。这种设计简化了对内部数据的访问操作。因此如果要访问一个数块，只要在发送控制命令时指定一个首地址即可。也就是因为这个原因，在访问内部一些相关的控制、状态寄存器数据时，应当利用这一特点，连续访问这些单元（尽管某些单元的内容无用），这样可以节省对外围器件的访问操作。

对于连续访问的数据数量是由主控器来控制的，具体地说是通过向外围器件发送“非应答信号”来结束这个数据的操作。对于数据块的“读、写操作”要注意两点：

（1） 在读操作中要发送两次命令字：第一个是带有外围器件地址的“写”命令(R/W=0) ，作用是将后续发出的内部地址写入到外围器件中的“地址计数器”中，第二个是发送带有外围器件的“读”命令（R/W=1），开始真正的“读操作”。两个命令字之间是一个“启动信号S”来分割的;

（2） 在写操作中，某些外围器件（如EEPROM）其连续写入的数据是受到限制的，如24C02每次连续写入的数据不能超过8个字节（这与其内部输入缓冲器的数量有关）。操作时续如下：

7.7.3 具有内部单元地址的多字节读/写子程序

在下列的两个子程序中包含了前面所描述的各种子程序，对单片机的引脚定义参加见图7.16。

在程序的前面还要使用伪指令定义以配合单片机引脚

与外围器件的连接

P1.0

SDA BIT

P1.1

SCL

BIT

(1)具有内部单元地址的多字节读子程序RDADD.ASM

（参见图7.15）

;************************************************;

通用的I2C通讯子程序（多字节读操作）

;入口参数 ：R7字节数；

;R0目标数据块首地址；R2从器件内部子地址；

;R3器件地址（写）；R4器件地址（读）

;相关子程序　WRBYT、STOP、CACK、STA、MNACK、RDBYT

;*************************************************

RDADD: PUSH PSW

PUSH ACC

LCALL STA

MOV A,R3 ;取器件地址（写）

LCALL WRBYT ;发送外围地址

LCALL CACK ;检测外围器件的应答信号

JB F0,RDADD ;如果应答不正确返回重来

MOV A,R2 ;取内部地址

LCALL WRBYT ;发送外围地址

LCALL CACK ;检测外围器件的应答信号

JB F0,RDADD ;如果应答不正确返回重来

LCALL STA

MOV A,R4 ;取器件地址（读）

LCALL WRBYT ;发送外围地址

LCALL CACK ;检测外围器件的应答信号

JB F0,RDADD ;如果应答不正确返回重来

RDN: LCALL RDBYT ;读入数据（出口参数：A）

MOV @R0,A ;存入缓冲区

DJNZ R7,ACK

LCALL MNACK

LCALL STOP

POP ACC

POP PSW

RET

ACK: LCALL MACK

INC R0

SJMP RDN

;******************************************************* (2) 具有内部单元地址的多字节写子程序（参见图7.14）

;*******************************************************

;通用的I2C通讯子程序（多字节写操作）

;R7字节数；

;R0源数据块首地址；R2从器件内部子地址；

;R3器件地址（写）；R4器件地址（读）

;相关子程序　WRBYT、STOP、CACK、STA、MNACK

;********************************************************

WRNBYT: PUSH PSW

PUSH ACC

WRADD: MOV A,R3 ;取外围器件地地址（包含r/w=0）

LCALL STA ;发送起始信号S

LCALL WRBYT ;发送外围地址

LCALL CACK ;检测外围器件的应答信号

JB F0,WRADD ;如果应答不正确返回重来

MOV A,R2 ;区内部单元地址

LCALL WRBYT ;发送内部寄存器首地址

LCALL CACK ;检测外围器件的应答信号

JB F0,WRADD ;如果应答不正确返回重来

WRDA: MOV A,@R0

LCALL WRBYT ;写数据代外围器件

LCALL CACK ;检测外围器件的应答信号

JB F0,WRADD ;如果应答不正确返回重来

INC R0

DJNZ R7,WRDA

LCALL STOP

POP ACC

POP PSW

RET

;**********************************************************

I2C总线外围器件编程实验

在DP-51PROC综合实验台的D5区，分别设计了三种具有I2C总线接口的外围器件。它们分别是：

1．PCF8563T 实时时钟RCT芯片（芯片外围地址A2H/A3H）;

2．CAT24WC02 EEPROM芯片（芯片外围地址A0H/A1H）；

3．ZLG7290 LED动态显示、键盘扫描芯片（芯片外围地址70H/71H）。

运用第七章所描述的模拟编程方法可以很方便的实现对上述器件的读写控制及各种实验练习。在完成每一个独立的芯片实验基础上，还可以将它们有机的结合起来构成一个具有一定使用价值的综合设计题目。

通过这一章的实践，不仅可以帮助我们掌握对I2C外围器件的编程方法，而且还可以进一步感受到I2C系统的简洁、方便的硬件结构，为将来实际工程应用打下一个良好的基础。

8.1 24系列EEPROM 芯片CAT24WC02 结构原理及实验

24系列E2PROM是目前单片机系统中应用比较广泛的存储芯片。采用I2C总线接口，占用单片机的资源少、使用方便、功耗低、容量大，被广泛应用于智能化产品设计中。

8.1.1 24系列EEPROM器件简介

24系列E2PROM为串行接口的用电来擦除的可编程COMS只读存储器。擦除次数高达10万次以上，典型的擦除时间为5ms，片内数据存储时间可达40年以上。采用单+5V供电，工作电流1mA，备用状态10μA。

（1） 24系列E2PROM芯片的引脚定义 引脚说明如下：

使用时必须外接一个5.1k的上拉电阻。通信

时高位在先；

z SCL：串行时钟输入端，用于对输入数据的同

步；

z WP：写保护。用于对写入数据的保护。WP=0

不保护；WP=1保护，即所有的写操作失效，此时的E2PROM实际上就是一个只读存储器；

z A0～A2：器件地址编码输入。I2C总线外围器件的地址由7位组成：其中

高4位为生产厂家为每一型号芯片固定设置的地址也称“特征码”；低3位以“器件地址编码输入”的形式留给用户自行定义地址。理论上在同一个I 2C总线系统中最多可以使用8个同一型号的外围器件；

z TEST：测试端。生产厂家用于对产品的检验，用户可以忽略； z Vcc：+5V 电源输入端； z NC：空脚。

（2） 24系列E 2PROM芯片特性及分类

在24系列产品中芯片可以划分4种类型。由于设计的年代不同，其性能、容量、器件地址编码的方式等各不相同。其中：第一类的芯片属于早期产品，不支持用户引脚自定义地址功能，所以在一个系统中只能使用一个该型号的芯片。同时还不具备数据保护功能；

第二类的芯片是目前常用的类型。不仅具备数据保护，还有用户引脚地址定义功能，所以在一个系统中可以同时使用1～8个该信号的芯片；第三类芯片基本上类似于第二类，区别在于器件地址的控制比较特殊；第四类芯片的主要特点是大容量，并支持全部的器件定义地址，因此在一个系统中可同时使用8个该型号的芯片。

命令字节格式

型号特征地址 引脚页地址 R/W 类别 型 号

容 量 页数 连续写入数据个数

器件地址编码 系统可用数量硬件保护区域D7 D6 D5 D4 D3 D2 D1 D0 一

AT24C01 128 × 8 不支持 1 不支持 1 0 1 0 × × × 1/0AT24C01A 128 × 8 A2 A1 A08 全 部 1 0 1 0 A2 A1 A0 1/0AT24C02

256 × 8 A2 A1 A08 全 部 1 0 1 0 A2 A1 A0 1/0AT24C04 512 2 16 A2 A1 NC 4 高256 1 0 1 0 A2 A1 P0 1/0AT24C08 1K 4 16 A2 NC NC 2 不支持 1 0 1 0 A2 P1 P0 1/0二 AT24C16

2K 8 16 NC NC NC 1 高1K 1 0 1 0 P2 P1 P0 1/0三 AT24C164 2K 8 16 A2 A2 A08 高1K 1 A2 A1 A0 P2 P1 P0 1/0AT24C32 4K × 32 A2 A2 A08 高1K 1 0 1 0 A2 A1 A0 1/0四

AT24C64

8K

×

32

A2 A2 A0

8

高2K

1 0 1 0

A2 A1 A0

1/0

表8.1 24系列E 2PROM芯片特性、分类表

表8.1列出了24系列E2PROM 芯片的特性与分类。对于表中内容说明如下：

① “容量”是指字节数，如128 是指128×8，即128个字节、每个字节为8bit ； ② “页数”是指将存储器中每256个字节为一页。当芯片的存储容量小于等于256个字节

时其容量实际上局限于一页的范围之内；

③ “连续写入块字节数”是指主控器向E 2PROM存储器一次连续写入的字节数的数量。与普

通的SRAM存储器不同，在写数据过程中E2PROM要占用大量的时间来完成存储器单元的擦除、写入操作。为了提高整个的系统运行速度，在芯片的设计中采用了“写入数据缓冲器”结构，即主控器通过总线高速将待写入的数据先送入到E2PROM内部的数据缓冲器中，然后留给E2PROM自己逐一写入。这种设计方法可以极大地提高主控器的工作效率，当E2PROM在烧写数据时主控器可以进行其他的工作。在24系列E2PROM中，不同的芯片其内部的缓冲单元的数量是不同的，在编程中一次连续写入E2PROM的数据字节数不能超过缓冲器的单元数，否则会出现错误。因此所谓的“写入块字节数”实际上就是指E2PROM “写入数据缓冲器”的数量；

④ “器件地址编码”指器件7位地址码中低3位引脚地址的定义功能。理论上I2C总线外围

的低3位地址是由器件本身的3个引脚的电平来确定的，这种方法为在一个系统中使用多个同一型号的芯片带来了灵活性。但在实际设计中7位地址码中的低3位不全留给使用者使用和定义。这在I2C总线外围器件中也是常见的；

⑤ “系统可用数量”是指在同一个I2C总线系统中可同时使用某一型号芯片的数量。不难看

出，这个数据实际上是由芯片本身的“器件地址编码”功能来决定的；

⑥ “硬件写保护区域”是指对E2PROM存储器中原先写入的数据进行保护。与普通的SRAM不

同，E2PROM存储的数据往往是一些重要的参数（如表格、程序运行参数等），采用保护措施后可以防止误操作而破坏系统的软件系统。保护功能是通过芯片的WP引脚接高电平实现的。在实际应用中可由主控器（单片机）的一个I/O口线控制或直接与Vcc或接地处理；

⑦ “命令字节格式”是指芯片的地址码加方向控制R/W位。这实际上是主控器寻址外围

器件的命令字。在这个字节中，除了最低位D0是由主控器发出的“读”或“写”控制码外，高7位中的高4位由厂家已经定义为1010（AT24C164除外），其余低3位根据芯片型号（容量）的不同而不同。这低3位（d3、d2、d1）的定义实际上与芯片的“器件地址编码”即引脚地址定义功能有关：

（Ⅰ）对于A2～A0引脚全部参与器件地址定义的情况，注意这也是存储单元不分页的芯片。

因此，7位地址码实际上是一种规范的“4+3” 格式，即4位特征码加上3位器件

地址码。只要使用者在硬件上将芯片的A2～A0引脚处理好，则该芯片的地址就被唯一的确定下来。以AT24C01A为例：将芯片的A2～A0全部接地，这样芯片的7位地址为1010000，主控器要去读该芯片中的数据，其命令字节为10100001（R/W=1）； （Ⅱ）对于芯片引脚A2～A0部分参与器件地址定义的芯片（如AT24C04/08），其没有参与地址定义的引脚（如A0/A0、A1）实际上在命令字的对应位置上起到一个“页选Pi”

的功能，其页选数正好与不参与器件地址定义引脚的个数有关；

（Ⅲ）对于芯片引脚A2～A0全不介入器件引脚定义的芯片（如AT24C16），虽然其硬件引脚A2～A0无用，但在命令字对应的位置上实际上成为页地址的选择位，所以主控器寻址该器件时，其命令字中的7位地址实际上是4位特征码加3位“页地址”。 （Ⅳ）对于第三类芯片AT24C164而言，其A2～A0全部参与器件地址定义，存储区域又分为8页。那么如何将这些“器件地址”和“页地址”信息通过命令字表达出来呢？ 只有占用原来特征码的三个位的位置了，这是一种较为特殊的寻址方式；

（Ⅴ）对于第四类芯片（AT24C32/64），虽然其存储容量大大超过了256字节，但采用了不分页的处理方法。这就意味着主控器必须使用双字节的地址信息来确定具体的存储单元（而其它型号的存储单元地址为单字节）。

⑧ “R/W”读写控制位，也称方向位。R/W=1为读操作；R/W=0为写操作；

（3）芯片寻址与存储单元寻址

E2PROM作为I2C总线的外围器件不仅需要芯片的地址（4位特征码+3位器件地址）供主控器寻址，还要有与读写操作相关的存储单元地址。这就决定了主控器对E2PROM的访问不同于其它常规外围器件的操作过程。

对于绝大多数的24系列E2PROM芯片对于容量超过256字节的芯片都具有页选功能，这样通过芯片地址来指向芯片和要访问的页，然后再使用一个字节的“页内地址”来指明存储单元。所以在这种情况下其存储单元地址是单字节结构；而对AT24C32/64型号的芯片，因为其存储区域没有分页，而存储容量又大大的超出256个字节。所以对4K/8K的访问只能采用13位地址，实际上就不得不采用二个字节的形式来指明访问的存储单元。

8.1.2 24系列EEPROM芯片的读写操作

（一） 写操作

写操作分为字节写和数据块写两种模式。

（1） 字节写

在这种方式中，主控器首先发送一个命令字（特征码+器件地址+R/W），待得到外围器件的应答信号ACK后，再发送一个字节/二个字节的内部单元地址，这个内部单元地址被写入到E2PROM的地址指针中去。主控器收到E2PROM的应答信号后就向E2PROM发送一个字节的数据（高位在先），E2PROM将SDA线上的数据逐位接收存入输入缓冲器中，并向主控器反馈应答信号。当主控器收到应答信号后，向E2PROM发出停止信号P并结束操作、释放总线。而E2PROM收到P 信号后，激活内部的数据编程周期，将缓冲器中的数据烧写到指定的存储单元中。在E2PROM 的数据编程周期中为了保证数据烧写的正确性和完整性，对所有的输入都采取无效处理、不产生任何的应答信号，直到数据编程周期结束，数据被写入指定的单元后，E2PROM才恢复正

常的工作状态。

（2） 数据块写

基本操作类同字节写，但有几点应当注意：

①连续写入的数据数量不能超过芯片本身“数据缓冲器”单元的数量（详见表8.1）；

② 主控器通过发送停止信号P作为操作过程的结束，实际上起到控制写入数量的作用；

③当存储器收到主控器的停止信号后，激活“数据编程周期”，开始数据的烧写过程。

在这个过程结束前，存储器不接收外部的任何信号；

④ 烧写数据的时间取决于数据的数量，如数量N=8，则时间约为8ms；如果N=32，则时

间为32ms。

AT24C32/64的数据块类同AT24C01/02/04/08/16（见图2.3）。

（二） 读操作

与写操作不同，读操作分为两个步骤完成：

① 利用一个写操作（R/W=0）发出寻址命令并将内部的存储单元地址写入E2PROM的地址指针中。在这个过程中E2PROM反馈应答信号，以保证主控器判断操作的正确性；

②主控器重新发出一个开始信号S、再发送一个读操作的命令字（R/W=1），当E2PROM收到命令字后，返回应答信号并从指定的存储单元中取出数据通过SDA线送出。；

另外，因为读操作没有“数据烧写”操作，因此不使用数据缓冲器。这样连续读数据的数量不受数据缓冲器数量的限制。

读操作有三种情况：

（1）读当前地址单元中的数据

在串行E2PROM芯片内部有一个可以自动

加一的地址指针。每当完成一次读/写操作时，

其指针都会自动加一指向下一个单元。只要芯

片不断电，指针中的内容就一直保留。当主控

器没有指定某一存储单元地址时，则E2PROM就

按当前地址指针中的地址内容寻址、操作。在

这种情况下，因为不用对E2PROM中的地址指针重新赋值，所以省去对E2PROM的写操作（见图8.5）。

（2）读指定地址存储单元中的数据

首先利用一个写操作（R/W=0）发出寻址命令以便将后续的内部地址写入E2PROM的地址指针中。然后主控器重新发出一个开始信号S、再发送一个读操作的命令字（R/W=1），当E2PROM收到命令字后，回应答信号并从指定的存储单元中取出数据通过SDA线送出（参

见图8.6）。

（3）读取连续地址单元中的数据

在进行连续数据读操作时应当注意：连续操作时地址不要超出该芯片所规定的页内地址的范围，否则将发生地址重叠错误。在图2.7中给出的是AT24C01/02/04/08/16芯片的操作帧格式，AT24C32/64型号的区别在于第一次写操作时的存储单元地址为双字节字节（参见

图8.3），其余部分是一样的。

8.1.3 24系列EEPROM芯片的读写软件编程(参见7.7.3 的内容) 。

8.1.4 CAT24WC02 EEPROM 读写编程实验

与24系列E2PROM芯片相同，在DP-51PROC实验台上的CAT24WC02与前面描述的AT24C02具有相同的参数和特征。利用DP-51PROC 上的硬件资源、编写对AT24C02的数据写入、数据读出来验证其功能，掌握I2C总线外围器件的编程方法。

IIC时序程序

I2C总线信号时序分析 在I2C总线通信的过程中，参与通信的双方互相之间所传输的信息种类归纳如下。 主控器向被控器发送的信息种类有：启动信号、停止信号、7位地址码、读／写控制位、10位地址码、数据字节、重启动信号、应答信号、时钟脉冲。 被控器向主控器发送的信息种类有：应答信号、数据字节、时钟低电平。 下面对I2C总线通信过程中出现的几种信号状态和时序进行分析。 ①总线空闲状态。 I2C总线总线的SDA和SCL两条信号线同时处于高电平时，规定为总线的空闲状态。此时各个器件的输出级场效应管均处在截止状态，即释放总线，由两条信号线各自的上拉电阻把电平拉高。 ②启动信号。 在时钟线SCL保持高电平期间，数据线SDA上的电平被拉低（即负跳变），定义为I2C总线总线的启动信号，它标志着一次数据传输的开始。 启动信号是一种电平跳变时序信号，而不是一个电平信号。启动信号是由主控器主动建立的，在建立该信号之前I2C总线必须处于空闲状态，如图1所示。 图1 I2C总线上的启动信号和停止信号 ③停止信号。

在时钟线SCL保持高电平期间，数据线SDA被释放，使得SDA返回高电平（即正跳变），称为I2C总线的停止信号，它标志着一次数据传输的终止。 停止信号也是一种电平跳变时序信号，而不是一个电平信号，停止信号也是由主控器主动建立的，建立该信号之后，I2C总线将返回空闲状态。 ④数据位传送。 在I2C总线上传送的每一位数据都有一个时钟脉冲相对应（或同步控制），即在SCL串行时钟的配合下，在SDA上逐位地串行传送每一位数据。 进行数据传送时，在SCL呈现高电平期间，SDA上的电平必须保持稳定，低电平为数据0，高电平为数据1。 只有在SCL为低电平期间，才允许SDA上的电平改变状态。逻辑0的电平为低电压，而逻辑1的电平取决于器件本身的正电源电压VDD（当使用独立电源时），如图2所示。 图2 I2C总线上的数据位传送 ⑤应答信号。 I2C总线上的所有数据都是以8位字节传送的，发送器每发送一个字节，就在时钟脉冲9期间释放数据线，由接收器反馈一个应答信号。 应答信号为低电平时，规定为有效应答位（ACK简称应答位），表示接收器已经成功地接收了该字节；应答信号为高电平时，规定为非应答位（NACK），一般表示接收器接收该字节没有成功。 对于反馈有效应答位ACK的要求是，接收器在第9个时钟脉冲之前的低电平期间将SDA线拉低，并且确保在该时钟的高电平期间为稳定的低电平。

IIC工作时序总结

1.概述： I2C是Inter-Integrated Circuit的缩写，发音为"eye-squared cee" or "eye-two-cee", 它是一种两线接口。 I2C 只是用两条双向的线，一条 Serial Data Line (SDA) ，另一条Serial Clock (SCL)。 SCL：上升沿将数据输入到每个EEPROM器件中；下降沿驱动EEPROM 器件输出数据。(边沿触发) SDA：双向数据线，为OD门，与其它任意数量的OD与OC门成" 线与"关系。 2.输出级 每一个I2C总线器件内部的SDA、SCL引脚电路结构都是一样的，引脚的输出驱动与输入缓冲连在一起。其中输出为漏极开路的场

效应管，输入缓冲为一只高输入阻抗的同相器，这种电路具有两个特点： 1)由于SDA、SCL为漏极开路结构(OD)，因此它们必须接有上拉电 阻,阻值的大小常为 1k8, 4k7 and 10k ，但1k8 时性能最好； 当总线空闲时，两根线均为高电平。连到总线上的任一器件输出的低电平，都将使总线的信号变低，即各器件的SDA及SCL都是线"与"关系。 2)引脚在输出信号的同时还将引脚上的电平进行检测，检测是否 与刚才输出一致，为"时钟同步"和"总线仲裁"提供了硬件基础。 3.主设备与从设备 系统中的所有外围器件都具有一个7位的"从器件专用地址码"，其中高4位为器件类型，由生产厂家制定，低3位为器件引脚定义地址，由使用者定义。主控器件通过地址码建立多机通信的机制，因此I2C总线省去了外围器件的片选线，这样无论总线上挂接多少个器件，其系统仍然为简约的二线结构。终端挂载在总线上，有主端和从端之分，主端必须是带有CPU的逻辑模块，在同一总线上同一时刻使能有一个主端，可以有多个从端，从端的数量受地址空间和总线的最大电容 400pF的限制。 o主端主要用来驱动SCL line； o从设备对主设备产生响应；

i2c简易时序图

启动信号： SCL为高电平的时候，SDA由高电平向低电平跳变。 结束信号： SCL为高电平的时候，SDA由低电平向高电平跳变。 应答信号： I2C总线上的所有数据都是以8位字节传送的，发送器每发送一个字节，就在时钟脉冲9期间释放数据线，由接收器反馈一个应答信号。应答信号为低电平时，规定为有效应答位（ACK简称应答位），表示接收器已经成功地接收了该字节；应答信号为高电平时，规定为非应答位（NACK），一般表示接收器接收该字节没有成功，对于反馈有效应答位ACK的要求是，接收器在第9个时钟脉冲之前的低电平期间将SDA线拉低，并且确保在该时钟的高电平期间为稳定的低电平。如果接收器是主控器，则在它收到最后一个字节后，发送一个NACK信号，以通知被控发送器结束数据发送，并释放SDA线，以便主控接收器发送一个停止信号P。 写时序： 开始信号：主机+从设备地址+写命令，从机应答，应答成功，表示有这个设备，然后主机+设备内部寄存器地址，此时不用再加写命令控制字，从机应答，应答成功，表示设备内有这个地址，主机写入数据，从机应答，是否继续发送，不发送的话，发送停止信号P。 读时序： 要想读设备，首先要知道将要所读取设备的地址告诉从设备，从设备才能将数据放到（发送）SDA上使主设备读取，从设备将数据放入SDA上的过程，由硬件主动完成，不用人为的写入。所以首先先写入从机地址，然后+写控制命令，从机应答，应答成功，表示有这个设备，然后写入内部寄存器地址，此时不用再加写命令控制字，从机应答，应答成功，表示设备内有这个地址。然后主机继续发出：写入从机地址，然后+读命令，从机应答，应答成功，此时便可以读取数据了，从设备已经将数据放入到SDA上了。地址跟设备已经验证了，不用再进行验证。 启动信号与停止信号的时序图如下图所示： 数据位发送： 在I2C总线上传送的每一位数据都有一个时钟脉冲相对应（或同步控制），即在SCL串行时钟的配合下，在SDA上逐位地串行传送每一位数据。进行数据传送时，在SCL呈现高电平期间，SDA上的电平必须保持稳定，低电平为数据0，高电平为数据1。只有在SCL为低电平期间，才允许SDA上的电平改变状态。逻辑0的电平为低电压，而逻辑1则为高电平。时序如下图所示：

I2C总线时序详解之欧阳家百创编

I2C总线时序详解 欧阳家百（2021.03.07） 由于连接到I2C 总线的器件有不同种类的工艺（CMOS、NMOS、双极性），逻辑0（低）和逻辑1（高）的电平不是固定的，它由电源VCC的相关电平决定，每传输一个数据位就产生一个时钟脉冲。 数据的有效性 SDA 线上的数据必须在时钟的高电平周期保持稳定。数据线的高或低电平状态只有在SCL 线的时钟信号是低电平时才能改变。 I2C位传输数据有效性 起始和停止条件 SCL 线是高电平时，SDA 线从高电平向低电平切换，这个情况表示起始条件； SCL 线是高电平时，SDA 线由低电平向高电平切换，这个情况表示停止条件。

起始和停止条件一般由主机产生，总线在起始条件后被认为处于忙的状态 起始和停止条件 ，在停止条件的某段时间后总线被认为再次处于空闲状态。 如果产生重复起始条件而不产生停止条件，总线会一直处于忙的状态，此时的起始条件（S）和重复起始条件（Sr）在功能上是一样的。 字节格式 发送到SDA 线上的每个字节必须为8 位，每次传输可以发送的字节数量不受限制。每个字节后必须跟一个响应位。首先传输的是数据的最高位（MSB），如果从机要完成一些其他功能后（例如一个内部中断服务程序）才能接收或发送下一个完整的数据字节，可以使时钟线SCL 保持低电平，迫使主机进入等待状态，当从机准备好接收下一个数据字节并释放时钟线SCL 后数据传输继续。 应答响应 数据传输必须带响应，相关的响应时钟脉冲由主机产生。在响应的时钟脉冲期间发送器释放SDA 线（高）。 在响应的时钟脉冲期间，接收器必须将SDA 线拉低，使它在这个时钟脉冲的高电平期间保持稳定的低电平。

I2C总线协议及工作原理

I2C总线协议及工作原理 一、概述 1、I2C总线只有两根双向信号线。一根是数据线SDA，另一根是时钟线SCL。 SCL：上升沿将数据输入到每个EEPROM器件中；下降沿驱动EEPROM器件输出数据。(边沿触发) SDA：双向数据线，为OD门，与其它任意数量的OD与OC门成"线与"关系。 I2C总线通过上拉电阻接正电源。当总线空闲时，两根线均为高电平（SDL=1;SCL=1）。连到总线上的任一器件输出的低电平，都将使总线的信号变低，即各器件的SDA及SCL都是线“与”关系。 2、主设备与从设备 系统中的所有外围器件都具有一个7位的"从器件专用地址码"，其中高4位为器件类型，由生产厂家制定，低3位为器件引脚定义地址，由使用者定义。主控器件通过地址码建立多机通信的机制，因此I2C总线省去了外围器件的片选线，这样无论总线上挂接多少个器件，其系统仍然为简约的二线结构。终端挂载在总线上，有主端和从端之分，主端必须是带有CPU的逻辑模块，在同一总线上同一时刻使能有一个主端，可以有多个从端，从端的数量受地址空间和总线的最大电容400pF的限制。 主端主要用来驱动SCL line； 从设备对主设备产生响应； 二者都可以传输数据，但是从设备不能发起传输，且传输是受到主设备控制的。 二、协议 1.空闲状态 I2C总线总线的SDA和SCL两条信号线同时处于高电平时，规定为总线的空闲状态。此时各个器件的输出级场效应管均处在截止状态，即释放总线，由两条信号线各自的上拉电阻把电平拉高。 2.起始位与停止位的定义： 起始信号：当SCL为高期间，SDA由高到低的跳变；启动信号是一种电平跳变时序信号，而不是一个电平信号。 停止信号：当SCL为高期间，SDA由低到高的跳变；停止信号也是一种电平跳变时序信号，而不是一个电平信号。 起始和终止信号都是由主机发出的，在起始信号产生后，总线就处于被占用的状态；在终止信号产生后，总线就处于空闲状态。

I2C总线时序详解

I2C 总线时序详解 I2C总线位传输 由于连接到I2C总线的器件有不同种类的工艺（CMOSNMOS双极性），逻辑0 （低）和逻辑1 （高）的电平不是固定的，它由电源VCC的相关电平决定，每传输一个数据位就产生一个时钟脉冲。 数据的有效性 SDA线上的数据必须在时钟的高电平周期保持稳定。数据线的高或低电平状态只有在SCL线的时钟信号是低电平时才能改变。 I2C位传输数据有效性 起始和停止条件 SCL线是高电平时，SDA线从高电平向低电平切换，这个情况表示起始条件； SCL线是高电平时，SDA线由低电平向高电平切换，这个情况表示停止条件。 起始和停止条件一般由主机产生，总线在起始条件后被认为处于忙的状态 SDA

起始和停止条件 ，在停止条件的某段时间后总线被认为再次处于空闲状态。如果产生重复起始条件而不产生停止条件，总线会一直处于忙的状态，此时的起始条件（S）和重复起始条件（Sr）在功能上是一样的。 I2C总线数据传输 字节格式 发送到SDA线上的每个字节必须为8位，每次传输可以发送的字节数量不受限制。每个字节后必须跟一个响应位。首先传输的是数据的最高位 （MSB，如果从机要完成一些其他功能后（例如一个内部中断服务程序）才能接收或发送下一个完整的数据字节，可以使时钟线SCL保持低电平， 迫使主机进入等待状态，当从机准备好接收下一个数据字节并释放时钟线SCL后数据传输继续。应答响应 数据传输必须带响应，相关的响应时钟脉冲由主机产生。在响应的时钟脉冲期间发送器释放SDA线（高）。 在响应的时钟脉冲期间，接收器必须将SDA线拉低，使它在这个时钟 脉冲的高电平期间保持稳定的低电平。 通常被寻址的接收器在接收到的每个字节后，除了用CBUS地址开头的 数。

对I2C总线时序的一点理解以及ACK和NACK(NAK)

对I2C总线时序的一点理解以及ACK和NACK(NAK)

关键字：i2c ，IIC，bus，ACK，NACK，NAK，SDA，SCL，timing，master，slaver，时序，响应，总线 关于i2c的响应问题：对于每一个接收设备（从设备，slaver），当它被寻址后，都要求在接收到每一个字节后产生一个响应。因此，the master device 必须产生一个额外的时钟脉冲（第九个脉冲）用以和这个响应位相关联。 在这个脉冲期间，发出响应的从设备必须将SDA拉低并在时钟脉冲的高电平期间保持住。这表示该设备给出了一个ACK。如果它不拉低SDA线，就表示不响应（NACK）。 另外，在从机（发送方）发送完最后一个字节后主设备（接收方）必须产生一个不响应位，用以通知从机（发送方）不要再发送信息了，这样从机就知道该将SDA释放了，而后，主机发出一个停止位给slaver。 总结下，i2c通讯中，SDA 和SCL 都是有主机控制的，从设备只是能够将SDA 线拉低而已。对于SCL线，从机是没有任何能力去控制的。从机只能被动跟随SCL 再说的清楚些： 主机发送数据到从机的状态下：主机控制SCL信号线和SDA信号线，从机只是在SCL线为高的时候去被动读取SDA线。 主机读取从机的数据：主机来发出时钟信号，从机只是保证在时钟信号为高电平的时候的SDA的状态而已。 //---------------------------------------- 补充@201108311142 SDA和SCL已经通过上拉电阻被上拉，master可以控制（拉低或者释放）这两条线，而slaver只能控制SDA线。当master发送数据时，master会适时地将SDA和SCL拉低或释放(拉高)。确切的时序应该是这样的： 当master要发送一个start时，master会将SDA拉低，这就可以了，因为此时的SCL一定是High。好了，一个start就这样发出去了。而slaver也会发现这个start信号的发生，slaver便会准备好接收接下来的数据了。紧接着，master 要发送一个Byte的数据了，一位一位的发出这8个bits。这时master会先将SCL拉低，然后在SCL为低的状态下将一个bit准备好放到SDA上（比如要发送一个0，master就会通过拉低SDA来放好这个0），然后master会把SCL

I2C总线时序与数据传输

16．1．2 I2C总线时序与数据传输 当I2C总线处在空闲状态时，因为各设备都是开漏输出，所以在上拉电阻的作用下，SDA和SCL均为高电平。I2C总线上启动一次数据传输过程的标志为主机发送的起始信号，起始信号的作用是通知从机准备接收数据。当数据传输结束时，主机需要发送停止信号，通知从机停止接收。因此，一次数据传输的整个过程由从起始信号开始，到停止信号结束。同时这两个信号也是启动和关闭I“C设备的信号。图16—2是I2C总线时序示意图，图中最左边和最右边给出了起始信号和停止信号的时序条件。 ＞起始信号时序：当SCL为高电平时，SDA由高电平跳变到低电平。 ＞停止信号时序：当SCL为高电平时，SDA由低电平跳变到高电平。 I2C总线规定，当SCL为高电平时，SDA的电平必须保持稳定不变的状态，只有当SCL 处在低电平时，才可以改变SDA的电平值，但起始信号和停止信号是特例。因此，当SCL 处于高电平时，SDA的任何跳变都会被识别成为一个起始信号或停止信号。 因此在I2C总线上的数据传输过程中，数据信号线5DA的变化只能发生在SCL为低电平的期间内。从图16—2中间部分的时序中．可以清楚地看到这一点。 在I2C总线的数据传输过程中，发送到SDA信号线上的数据以字节为单位，每个字节必须为8位，而且是高位在前，低位在后，每次发送数据的字节数量不受限制。 但在这个数据传输过程中需要着重强调的是，当发送方发送完每一字节后，都必须等待接收方返回一个应答响应信号ACK，如图16—3所示。 响应信号ACK宽度为1位，紧跟在8个数据位后面，所以发送1字节的数据需要9个SCL时钟脉冲。响应时钟脉冲也是由主机产生的，主机在响应时钟脉冲期间释放SDA线，使其处在高电平(见图16—3上面的信号)。而在响应时钟脉冲期间，接收方需要将SDA拉低，使SDA在响应时钟脉冲高电平期间保持稳定的低电平(见图16—3中间的信号)。 实际上，图16—3中上面和中间的两个信号应该“线与”后呈现在SDA上的。由于在这个过程中存在比较复杂的转换过程，所以将它们分开便于在下面做更仔细的分析。 ＞主机控制驱动SCL，发送9个时钟脉冲，前8个为传输数据所用，第9个为响应时钟脉冲(见图16—3下面的信号)。 ＞在前8个时钟脉冲期间，发送方作为发送器，控制SI)A输出8位数据到接收方。

I2C总线原理

?什么是I2C总线？ I2C即Inter IC，由Philips公司开发，是当今电子设计中应用非常广泛的串行总线之一，主要用于电压、温度监控，EEPROM数据的读写，光模块的管理等。 I2C总线只有两根线，SCL和SDA，SCL即Serial Clock，串行参考时钟，SDA 即Serial Data，串行数据。 ?I2C总线的速率能达到多少？ 标准模式下：100Kbps 快速模式下：400Kbps 高速模式下：3.4Mbps I2C总线结构如下图所示： 如上图所示，I2C是OC或OD输出结构，使用时必须在芯片外部进行上拉，上拉电阻R的取值根据I2C总线上所挂器件数量及I2C总线的速率有关，一般是标准模式下R选择10kohm，快速模式下R选取1kohm，I2C总线上挂的I2C 器件越多，就要求I2C的驱动能力越强，R的取值就要越小，实际设计中，一般是先选取4.7kohm上拉电阻，然后在调试的时候根据实测的I2C波形再调整R 的值。?I2C总线上最多能挂多少个I2C器件？ I2C总线上允许挂接I2C器件的数量由两个条件决定：

1).I2C从设备的地址位数。I2C标准中有7位地址和10位地址两种。如果是7位地址，允许挂接的I2C器件数量为：27＝128，如果是10位地址，允许挂接的I2C器件数量为：210＝1024，一般I2C总线上挂接的I2C器件不会太多，所以现在几乎所有的I2C器件都使用7位地址。 2).挂在I2C总线上所有I2C器件的管脚寄生电容之和。I2C总线规范要求，I2C总线容性负载最大不能超过470pF。 ?I2C总线是如何工作的？ 1).I2C总线传输的特点。 I2C总线按字节传输，即每次传输8bits二进制数据，传输完毕后等待接收端的应答信号ACK，收到应答信号后再传输下一字节。等不到ACK信号后，传输终止。空闲情况下，SCL和SDA都处于高电平状态。 2).如何判断一次传输的开始？ 如上图所示，I2C总线传输开始的标志是：SCL信号处于高电平期间，SDA 信号出现一个由高电平向低电平的跳变。 3).如何判断一次传输的结束？ 如上图所示，I2C总线传输结束的标志是：SCL信号处于高电平期间，SDA 信号出现一个由低电平向高电平的跳变。跟开始标识正好相反。 4).什么样的I2C数据才是有效的。

I2C总线接口电路设计..

FPGA与I2C总线器件接口电路设计 利用FPGA模拟I2C总线协议对I2C总线接口器件AT24C256 进行读写操作。利用按键输入读写命令和相应的地址、数据，对芯片进行读写操作，读写的数据用数码管显示。 一、I2C总线接口电路设计分析 1. I2C 总线协议 I2C 总线的两根通信线，一根是串行数据线SDA，另一根是串行时钟线SCL。多个符合I2C总线标准的器件都可以通过同一条I2C总线进行通信，而不需要额外的地址译码器。每个连接到总线上的器件都有一个唯一的地址作为识别的标志，都可以发送或接收数据。I2C 总线通信速率受主机控制，标准模式下可达100kbit/s。 一般具有I2C总线的器件其SDA、SCL引脚都为集电极（或漏极）开路结构。因此实际使用时，SDA 和SCL信号线必须加3~10K的上拉电阻。总线空闲时均保持高平。I2C总线接法如图1所示。 图1 I2C总线连接示意图 (1) I2C的主机和从机，发送器和接收器 产生I2C总线时钟信号和起始、停止控制信号的器件，称为主机，被主机寻址的器件称为从机。 任何将数据传送到I2C总线的器件称为发送器，任何从I2C总线接收数据的器件称为接收器。 主机和从机都可作为发送数据器件和接收数据器件。 (2) I2C 总线上数据的有效性： 时钟线SCL为高电平时，数据线SDA的任何电平变化将被看作总线的起始或停止信号； 在数据传送过程中，当时钟线SCL为高电平时，数据线SDA必须保持稳定状态，不允许有跳变；数据线SDA的状态只能在SCL低电平期间才能改变。即进行串行传送数据时，在SCL高电平期间传送位数据，低电平期间准备数据。 (3) 从机地址 I2C总线不需要额外的片选信号或地址译码。多个I2C总线接口器件可连接到一条I2C总线上，它们之间通过地址来区分。主机是主控制器件，只有一个主机的不需要地址。其它器件均为从机，均有器件地址，但必须保证同一条I2C总线上的器件地址不能重复。一般从机地址由7位地址位和1位读写位组成，地址位为高7位，读写位为最低位。读写位为0时，表示主机将向从机写入数据；读写位为1时，表示主机将要从从机读取数据。 (4) I2C 总线的通信时序

I2C总线时序详解

I2C总线时序详解 I2C总线位传输 由于连接到I2C 总线的器件有不同种类的工艺（CMOS、NMOS、双极性），逻辑0（低）和逻辑1（高）的电平不是固定的，它由电源VCC的相关电平决定，每传输一个数据位就产生一个时钟脉冲。 数据的有效性 SDA 线上的数据必须在时钟的高电平周期保持稳定。数据线的高或低电平状态只有在SCL 线的时钟信号是低电平时才能改变。 I2C位传输数据有效性 起始和停止条件 SCL 线是高电平时，SDA 线从高电平向低电平切换，这个情况表示起始条件； SCL 线是高电平时，SDA 线由低电平向高电平切换，这个情况表示停止条件。 起始和停止条件一般由主机产生，总线在起始条件后被认为处于忙的状态

起始和停止条件 ，在停止条件的某段时间后总线被认为再次处于空闲状态。 如果产生重复起始条件而不产生停止条件，总线会一直处于忙的状态，此时的起始条件（S）和重复起始条件（Sr）在功能上是一样的。 I2C总线数据传输 字节格式 发送到SDA 线上的每个字节必须为8 位，每次传输可以发送的字节数量不受限制。每个字节后必须跟一个响应位。首先传输的是数据的最高位（MSB），如果从机要完成一些其他功能后（例如一个内部中断服务程序）才能接收或发送下一个完整的数据字节，可以使时钟线SCL 保持低电平，迫使主机进入等待状态，当从机准备好接收下一个数据字节并释放时钟线SCL 后数据传输继续。 应答响应 数据传输必须带响应，相关的响应时钟脉冲由主机产生。在响应的时钟脉冲期间发送器释放SDA 线（高）。 在响应的时钟脉冲期间，接收器必须将SDA 线拉低，使它在这个时钟脉冲的高电平期间保持稳定的低电平。 通常被寻址的接收器在接收到的每个字节后，除了用CBUS 地址开头的数。

I2C 设备调试及波形分析

I2C设备调试及波形分析 最新在开发OLED屏驱动，需要用到I2C总线，下面大体上讲解一下I2C设备的调试及波形分析，为大家做一些参考，由于刚涉及这部分内容，因此有什么错误的，还请赐教~ 一、概要 I2C总线只需要两条线，一条SDA数据线，一条SCL时钟线；根据这两条线的高低电平、上升沿、下降沿就可以实现主机与I2C设备的通讯；其中有： （1）I2C总线相关 传输开始条件：SCL处于高电平，SDA下降沿时； 传输接收条件：SCL处于高电平，SDA上升沿时； 传输数据：开始传输后，SCL处于高电平时，SDA的数据为所传输的数据； 回应：当传输完一个字节后，I2C设备需要回应一个ACK，这样主机才继续发送；因此回应信号是在传输完8bit后的下一个数据位（SDA值），当SDA为0表示有回应，为1表示没回应； 正常I2C总线的数据是：Start + I2C devece id + R/W + ACK + Data（first byte）+ ACK + ... + Data （n）+ ACK + Stop （2）I2C设备相关 设备地址：有7位和10位两种，具体见I2C设备芯片的DataSheet，由于目前用到的是7位，因此下面主要针对7位讲述；在讲I2C设备地址是有可能有两种说法，主要是用8位表示还是用7为表示，比如对于我的OLED来说，当用8位表示时则为0x78地址，当用7位时则为0x3c（即0x78右移1为），在驱动中用0x78还是用0x3c要看具体平台的I2C总线驱动，我在AMLOGIC平台上用的是0x78，而在MV平台上用的是0x3c； 寄存器reg：一般的I2C设备芯片都有带reg，一般在传输正式的数据之前需要先传输reg地址，比如我的OLED来说，在传控制命令时需要先发送0x00的reg地址，在传输数据时需要发送0x40的reg地址； 二、调试及波形分析 一般当我们拿到一个I2C设备时，就必须涉及到驱动的编写，就比如对于OLED来说，就要用编写OLED驱动，这样我们才能控制它，对于OLED屏来说，第一步也是最重要的一步就是点亮它；当我们做完这一步，那后面剩下的就只是细节问题了；”万事开头难“，这句话真的不假，对于OLED来说，如何才能点亮，我们该怎么调试呢？当我们写完OLED驱动，但OLED屏还是不亮，可能问题会出现在哪？是硬件问题还是软件问题？；若为软件问题，那会是I2C总线驱动问题，还是我们I2C设备驱动有问题？那么我们该如何判断问题出现位置呢？这就需要我们对I2C总线上的数据进行分析；那么下面我将详细讲述如何获取和分析I2C总线上的数据； （1）示波器 对于I2C总线的数据，我们要用到示波器，这样我们才能抓取到信号，而且必须同时采集SDA 和SCL的数据；该如何抓取呢？我这边的方式是将示波器调成边下降沿触发模式（因为开始信号是SDA下降沿），并且设置成单次模式（这样抓取完一次就会stop，便于我们数据分析）；（2）波形 由于我的OLED设备的地址是0x78(8位)，而第一次我必须将OLED设置成off状态，通过命令表可以查到，必须发生0xAE，而刚刚有讲到在发送命令前必须先发送寄存器reg地址，即0x00；于是我发送的数据为0x78+0x00+0xAE；下面是我用示波器抓取到的波形：

I2C总线读时序的详解(新手必看)

I2C总线读时序的详解（新手必看） 作者：曾小贤2013届大一新生 I2c总线协议中的读时序与ds1302时钟芯片的读时序是有很大的区别的，ds1302时钟芯片是scl下降沿读取数据的，而i2c 读时序和写时序其实是同一个图，只是读时序可以看成是芯片写数据给单片机。 以下是i2c读时序程序 unsigned char RcvByte() { unsigned char retc; unsigned char BitCnt; retc=0; SDA=1; //置数据线为输入方式 for(BitCnt=0;BitCnt<8;BitCnt++) { _Nop(); SCL=0; //置时钟线为低，让芯片刷新（改变）数据，准备发送数据到数据线上， _Nop(); _Nop(); //延时是为了让芯片有时间释放出数据到数据线上， _Nop(); _Nop(); _Nop(); SCL=1; //通知单片机检测数据线是高电平还是低电平 _Nop(); _Nop(); retc=retc<<1; if(SDA==1)retc=retc+1; //读数据位,接收的数据位放入retc中 _Nop(); _Nop(); } SCL=0; _Nop(); _Nop(); return(retc); } 以下是读时序还要注意的细节，对比下面两段for循环中的读取8位数据的程序 程序一 unsigned char RcvByte() {

unsigned char retc; unsigned char BitCnt; retc=0; SDA=1; //置数据线为输入方式 for(BitCnt=0;BitCnt<8;BitCnt++) { SCL=0; SCL=1; //没有时间给芯片放出数据到数据线上，就通知单片机检测电平，错误！ _Nop(); _Nop(); _Nop(); _Nop(); retc=retc<<1; if(SDA==1)retc=retc+1; _Nop(); _Nop(); } SCL=0; _Nop(); _Nop(); return(retc); } 上面程序没有时间给芯片放出数据到数据线上，就通知单片机检测电平，错误！ 再看下面程序二 unsigned char RcvByte() { unsigned char retc; unsigned char BitCnt; retc=0; SDA=1; //置数据线为输入方式 for(BitCnt=0;BitCnt<8;BitCnt++) { SCL=1; _Nop(); _Nop(); _Nop(); _Nop();

I2C总线时序详解

I2C 总线时序详解 I2C 总线位传输 由于连接到I2C 总线的器件有不同种类的工艺 （CMOSNMOS 双极性）, 逻辑0 （低）和逻辑1 （高）的电平不是固定的，它由电源 VCC 的相关电平 决定，每传输一个数据位就产生一个时钟脉冲。 数据的有效性 SDA 线上的数据必须在时钟的 高电平周期保持稳定。数据线的高或低 电平状态只 有在SCL 线的时钟信号是低电平时才能改变 。 I2C 位传输数据有效性 起始和停止条件 SCL 线是高电平时，SDA 线从高电平向低电平切换，这个情况表示起 始条件； SCL 线是高电平时，SDA 线由低电平向高电平切换，这个情况表示停 止条件。 起始和停止条件一般由主机产生，总线在起始条件后被认为处于忙的 状态 sn X SDA 允许数 I 据改变

起始和停止条件 ，在停止条件的某段时间后总线被认为再次处于空闲状态。 如果产生重复起始条件而不产生停止条件，总线会一直处于忙的状态, 此时的起始条件（S）和重复起始条件（Sr）在功能上是一样的。 I2C总线数据传输 字节格式 发送到SDA线上的每个字节必须为8位，每次传输可以发送的字节数量不受限制。每个字节后必须跟一个响应位。首先传输的是数据的最高位 （MSB，如果从机要完成一些其他功能后（例如一个内部中断服务程序）才能接收或发送下一个完整的数据字节，可以使时钟线SCL保持低电平， 迫使主机进入等待状态，当从机准备好接收下一个数据字节并释放时钟线SCL后数据传输继续。 应答响应 数据传输必须带响应，相关的响应时钟脉冲由主机产生。在响应的时 钟脉冲期间发送器释放SDA线（高）。 在响应的时钟脉冲期间，接收器必须将SDA线拉低，使它在这个时钟 脉冲的高电平期间保持稳定的低电平。 通常被寻址的接收器在接收到的每个字节后，除了用CBUS地址开头的 数。

I2C总线时序详解

I2C总线时序详解 由于连接到I2C 总线的器件有不同种类的工艺（CMOS、NMOS、双极性），逻辑0（低）和逻辑1（高）的电平不是固定的，它由电源VCC的相关电平决定，每传输一个数据位就产生一个时钟脉冲。 数据的有效性 SDA 线上的数据必须在时钟的高电平周期保持稳定。数据线的高或低电平状态只有在SCL 线的时钟信号是低电平时才能改变。 I2C位传输数据有效性 起始和停止条件 SCL 线是高电平时，SDA 线从高电平向低电平切换，这个情况表示起始条件； SCL 线是高电平时，SDA 线由低电平向高电平切换，这个情况表示停止条件。 起始和停止条件一般由主机产生，总线在起始条件后被认为处于忙的状态

起始和停止条件 ，在停止条件的某段时间后总线被认为再次处于空闲状态。 如果产生重复起始条件而不产生停止条件，总线会一直处于忙的状态， 字节格式 发送到SDA 线上的每个字节必须为8 位，每次传输可以发送的字节数量不受限制。每个字节后必须跟一个响应位。首先传输的是数据的最高位（MSB），如果从机要完成一些其他功能后（例如一个内部中断服务程序）才能接收或发送下一个完整的数据字节，可以使时钟线SCL 保持低电平，迫使主机进入等待状态，当从机准备好接收下一个数据字节并释放时钟线SCL 后数据传输继续。 应答响应 数据传输必须带响应，相关的响应时钟脉冲由主机产生。在响应的时钟脉冲期间发送器释放SDA 线（高）。 在响应的时钟脉冲期间，接收器必须将SDA 线拉低，使它在这个时钟脉冲的高电平期间保持稳定的低电平。 通常被寻址的接收器在接收到的每个字节后，除了用CBUS 地址开头的数。

I2C总线简介(很经典)

I2C总线简介 1.概述： I2C是Inter-Integrated Circuit的缩写，发音为"eye-squared cee" or "eye-two-cee", 它是一种两线接口。 I2C 只是用两条双向的线，一条Serial Data Line (SDA) ，另一条Serial Clock (SCL)。 SCL：上升沿将数据输入到每个EEPROM器件中；下降沿驱动EEPROM器件输出数据。(边沿触发) SDA：双向数据线，为OD门，与其它任意数量的OD与OC门成"线与"关系。 2.输出级 每一个I2C总线器件内部的SDA、SCL引脚电路结构都是一样的，引脚的输出驱动与输入缓冲连在一起。其中输出为漏极开路的场效应管，输入缓冲为一只高输入阻抗的同相器，这种电路具有两个特点： 1)由于SDA、SCL为漏极开路结构(OD)，因此它们必须接有上拉电阻,阻值的大小常 为1k8, 4k7 and 10k ，但1k8 时性能最好；当总线空闲时，两根线均为高电平。连

到总线上的任一器件输出的低电平，都将使总线的信号变低，即各器件的SDA及SCL 都是线"与"关系。 2)引脚在输出信号的同时还将引脚上的电平进行检测，检测是否与刚才输出一致，为" 时钟同步"和"总线仲裁"提供了硬件基础。 3.主设备与从设备 系统中的所有外围器件都具有一个7位的"从器件专用地址码"，其中高4位为器件类型，由生产厂家制定，低3位为器件引脚定义地址，由使用者定义。主控器件通过地址码建立多机通信的机制，因此I2C总线省去了外围器件的片选线，这样无论总线上挂接多少个器件，其系统仍然为简约的二线结构。终端挂载在总线上，有主端和从端之分，主端必须是带有CPU的逻辑模块，在同一总线上同一时刻使能有一个主端，可以有多个从端，从端的数量受地址空间和总线的最大电容400pF的限制。 ? ?主端主要用来驱动SCL line； ?从设备对主设备产生响应； 二者都可以传输数据，但是从设备不能发起传输，且传输是受到主设备控制的。 4.速率：

I2C时序分析

示波器查看I2C时序 https://www.wendangku.net/doc/df13376544.html,/ I2C的起始信号（start）是时钟保持高电平SDA拉低，表示控制总线。数据只有在时钟低电平时变化，时钟变为高电平时保持。停止信号：时钟高电平时，SDA拉高，表示释放总线。 图 1 STM32模拟I2C启动BMP805的时序，红线为数据，绿线为时钟 使用了SDS1022C数字示波器采集的数据，然后将数据导入Excel表格中，形成的图表。将示波器存储格式修改为CSV(MENU栏、SAVE/RECALL按键、类型CSV、存储、新建文件、确定），时钟信号与数字信号分别采集然后合成插入图表，如图1。 图 2 示波器存储的数据文件，一个是SDA数据，一个是SCL数据 在同一周期下采集这两组数据

图 3 数据分析 主机在发送完毕启动信号，接着发送地址，从机会产生应答信号。如果没有应答信号表示通信异常。分析波形如果“起始”“地址”都严格正确，时钟不是过快那一定是硬件有毛病，否则仔细调试软件。 附参考STM32的端口模拟I2C程序： #include "stm32f10x.h" #define SCL_H GPIO_SetBits(GPIOB,GPIO_Pin_7) //SCL #define SCL_L GPIO_ResetBits(GPIOB,GPIO_Pin_7) #define SDA_H GPIO_SetBits(GPIOB,GPIO_Pin_6) #define SDA_L GPIO_ResetBits(GPIOB,GPIO_Pin_6) #define SDA_read GPIO_ReadInputDataBit(GPIOB,GPIO_Pin_6) //??SDA #define Addr 0xee // #define FALSE 0 #define TRUE 1 //注意主程序里开B口的时钟，延时函数严格使用了滴答时钟，实际上可以不用准确；

I2C总线之(二)---时序

I2C总线之(二)---时序 Posted on 2013-05-28 17:03BitArt阅读(7776) 评论(4) 编辑收藏 一、协议 1.空闲状态 I2C总线总线的SDA和SCL两条信号线同时处于高电平时，规定为总线的空闲状态。此时各个器件的输出级场效应管均处在截止状态，即释放总线，由两条信号线各自的上拉电阻把电平拉高。 2.起始位与停止位的定义： ?起始信号：当SCL为高期间，SDA由高到低的跳变；启动信号是一种电平跳变时序信号，而不是一个电平信号。 ?停止信号：当SCL为高期间，SDA由低到高的跳变；停止信号也是一种电平跳变时序信号，而不是一个电平信号。 3.ACK

发送器每发送一个字节，就在时钟脉冲9期间释放数据线，由接收器反馈一个应答信号。应答信号为低电平时，规定为有效应答位（ACK 简称应答位），表示接收器已经成功地接收了该字节；应答信号为高电平时，规定为非应答位（NACK），一般表示接收器接收该字节没有成功。对于反馈有效应答位ACK的要求是，接收器在第9个时钟脉冲之前的低电平期间将SDA线拉低，并且确保在该时钟的高电平期间为稳定的低电平。如果接收器是主控器，则在它收到最后一个字节后，发送一个NACK信号，以通知被控发送器结束数据发送，并释放SDA线，以便主控接收器发送一个停止信号P。 如下图逻辑分析仪的采样结果：释放总线后，如果没有应答信号，sda应该一直持续为高电平，但是如图中蓝色虚线部分所示，它被拉低为低电平，证明收到了应答信号。 这里面给我们的两个信息是：1)接收器在SCL的上升沿到来之前的低

电平期间拉低SDA；2)应答信号一直保持到SCL的下降沿结束；正如前文红色标识所指出的那样。 4.数据的有效性： I2C总线进行数据传送时，时钟信号为高电平期间，数据线上的数据必须保持稳定，只有在时钟线上的信号为低电平期间，数据线上的高电平或低电平状态才允许变化。 我的理解：虽然只要求在高电平期间保持稳定，但是要有一个提前量，也就是数据在SCL的上升沿到来之前就需准备好，因为在前面I2C 总线之(一)---概述一文中已经指出，数据是在SCL的上升沿打入到器件(EEPROM)中的。 5.数据的传送：

i2c总线时序分析

在I2C总线通信的过程中，参与通信的双方互相之间所传输的信息种类归纳如下。 主控器向被控器发送的信息种类有：启动信号、停止信号、7位地址码、读／写控制位、10位地址码、数据字节、重启动信号、应答信号、时钟脉冲。 被控器向主控器发送的信息种类有：应答信号、数据字节、时钟低电平。 下面对I2C总线通信过程中出现的几种信号状态和时序进行分析。 ①总线空闲状态。 I2C总线总线的SDA和SCL两条信号线同时处于高电平时，规定为总线的空闲状态。此时各个器件的输出级场效应管均处在截止状态，即释放总线，由两条信号线各自的上拉电阻把电平拉高。 ②启动信号。 在时钟线SCL保持高电平期间，数据线SDA上的电平被拉低（即负跳变），定义为I2C总线总线的启动信号，它标志着一次数据传输的开始。 启动信号是一种电平跳变时序信号，而不是一个电平信号。启动信号是由主控器主动建立的，在建立该信号之前I2C总线必须处于空闲状态，如图1所示。 图1 I2C总线上的启动信号和停止信号 ③停止信号。 在时钟线SCL保持高电平期间，数据线SDA被释放，使得SDA返回高电平（即正跳变），称为I2C总线的停止信号，它标志着一次数据传输的终止。 停止信号也是一种电平跳变时序信号，而不是一个电平信号，停止信号也是由主控器主动建立的，建立该信号之后，I2C总线将返回空闲状态。 ④数据位传送。 在I2C总线上传送的每一位数据都有一个时钟脉冲相对应（或同步控制），即在SCL串行时钟的配合下，在SDA上逐位地串行传送每一位数据。 进行数据传送时，在SCL呈现高电平期间，SDA 上的电平必须保持稳定，低电平为数据0，高电平为数据1。 只有在SCL为低电平期间，才允许SDA上的电平改变状态。逻辑0的电平为低电压，而逻辑1的电平取决于器件本身的正电源电压VDD（当使用独立电源时），如图2所示。 图2 I2C总线上的数据位传送 ⑤应答信号。 I2C总线上的所有数据都是以8位字节传送的，发送器每发送一个字节，就在时钟脉冲9期间释放数据线，由接收器反馈一个应答信号。 应答信号为低电平时，规定为有效应答位（ACK 简称应答位），表示接收器已经成功地接收了该字节；应答信号为高电平时，规定为非应答位（NACK），一般表示接收器接收该字节没有成功。 对于反馈有效应答位ACK的要求是，接收器在第9个时钟脉冲之前的低电平期间将SDA线拉低，并且确保在该时钟的高电平期间为稳定的低电平。 如果接收器是主控器，则在它收到最后一个字节后，发送一个NACK信号，以通知被控发送器结束数据发送，并释放SDA线，以便主控接收器发送一个停止信号P，如图3所示。 图3 I2C总线上的应答时序 ⑥插入等待时间。 如果被控器需要延迟下一个数据字节开始传送的时间，则可以通过把时钟线SCL电平拉低并且保持，使主控器进入等待状态。 一旦被控器释放时钟线，数据传输就得以继续下去，这样就使得被控器得到足够时间转移已经收到的

对I2C总线时序的一点理解以及ACK和NACK(NAK)

关键字：i2c ，IIC，bus，ACK，NACK，NAK，SDA，SCL，timing，master，slaver，时序，响应，总线 关于i2c的响应问题：对于每一个接收设备（从设备，slaver），当它被寻址后，都要求在接收到每一个字节后产生一个响应。因此，the master device 必须产生一个额外的时钟脉冲（第九个脉冲）用以和这个响应位相关联。 在这个脉冲期间，发出响应的从设备必须将SDA拉低并在时钟脉冲的高电平期间保持住。这表示该设备给出了一个ACK。如果它不拉低SDA线，就表示不响应（NACK）。 另外，在从机（发送方）发送完最后一个字节后主设备（接收方）必须产生一个不响应位，用以通知从机（发送方）不要再发送信息了，这样从机就知道该将SDA释放了，而后，主机发出一个停止位给slaver。 总结下，i2c通讯中，SDA 和SCL 都是有主机控制的，从设备只是能够将SDA 线拉低而已。对于SCL线，从机是没有任何能力去控制的。从机只能被动跟随SCL 再说的清楚些： 主机发送数据到从机的状态下：主机控制SCL信号线和SDA信号线，从机只是在SCL线为高的时候去被动读取SDA线。 主机读取从机的数据：主机来发出时钟信号，从机只是保证在时钟信号为高电平的时候的SDA的状态而已。 //---------------------------------------- 补充@201108311142 SDA和SCL已经通过上拉电阻被上拉，master可以控制（拉低或者释放）这两条线，而slaver只能控制SDA线。当master发送数据时，master会适时地将SDA和SCL拉低或释放(拉高)。确切的时序应该是这样的： 当master要发送一个start时，master会将SDA拉低，这就可以了，因为此时的SCL一定是High。好了，一个start就这样发出去了。而slaver也会发现这个start信号的发生，slaver便会准备好接收接下来的数据了。紧接着，master 要发送一个Byte的数据了，一位一位的发出这8个bits。这时master会先将SCL 拉低，然后在SCL为低的状态下将一个bit准备好放到SDA上（比如要发送一个0，master就会通过拉低SDA来放好这个0），然后master会把SCL拉高（释