EDA技术及应用实验指导书
EDA技术及应用实验指导书
EDA技术及应用课程实验指导书
实验一基于 VHDL 的一位全加器设计
一、实验目的
①复习数字逻辑实现全加器的原理。
②学习 QUARTUS II软件的使用方法和 VHDL输入完成设计的全过程。
③学习实验开发系统的使用方法。
二、实验原理
全加器的输入端口有：两个加数ain和bin，低位来的进位信号cin。输出端口有：和sum，进位信号cout。
ain bin cin sum cout
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1
根据全加计算的真值表分析，系统输出与输入之间的逻辑关系为：sum=(ain XOR bin) XOR cin ;
cout=(ain AND bin)OR(bin AND cin)OR(ain AND cin);
三、实验设备
序号名称型号与规格数量备注
1 实验箱ZY11EDA13BE型
2 计算机装有Quartus II 软件
四、实验内容
本实验要求完成的任务是用VHDL代码描述一个全加器的功能，并利用可编程逻辑器件开发平台实现这一设计。实验中用八位拨动开关模块的K1～K3表示三个一位输入——加数输入ain和bin以及低位的进位信号cin，用LED模块的LED1～LED2来表示全加计算结果sum和cout。实验LED亮表示对应的位为‘1’，LED灭表示对应的位为‘0’。通过输入不同的值来观察输入的结果与实验原理中的计算结果是否一致。
五、实验步骤及数据记录
1、认识QUARTUS
通过桌面上的快捷图标或者开始菜单打开Quartus。或者可以通过双击桌面上的QUARTUS图标打开。
系统将打开Quartus的用户界面。与window的大多数窗口一样他的主窗口拥有标题栏菜单栏工具栏这样的常规部分。另外还有资源管理窗、编辑状态显示窗、信息显示窗和工程工作区等其他主要部分。
2、编写VHDL语言设计代码
为了输入编写好的VHDL源代码，我们需要新建一个*.vhd的文件。在file 菜单下选择New。
编辑完成以后保存方式与Windows常规操作一样，点击File菜单栏中的Save命令进行保存。
3、建立工程。
Quartus中每一个设计都是一个工程，所以为了完成后面的工作我们要为设计新建一个工程。可以点击File菜单栏中的New Project Wizard…命令通过新工程向导来完成。
4、仿真调试
仿真需要使用波形文件来模拟设计的输入信号以验证系统输出是否符合设计要求。现在我们开始建立波形文件。点击File菜单栏下面的New打开新建文件对话框。选择Other Files选项卡，在其中选择Vector Waveform File，点击OK。
点击Processing菜单栏下面的Simulating Tool仿真工具窗口。
在仿真工具对话框中首先选择功能仿真Functional，点击Generate
Functional Simulation Netlist产生功能仿真网表，成功以后就可以点击Start 开始功能仿真。完成以后点击Report可以查看仿真结果报告。如果选择Timing 则可以进行时序仿真。时序仿真不需要另外生成仿真网表。
5、引脚配置
完成验证得到基本正确的设计之后我们就可以进行引脚锁定和硬件验证了。
在Assignments菜单下面选择Assignments Editor项就可以打开分配编辑器进行引脚分配了。
在打开的对话框中确认和按钮处于按下状态，处于弹起状态。这时表格中会自动显示顶层实体的端口，双击location列下面的单元格，在打开的下拉菜单中选择要锁定的引脚号就可以了。
完成分配以后，需要保存锁定文件，并重新进行一次全程编译。
6.下载配置硬件
对于需要下载调试硬件验证的工程，我们需要确认已经完成了选定器件、分配管脚等工作，如果之前没有做则需要补充完成。
直接编程目标器件的方式：
1）使用下载电缆将 PC 机与实验系统核心板上JTAG接口连接起来。
2）选择 QUARTUSII 软件的 Tool>Programmer 命令，进入编程器窗口。
如果没有设置编程硬件，则编程硬件类型为 No Hardware，需要对编程硬件进行设置。点击 Hardware Setup…编程硬件设置按钮，进入如图所示的编程硬件设置对话框。
点击 Add Hardware 按钮，出现 Add Hardware 对话框，如图所示。
在 Add Hardware 对话框中，从 Hardware type 列表中选择所需要硬件类型，如果是 USB 接口的请参照用户使用手册中的 USB 电缆的安装与使用，点击OK 按钮，完成对硬件类型的设置。回到编程器硬件设置窗口，点击 Close 按钮退出设置。则在编程器对话框中的编程硬件类型会出现刚才选取的编程器硬件。
3）如果软件已运行一个工程，则在打开编程器的时候，编程器窗口会自动出现这个工程文件要加载到目标器件的文件，如果要加载其它文件可以从其它地方进行添加更改。选好加载文件后，再点选 Progam/Configure，编程模式选取 JTAG 模式，点击 STRAT 进行文件加载，直到加载进度变为 100%，文件成功加载完成。
完成下载以后就可以在实验箱上做相应的硬件测试了。
7、以设计的参考示例为例，当设计文件加载到目标器件后，拨动拨动开关，LED 会按照实验原理中的真值表一一对应的亮或者灭。
六、实验注意事项
1、连接电缆线、导线，打开实验箱电源，在使用实验箱时,不要动与本实验无关的模块。
2、实验板上CLK1到CLK5 频率源上不能同时插上两个短路帽。
3、实验箱专人负责，实验箱上任何零件不得遗失，不按规范操作，损坏赔偿。
七、实验报告要求
1、绘出仿真波形，并作说明。
2、将实验原理、设计过程、仿真波形和分析结果、硬件测试结果记录下来。
3、进一步熟悉 QUARTUSII 软件，总结：新建VHDL文档方法、新建工程方法、如何将VHDL添加到工程中、仿真方法、引脚分配方法、下载配置方法。
实验二设计八位全加器
一、实验目的
①了解八位全加器的工作原理。
②掌握基本组合逻辑电路的 FPGA实现。
③熟练应用 Quartus II 进行可编程逻辑器件的开发。
二、实验原理
全加器是由两个加数 Xi和 Yi以及低位来的进位 Ci-1作为输入，产生本位和Si以及向高位的进位 Ci的逻辑电路。它不但要完成本位二进制码 Xi和Yi相加，而且还要考虑到低一位进位 Ci-1的逻辑。对于输入为 Xi、Yi和 Ci-1，输出为 Si和Ci的情况，根据二进制加法法则可以得到全加器的真值表如下表所示：
X i Y i C i-1S C
0 0 000
0 0 110
0 1 010
0 1 101
1 0 000
1 0 101
1 1 001
1 1 111
由真值表得到 Si 和 Ci 的逻辑表达式经化简后为：
Si=(Xi XOR Yi) XOR Ci-1;
Ci=(Xi AND Yi)OR(Yi AND Ci-)OR(Xi AND Ci-);
这仅仅是一位的二进制全加器，要完成一个八位的二进制全加器，只需要把八个级联起来即可。
三、实验设备
序号名称型号与规格数量备注
1 实验箱ZY11EDA13BE型
2 计算机装有Quartus II 软件
四、实验内容
本实验要完成的任务是设计一个八位二进制全加器。具体的实验过程就是利用实验系统上的拨动开关模块的 K1～K8 作为一个加数 X 输入，K9～K16 作为另一个加数 Y 输入，用 LED 模块的 LED1～LED8 来作为结果 S 输出，LED 亮表示输出‘1’，LED 灭表示输出‘0’。
实验箱中的拨动开关、LED 与 FPGA 的接口电路，以及拨动开关、LED 与FPGA的管脚连接在以前的实验中都做了详细说明，这里不在赘述。
五、实验步骤及数据记录
1、打开 QUARTUSII 软件，新建一个工程。
2、建完工程之后，再新建一个 VHDL File，打开 VHDL 编辑器对话框。
3、按照实验原理和自己的想法，在 VHDL 编辑窗口编写 VHDL 程序。
4、编写完 VHDL 程序后，保存起来。方法同实验一。
5、对自己编写的 VHDL 程序进行编译并仿真，对程序的错误进行修改。
6、编译仿真无误后，依照数字信号源、拨动开关、LED灯与 FPGA的管脚连接表或参照附录进行管脚分配。分配完成后，再进行全编译一次，以使管脚分配生效。
7、用下载电缆通过 JTAG口将对应的 sof 文件加载到 FPGA 中。观察实验结果是否与自己的编程思想一致。
8、以设计的参考示例为例，当设计文件加载到目标器件后，拨动相应的拨动开关，输入两个八位的加数，则在 LED 灯上显示这两个数值相加的结果的二进制数。
六、实验注意事项
1、在使用实验箱时,不要动与本实验无关的模块。
2、实验板上CLK1到CLK5 频率源上不能同时插上两个短路帽，50MHz频率源不使用时应该将短路帽上插。
3、实验箱专人负责，实验箱上任何零件不得遗失，不按规范操作，损坏赔偿。
七、实验报告要求
1、给出不同的加数，绘仿真波形，并作说明。
2、本设计的八位加法器是串行实现的，尝试设计实现八位并行加法器。
3、在这个程序的基础上设计一个十六位的全加器，讨论其实现方式及优劣。
4、将实验原理、设计过程、编译仿真波形和分析结果、硬件测试结果记录下。
实验三：序列检测器的设计
一、实验目的
①熟练应用 Quartus II 进行可编程逻辑器件的开发。
②学习VHDL程序的数据对象、数据类型、顺序语句、并行语句的综合使用。
二、实验原理
序列检测器可用于检测一组或多组二进制码组成的脉冲序列信号，这在数字通信领域有广泛的应运。今要求设计一个8位的序列检测器，在检测过程中，任何一位不相等都将回到初始状态重新开始检测；当一串待检测的串行数据进入检测器后，若此数在每一位的连续检测器中都与预置的密码数相同，则输出‘A’，否则仍然输出‘B’。
三、实验设备
序号名称型号与规格数量备注
1 实验箱ZY11EDA13BE型
2 计算机装有Quartus II 软件
四、实验内容
设计一个1110010序列检测器，即检测器连续收到一组串行码“1110010”后，输出检测标志1，否则输出0。要求用图形输入法完成：
①作状态图和状态表；
②状态化简，建立最简状态表；
③写出状态编码；画出状态编码表；
④建立激励函数，输出函数真值表；
⑤写出激励函数和输出函数表达式；
⑥画出逻辑电路测试图；
⑦逻辑功能仿真，记录仿真波形并加以说明；
⑧下载验证（两种以上的方式）。
五、实验步骤及数据记录
1、系统原理图框架
8位序列检测器逻辑图
2、VHDL源程序
library ieee;
use ieee.std_logic_1164.all;
entity chk is
port(din:in std_logic;
clk,clr:in std_logic;
d:in std_logic_vector(7 downto 0);
ab:out std_logic_vector(3 downto 0));
end entity chk;
architecture art of chk is
signal q:integer range 0 to 8;
begin
process(clk,clr)is
begin
if clr='1' then q<=0;
elsif clk'event and clk='1' then
case q is
when 0=>if din=d(7) then q<=1;else q<=0;end if;
when 1=>if din=d(6) then q<=2;else q<=0;end if;
when 2=>if din=d(5) then q<=3;else q<=0;end if;
when 3=>if din=d(4) then q<=4;else q<=0;end if;
when 4=>if din=d(3) then q<=5;else q<=0;end if;
when 5=>if din=d(2) then q<=6;else q<=0;end if;
when 6=>if din=d(1) then q<=7;else q<=0;end if;
when 7=>if din=d(0) then q<=8;else q<=0;end if;
when others=>q<=0;
end case;
end if;
end process;
process(q) is
begin
if q=8 then ab<="1010";
else ab<="1011";
end if;
end process;
end architecture art;
3、波形仿真文件
Module chk;
Din,clk,clr,d[7..0]->ab[3..0] pin;
Test_vectors
(din,clk,clr,d[7..0]->ab[3..0]);
[0,0,0,0,0,0,0,0,0,0,0]->[x,x,x,x];
[1,1,1,0,0,0,1,0,0,0,1]->[x,x,x,x];
[0,0,0,0,0,1,0,0,0,1,0]->[x,x,x,x];
[1,1,1,0,0,1,1,0,0,1,1]->[x,x,x,x];
[0,0,0,0,1,0,0,0,1,0,0]->[x,x,x,x];
[1,1,1,0,1,0,1,0,1,0,1]->[x,x,x,x];
[0,0,0,0,1,1,0,0,1,1,0]->[x,x,x,x];
[1,1,1,0,1,1,1,0,1,1,1]->[x,x,x,x];
[0,0,0,1,1,1,1,1,1,1,1]->[x,x,x,x];
End;
4、系统仿真情况
系统功能仿真结果
系统时序功能仿真结果
5、硬件验证情况
6、实验开发过程中出现的问题及解决的方法
六、实验注意事项
1、在使用实验箱时,不要动与本实验无关的模块。
2、开始时，进行仿真的过程中，得不到chk的输入，只有输出。后来发现是chk.vhd源程序代码出现异常，（虽然代码通过了编译）改正后得到可设置的输入。
3、设置不一致的密码数，仿真得到结果为B，与预期的结果一样，实验正确。
4、实验箱专人负责，实验箱上任何零件不得遗失，不按规范操作，损坏赔偿。
七、实验报告要求
1、通过这个实验，熟悉了VHDL设计硬件电路的基本流程，并对状态机的设计有了全面形象的了解。对Quartus II的操作也更加熟练。
2、将实验原理、设计过程、编译仿真波形和分析结果、硬件测试结果记录下。
实验四 PWM 信号发生器 一、实验目的
①学习序列信号发生器原理。
②掌握系统设计思路和编写VHDL 源程。
二、实验原理
在数字系统中经常需要一些串行周期性信号，在每个循环周期中，1和0数码按一定的规则顺序排列，称为序列信号。序列信号可以用来作为数字系统的同步信号，也可以作为地址码等。因此在通信、雷达、遥控、遥测等领域都有广泛的应用。产生序列信号的电路称为序列信号发生器，我们在这里设计一个通信中常用的巴克码（1110010）发生器。
1、数据选择器实现：
由于巴克码的代码序列已经确定，因此可用8选1数据选择器741541实现。将74151的8个数据输入端D0-D6分别按巴克码序列状态连接为1110010，D7悬空。用第一全局时钟GCLK1作为码产生时钟，经过一个7进制计数器（可用十进制计数器74160/十六进制计数器74161接成），产生000-110三位地址选择信号连接在74154数据选择端A 、B 、C 。另外，为了便于观察代码产生结果，顺便将七进制计数器的计数结果接一个数码管。即当数码管显示0时，七进制计数器计数结果为000，数据选择器地址输入000，LED 显示第一位代码1。当数码管显示1时，LED 显示第二位代码1，依此类推当数码管显示6时，LED 显示第七位代码。如此循环输出7位巴克码。
2、触发器实现：
N 位触发器构成的计数器可产生M 个（M≤2N）代码。巴克码共7个代码，可用3位触发器来实现。如下图所示：
CLRN D
PRN
Q DFF inst CLRN
D
PRN
Q DFF inst1CLRN D
PRN
Q
DFF
inst2
VCC
VCC
NOT
inst5
NOT
inst6
NOT
inst7
NAND2
inst8NAND2
inst9
NAND2
inst10
NAND3
inst11VCC
seguence@79 clk
INPUT out seguence2 @19
OUTPUT
图状态转移表
原理说明：对巴克码（1110010）列出的状态转移量Q3Q2Q1如上表所示。从序号从0-6-0的转移过程中，无论哪位（Q3或Q2或Q1）输出，最终输出都是巴克码，只是开始的输出量不同。巴克码没有000状态，共有七个有效状态量，我们为了循环输出不产生偏移状态000，就要求电路具有消除状态000的自启动特性，即一旦为000时马上转移到001。
三、实验设备
序号名称型号与规格数量备注
1 实验箱ZY11EDA13BE型
2 计算机装有Quartus II 软件
四、实验内容
设计并实现巴克码（1110010）发生器。
五、实验步骤及数据记录
1、在QuartusII软件中新建原理图文件，输入自己设计的原理图，编译，仿真，锁定管脚并下载到目标芯片。
2、完成工程项目建立后选择processing->start compilation或选择
按钮开始全程编译，如果编译过程中出现错误或警告提示，则双击错误或警告提示就可以找到该错误或警告在设计文件的位置。
3、在完成设计输入和综合编译以后，可以通过时序仿真来检查设计是否符合要求，这里我们可以通过建立波形文件（.vmf）。在选择File->New->Vetor Waveform File项后选择OK。
4、设计Edit栏选择End Time设计时间为50 us ，在View->ulitity windows 中选择Node Finder或按Alt+1,然后将所有的输入输出拖到波形文件中，设计好输入时序和输出方式后保存文件。选择processing栏中的Start simulation
或选择按钮开始波形仿真。
5、仿真成功后得到了预期的设计效果后，将引脚锁定。方法如下：选择assignment中的pins，将To栏的信号锁定到相应的Location引脚列中。
波形仿真：
六、实验注意事项
1、在使用实验箱时,不要动与本实验无关的模块。
2、将信号源模块第一全局时钟GCLK1跳线器接1Hz，第二全局时钟GCLK2跳线器接32768Hz。观察LED是否按照要求输出巴克码。
3、实验箱专人负责，实验箱上任何零件不得遗失，不按规范操作，损坏赔偿。
七、实验报告要求
1、通过这个实验，熟悉了VHDL设计硬件电路的基本流程，并对状态机的设计有了全面形象的了解。对Quartus II的操作也更加熟练。
2、将实验原理、设计过程、编译仿真波形和分析结果、硬件测试结果记录下。
实验五 数字频率计 一、实验目的
①了解数字频率计设计原理各主要模块的设计方法。 ②提前预习，编写好主模块的VHDL 程序。
二、实验原理
频率即信号1s 内振动次数，因此测定信号的频率必须有一个脉宽为1秒的输入信号作为计数允许的信号；1 秒计数结束后，计数值锁入锁存器，并为下一测频计数周期作准备的计数器清零。
数字频率计框图如图所示。由控制、计数、锁存、译码显示四部分组成。工作原理为：控制信号产生电路对系统时钟分频后产生0.5Hz 的门控信号gate ，锁存允许信号LE,清零信号MR 。当gate 为高电平时，计数器对被测信号cin 进行计数；1s 后gate 变为低电平，计数器停止计数；当gate 为低电平、LE 上升沿这两个条件同时满足时，锁存电路将32位计数结果锁存送译码显示电路；当gate 为低电平、MR 上升沿这两个条件同时满足时，计数器清零，为下一次计数做准备。各信号之间的时序关系见图所示。
图 数字频率计框图
1、控制信号产生电路：根据选定的输入时钟信号设定分频系数，要求输出
锁存电路
十进制计数器1 十进制计数器2
十进制计数器8
Cin
4位
4位
4位
数码管选通信号（8位）
显示码（8位）
进位
选择译码电路
32位
控制信号产生电路 系统时钟
LE （锁存允许）
MR （清零）
Gate
0.5Hz门控信号gate、1Hz锁存允许信号LE和1Hz清零信号MR。这几个信号控制整个系统的工作，非常关键，要求先锁存后清零，否则计数结果可能丢失。
2、计数模块：定义十进制计数器元件，有cp（时钟输入）、MR（清零输入，上升沿有效）、gate（门控信号）三个个输入引脚，Q0~Q
3、co（进位）5个输出引脚。功能定义为gate为高电平时在cp上升沿计数；gate为低MR为高时清零。利用元件调用的方法组成8位十进制计数器
3、锁存电路：设计一32位锁存器，定义gate（门控信号）、LE（锁存允许，上升沿有效）d0~d31共34个输入引脚；Q0~Q31共32个输出引脚。功能定义为gate为低时在LE上升沿锁存。
4、译码显示模块：参考数字钟。
1s
gate(0.5Hz)
Cin
LE(1Hz)
MR(1H z)
锁存清零
计数
图各信号之间的时序关系
三、实验设备
序号名称型号与规格数量备注
1 实验箱ZY11EDA13BE型
2 计算机装有Quartus II 软件
四、实验内容
在ZY11EDA13BE实验箱上实现8位十进制频率计的设计。被测信号从CLOCK0（数字信号时钟源）输入，经过检测后测得的频率值用数码管 1~8显示。
五、实验步骤及数据记录
1、启动 Quartus II建立一个空白工程并命名。
2、新建 VHDL 源程序文件，输入程序代码并保存，进行综合编译，若在编译过程中发现错误，则找出并更正错误，直至编译成功为止。并生成图形符号文件。
3、波形仿真验证。
4、选择目标器件，Cin接clock0，时钟输入引脚接系统时钟（50M），显示码输出XQ0~XQ7接seg0-seg7,数码管选通信号DIG0~DIG7接实验箱上dig0~dig7，并对相应的引脚进行锁定，引脚对应关系查实验指导书附录。将未使用的管脚设置为三态输入（一定要设置，否则可能会损坏芯片）。
5、对该工程文件进行全程编译处理，若在编译过程中发现错误，则找出并更正错误，直至编译成功为止。
6、设计下载
1）使用下载线，连接计算机USB口和实验箱JTAG下载口（注意插口方向），打开实验箱电源。
2）启动下载界面，确认已选中下载线。
3）完成下载界面的设置，启动下载。
4）按动按键开关KEY1来输入脉冲信号，拨动拨挡开关SW2、SW1来控制输入信号，观察数码管的变化规律并记录实验结果，看是否与预期设计一致。
六、实验注意事项
1、在使用实验箱时,不要动与本实验无关的模块。
2、一些端口是固定的，不能胡乱的连接。同时还要考虑内部的可配制逻辑块CLB的数量是否够满足程序的综合要求。
3、实验箱专人负责，实验箱上任何零件不得遗失，不按规范操作，损坏赔偿。
七、实验报告要求
1、绘出仿真波形，并作说明。
2、将实验原理、设计过程、仿真波形和分析结果、硬件测试结果记录下来。
3、若被测信号频率较低，如0.5Hz，应如何测量？
4、若被测信号频率较高，如1000000Hz，能否想法提高测量速度？
实验六数字秒表的设计
一、实验目的
①了解数字秒表的工作原理。
②进一步熟悉用VHDL 语言编写驱动七段码管显示的代码。
③掌握VHDL完成多模块设计的方法。
④熟练掌握时序电路的描述方法。
二、实验原理
秒表由于其计时精确，分辨率高（0.01 秒）），竞技场所得到了广泛的应用。
秒表的工作原理与时钟基本相同，唯一不同的是，由于秒表的计时时钟信号其分辨率为0.01秒，所以整个秒表的工作时钟是在100Hz 的时钟信号下完成。当秒表的计时小于1个小时时，显示的格式是mm-ss-xx（mm 表示分钟：0～59；ss 表示秒：0～59；xx表示百分之一秒：0～99），当秒表的计时大于或等于一个小时时，显示的和多功能时钟是一样的，就是hh-mm-ss（hh 表示小时：0～99），由于秒表的功能和钟表有所不同，所以秒表的hh表示的范围不是0～23，而是0～99，这也是和多功能时钟不一样的地方。
在设计秒表的时候，时钟的选择为100Hz。变量的选择：为了显示译码方便，结合计数范围每一部分都可选用两个 4 位的二进制码（BCD）码表示。显示的时候要注意的问题就是小时的判断，如果小时是00，则显示格式为
mm-ss-xx，如果小时不为00，则显示hh-mm-ss。
三、实验设备
序号名称型号与规格数量备注
1 实验箱ZY11EDA13BE型
2 计算机装有Quartus II 软件
四、实验内容
本实验的任务就是设计一个秒表，系统时钟选择时钟模块的1KHz，由于计时时钟信号为100Hz，因此需要对系统时钟进行10分频才能得到，之所以选择
1KHz的时钟是因为七段码管需要扫描显示，所以选择1KHz。另外为了控制方便，需要一个复位按键、启动计时按键和停止计时按键，分别选用实验箱按键模块的S1、S2 和S3，按下S1，系统复位，所有寄存器全部清零；按下S2，秒
《EDA》实验指导书2013-6-1
辽东学院自编教材 《可编程逻辑器件原理及应用实验》指导书 李海成编 （计算机科学与技术、电子信息工程专业用） 姓名： 学号： 班级： 信息技术学院 2013年6月
目录 目录 (1) 实验一MAX+PLUS-II设计三八译码器......... 错误！未定义书签。实验二半加器 . (2) 实验三带进位输入的8位加法器 (4) 实验四数据比较器 (6) 实验五编码器 (9) 实验六组合逻辑电路的设计 (12) 实验七计数器 (14) 实验八触发器功能的模拟实现 (17)
（被加数）Ai （被加数）Bi （半加和）Hi （本位进位）Ci 实验二 半加器 实验类型： 验证性 实验课时： 2 指导教师： 李海成 时 间：201 年 月 日 课 次：第 节 教学周次：第 周 实验分室： 实验台号： 实 验 员： 一、 实验目的 1.设计并实验一个一位半加器 2.掌握CPLD/FPGA 组合逻辑设计基本方法。 二、 实验原理 计算机中数的操作都是以二进制进位的，最基本的运算就是加法运算。按照进位是否加入，加法器分为半加器和全加器电路两种。计算机中的异或指令的功能就是求两个操作数各位的半加和。一位半加器有两个输入、输出，如图2-1。 图2-1 一位半加器示意图 表2-1 一个半加大路的真值表如表2-1所示，根据真值表可得到半加器的函数表达式： Bi Ai Bi Ai Hi ?+?= Bi Ai Ci ?= 三、 实验连线 半加器的两个输入所对应的管脚同两位拨码开关相连,两个输入管脚名为a 、b ；两个输出所对应的管脚同两位发光二极管相连,两个输出管脚名为 c0和s,其中c0表示进位, s 表示相加结果。 四、
EDA实验指导书
实验一上机学习电路原理图的绘制（2） 一、设计目的 1. 掌握PROTEL软件的安装、运行及卸载，掌握Protel 99 SE的基本操作； 2. 掌握设计管理器的使用和设计环境的设置，熟悉常用元件库和各主要菜单及命令的使用； 3．学习电路原理图的基本绘图方法 二、设计内容 1.设置原理图的环境参数，添加相应的元件库文件 2.绘制课本P92页的一个D/A功能模块电路图，其中由一片12位的D/A、两片运放、一些电阻和电容组成 图1-1 实验1电路原理图实例 三、设计设备和仪器 1．计算机 1 台（CPU要求Pentium 166MHz以上，推荐内存应为16MB以上，显示器分辨率为800×600(或1024×768)模式。） 2.Protel 99SE 软件 四、设计方法 根据电路图加载相应的元件库文件，然后选择放置电子元件，编辑各元件并精确调整元件位置。对放置好的元件根据例图连接导线，绘制总线和总线出入端口，放置网络标号及电源和输入输出端口。最后放置注释文字。 五、实验步骤 （1）新建名为自己学号姓名的设计数据库 点击“NEW新建”新建数据库文件 在上图所示的选项栏里设置名为自己姓名学号的数据库文件 （2）建立名为自己姓名的原理图文件
点击上图所示图标建立名为自己姓名的原理图文件（3）进入原理图设计环境，修改文件名并修改图纸大小为A4 点击下图中“Options”选项设置图纸大小 （4）加载常用元件库 （5）从元件库中选出需用元件放在原理图设计工作面上 （6）利用绘图工具对所有元器件进行连线 最终原理图如图所示。 六、设计报告 1．明确实验目的和实验要求； 2．写出详细的实验内容和步骤； 3．写出实验中遇到的问题及改正的方法 七、注意事项 熟悉绘图工具的功能和用法是绘制好电路原理图的关键。
EDA实验指导书
实验一 MAX+PLUSII软件的使用 [实验目的] 掌握MAX+PLUSII软件的使用。 [实验内容] 学习MAX+PLUSII软件的设计操作步骤。 [实验原理] MAX+PLUSII软件介绍。 MAX+PLUSII软件功能简介： 1 原理图输入（Graphic Editor） MAX+PLUSII软件具有图形输入能力,用户可以方便的使用图形编辑器输入电路图,图中的元器件可以调用元件库中元器件,除调用库中的元件以外,还可以调用该软件中的符号功能形成的功能块。 2 硬件描述语言输入(Text Editor) MAX+PLUSII软件中有一个集成的文本编辑器,该编辑器支持VHDL,AHDL和Verilog硬件描述语言的输入,同时还有一个语言模板使输入程序语言更加方便,该软件可以对这些程序语言进行编译并形成可以下载配置数据。 3 波形编辑器(waveform Editor) 在进行逻辑电路的行为仿真时，需要在所设计电路的输入端加入一定的波形，波形编辑器可以生成和编辑仿真用的波形（*.SCF文件），使用该编辑器的工具条可以容易方便的生成波形和编辑波形。 4 编译与仿真 当设计文件被编译好,并在波形编辑器中将输入波形编辑完毕后,就可以进行行为仿真了,通过仿真可以检验设计的逻辑关系是否准确。 5 器件编程 当设计全部完成后,就可以将形成的目标文件下载到芯片中,实际验证设计的准确性。[实验步骤] 设计过程如下： 1)输入项目文件名(File/Project/Name) 2)输入源文件(图形、VHDL、AHDL、Verlog和波形输入方式) (Max+plusⅡ/graphic Editor, Max+plusⅡ/Text Editor, Max+plusⅡ/Waveform Editor) 3)指定CPLD型号(Assign/Device) 4)设置管脚、下载方式和逻辑综合的方式 (Assign/Global Project Device Option,Assign/Global Logic Synthesis) 5)保存并检查源文件(File/project/Save & Check) 6)指定管脚(Max+plusⅡ/Floorplan Editor) 7)保存和编译源文件(File/project/Save & Compile) 8)生成波形文件(Max+plusⅡ/Waveform Editor) 9)仿真(Max+plusⅡ/Simulator) 10)下载配置(Max+plusⅡ/Programmer) [实验报告要求] 不做要求。 实验二简单组合逻辑电路设计 [实验目的] 1 通过本实验提供的实例,掌握组合逻辑电路的设计方法。
09EDA实验指导书
EDA实验指导书
目录 实验一基于QUARTUSII图形输入电路的设计 (2) 实验二含异步清零和同步使能的加法计数器 (5) 实验三图形和VHDL混合输入的电路设计 (7) 实验四矩阵键盘接口电路的设计 (10) 实验五交通灯控制电路实验 (16) 附图EP1K10TC100管脚图 (24) 主芯片：ACEX 1K 系列的EP1K10TC100-3 下载电缆：Byte Blaster II
实验一基于QUARTUSII图形输入电路的设计 一、实验目的 1、通过一个简单的3线—8线译码器的设计,掌握组合逻辑电路的设计方法。 2、初步了解QUARTUSII原理图输入设计的全过程。 3、掌握组合逻辑电路的静态测试方法。 二、实验原理 3线-8线译码器三输入，八输出。当输入信号按二进制方式的表示值为N时，输出端标号为N的输出端输出高电平表示有信号产生，而其它则为低电平表示无信号产生。因为三个输入端能产生的组合状态有八种，所以输出端在每种组合中仅有一位为高电平的情况下，能表示所有的输入组合。其真值表如表1-1所示 输入输出 D2 D1 D0 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 1 0 0 0 1 1 0 0 0 0 1 0 0 0 1 0 0 0 0 0 1 0 0 0 0 1 0 1 0 0 1 0 0 0 0 0 1 1 0 0 1 0 0 0 0 0 0 1 1 1 1 0 0 0 0 0 0 0 表1-1 3线-8线译码器真值表 译码器不需要像编码器那样用一个输出端指示输出是否有效。但可以在输入中加入一个输出使能端，用来指示是否将当前的输入进行有效的译码，当使 能端指示输入信号无效或不用对当前信号进行译码时，输出端全为高电平，表 示无任何信号。本例设计中没有考虑使能输入端，自己设计时可以考虑加入使 能输入端时，程序如何设计。 三、实验内容 在本实验中，用三个拨动开关来表示3线-8线译码器的三个输入（D2-D0）；用
EDA实验指导书
ED心验指导书齐鲁理工学院
目录 实验一Protel DXP 2004认识实验 0 实验二两级阻容耦合三极管放大电路原理图设计 0 实验三原理图元件库建立与调用 (2) 实验四两级阻容耦合三极管放大电路PCB图设计............................ .4实验五集成电路的逻辑功能测试.. (6) 实验六组合逻辑电路分析与设计............................................... 1.1实验七Quartus II的使用 ................................................. 1.6实验八组合逻辑器件设计. (16) 实验九组合电路设计 (24)
实验一Protel DXP 2004 认识实验 一、实验目的 1. 掌握Protel DXP 2004的安装、启动和关闭。 2. 了解Protel DXP 2004主窗口的组成和各部分的作用。 3. 掌握Protel DXP 2004工程和文件的新建、保存、打开。 二、实验内容与步骤 1、Protel_DXP_2004 的安装 (1) 用虚拟光驱软件打开Protel_DXP_2004.iso 文件 (2) 运行setup\Setup.exe 文件，安装Protel DXP 2004 (3) 运行破解程序后，点击导入模版”，先导入一个ini文件模版(如果要生成单机版的License选择Unified Nexar-Protel License.ini;要生成网络版的License选择Unified Nexar-Protel Network License.ini )，然后修改里面的参数：TransactorName=Your Name (将"Your Name替换为你想要注册的用户名)；SerialNumber=0000000 (如果你只有一台计算 机，那么这个可以不用修改，如果有两台以上的计算机且连成局域网，那么请保证每个License文件中的SerialNumber=为不同的值。修改完成后点击生成协议文件"，任意输入一 个文件名(文件后缀为.alf)保存，程序会在相应目录中生成1个License文件。点击替换密钥”，选取DXP.exe (在DXP 2004安装目录里，默认路径为)，程序会自动替换文件中的公开密钥。将前面生成的License文件拷贝至DXP 2004安装目录里(默认路径为)授权完成。 (4) 打开Protel 在左上角DXP 菜单下的Preference 菜单项里，选中Use localize resources后关闭Protel_DXP_2004 ,重新打开软件变为简体中文版本。 2、Protel_DXP_2004 的卸载 卸载Protel_DXP_2004的具体步骤如下： (1) 在Windows的“开始”菜单中选择“设置/控制面板”，然后在控制面板中选择“添加/删除程序”选项，将弹出对话框。从中选择DXP 2004应用软件。 (2) 单击删除”按钮，将弹出对话框，询问用户是否真的要删除程序。 (3) 单击“是”按钮，开始卸载。在卸载过程中，若想终止卸载，可单击“取消”按
EDA实验指导书new_Quartus2
EDA技术实验手册及程序代码 物理与信息项目学院 学号：111000228 姓名：汪艺彬 注意事项 1、本实验手册是为了配合《EDA技术实用教程》，作为本课程实验环节的补充 指导而编制。 2、实验中涉及的QuartusⅡ软件的使用请参考 《EDA技术实用教程》中有关章节。 手册中所有的虚线空白框，都留出来作为实验记录之用，每个实验完成后，应按照实验内容的要求将实验结果记入框中。 4、每个实验后面都附有一道思考题，完成实验内容后可以作为更进一步的练习 。 5、每次实验后将手册相关部分<完成实验结果记录）和实验源代码<.vhd文件） 一起，作为实验报告上交。 6、课程结束后请将所有报告按顺序加封面装订好上交，作为实验部分成绩计入 总成绩。 实验一利用原理图输入法设计4位全加器一、实验目的： 熟悉如何在QuartusⅡ集成环境下利用原理图输入设计简单组合逻辑电路，掌握层次化的电路设计方法。 二、实验原理： 一个4位全加器可以由4个一位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的进位输入信号cin相接。 三、实验内容： 1.QuartusII软件的熟悉
熟悉QuartusⅡ环境下原理图的设计方法和流程，可参考课本5.4节的内容，重点掌握层次化的设计方法。 2.设计1位全加器原理图 设计的原理图如下所示 3.利用层次化原理图方法设计4位全加器 <1）生成新的空白原理图，作为4位全加器设计输入 <2）利用已经生成的1位全加器作为电路单元，设计4位全加器的原理图，如下所示 4、设计一个超前进位4位全加器 以上设计的全加器是基于串行进位的结构，高位的进位输入必须等待低位的运算结果，造成较长的延时。通过对进位位进行超前运算，可以缩短这部分的延时。 在已有1位全加器的基础上设计一个具有超前进位结构的4位全加器，原理图如下所示 5、完成设计流程
EDA实验箱实验指导书
实验二流水灯 1.实验目的 通过本实验让学生进一步了解、熟悉和掌握CPLD/FPGA开发软件的使用方法及VHDL 语言的编程方法；学习简单的时序电路的设计和硬件测试。 2.实验内容 本实验的内容是控制实验箱上的发光二极管LED1—LED8，使之实现流水灯显示。3.实验原理 在LED1~LED8引脚上周期性地输出流水数据，即输出的数据依次为11111111、11111110、11111100、11111000、11110000、11100000、11000000、10000000、00000000，如此循环显示，输出数据“0”，表示点亮相应的LED小灯。为了方便观察，流水的速率控制在2Hz左右。在核心板上有一个48MHz的标准时钟源，该时钟源与芯片EP2C5的23脚相连。为了产生2Hz的时钟源，在此调用了分频模块int_div。 4.实验步骤 (1)启动Quartus II，建立一个空白工程，然后命名为led_waterflow.qpf。 (2)新建ledwater.vhd源程序文件，源代码如下。然后进行综合编译。若在编译过程中发现错误，则找出并更正错误，直到编译成功为止。生产符号文件ledwater.bsf (File→ Create/_Update → Create Symbol Files for Current File)。 流水灯程序参考 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_Arith.ALL; USE IEEE.STD_LOGIC_Unsigned.ALL; ENTITY ledwater IS PORT( clk: IN STD_LOGIC; led: OUT STD_LOGIC_VECTOR(7 DOWNTO 0) );END; ARCHITECTURE one OF ledwater IS SIGNAL led_r:STD_LOGIC_VECTOR(8 DOWNTO 0); BEGIN led<=led_r(7 DOWNTO 0); PROCESS(clk) BEGIN IF clk’event and clk=’1’ THEN led_r<=led_r(7 DOWNTO 0) & '0'; IF led_r="000000000" THEN --循环完毕吗？ led_r<="111111111"; --是，则重新赋初值 END IF; END IF; END PROCESS; END; (3)将实验模块库里的int_div.vhd和int_div.bsf拷贝到工程目录下。
EDA实验指导书1
EDA实验指导书 天津大学仁爱学院 2011年9月30日
目录 1.实验一LED实验 （验证性实验） 2.实验二LED点阵实验 （综合性实验） 3.实验三LCD显示实验 （设计性实验）
实验一：LED实验 一、实验目的 1.熟悉ISE8.2开发环境，掌握工程的生成方法； 2.熟悉SEED-XDTK_V4实验环境； 二、实验内容 1.创建工程； 2.添加HDL资源文件； 3.配置一个应用程序完成设计。 三、实验准备 1.通过USB口下载电缆将计算机的USB口及SEED-FEM025板的J9连接好； 2.启动计算机，打开SEED-XDTK_V4实验箱电源开关。观察SEED-FEM025板上的＋ 5V（D11）的电源指示灯是否均亮。若有不亮的，请断开电源，检查电源。 四、实验步骤 1.创建工程 1)双击桌面Xilinx ISE8.2快捷方式打开ISE工程管理器（Project Navigator）； 2)打开Project Navigator后，选择File→New Project，弹出新建工程对话框； 3)在工程路径中单击“…”按钮，将工程指定到如下目录D:\02.V4_lab，单击确定； 4)在工程名称中输入led，点击Next按钮，如图1.1所示； 图1.1 5)弹出器件特性对话框。器件族类型（Device Family）选择“Virtex4”，器件型号（Device） 选“XC4VSX25FF668-10”，综合工具（Synthesis Tool）选“XST(VHDL/Verilog)”，仿真器（Simulator）选“ISE Simulator”，如图1.2；
EDA实验指导书全(Verilog版)
EDA实验指导书 熊利祥编 武汉理工大学华夏学院
2011年9月
前言 一、实验课目的 EDA实验课是电子工程类专业教学中重要的实践环节，包括了ISE开发环境基本操作及Verilog语言、组合逻辑电路设计、流水灯设计、计数器设计、扫描显示电路的驱动、综合层次性实验——交通灯或数字秒表设计实验。要求学生通过实验学会正确使用EDA技术，掌握FPGA器件的开发，熟练使用ISE开发环境，掌握Verilog 语言的编程，掌握数字电路和系统的设计。 通过实验，使学生加深对课堂专业教学内容的理解，培养学生理论联系实际的能力，实事求是，严谨的科学作风，使学生通过实验结果，利用所学的理论去分析研究EDA技术。培养学生使用EDA实验设备的能力以及运用实验方法解决实际问题的能力。 二、实验要求： 1.课前预习 ①认真阅读实验指导书，了解实验内容； ②认真阅读有关实验的理论知识； ③读懂程序代码。 2.实验过程 ①按时到达实验室； ②认真听取老师对实验内容及实验要求的讲解； ③认真进行实验的每一步，观察程序代码与仿真结果是否相符； ④将实验过程中程序代码和仿真结果提交给老师审查； ⑤做完实验后，整理实验设备，关闭实验开发板电源、电脑电源后方可离开。 3.实验报告 ①按要求认真填写实验报告书； ②认真分析实验结果； ③按时将实验报告交给老师批阅。
三、实验学生守则 1．保持室内整洁，不准随地吐痰、不准乱丢杂物、不准大声喧哗、不准吸烟、不准吃东西； 2.爱护公务，不得在实验桌及墙壁上书写刻画，不得擅自删除电脑里面的文件； 3.安全用电，严禁触及任何带电体的裸露部分，严禁带电接线和拆线； 4.任何规章或不按老师要求操作造成仪器设备损坏须论价赔偿。
EDA实验指导书_新2014(新)印刷
淮阴工学院EDA技术实验指导书 编者：叶小婷 电子与电气工程学院 2014年6月7日
目录 实验一基于QUARTUSII 图形输入电路的设计 (1) 实验二基于VHDL 格雷码编码器的设计 (16) 实验三含异步清零和同步使能的加法计数器 (18) 实验四八位七段数码管动态显示电路的设计 (20) 实验五数控分频器的设计 (22) 实验六图形和VHDL 混合输入的电路设计 (23) 实验七四位并行乘法器的设计 (26) 实验八基本触发器的设计 (28) 实验九四位全加器设计 (30) 实验十矩阵键盘显示电路的设计 (32) 实验十一用VHDL 设计七人表决器 (35) 实验十二用VHDL 设计四人抢答器 (37) 实验九熟悉PROTEL99环境 (39) 实验十原理图设计 (42) 实验十一元件制作与网络表操作 (44) 实验十二印刷电路板设计 (47) 附录一实验箱常用管脚分配表 (49) 附录二参考程序 (51)
实验一基于QUARTUSII 图形输入电路的设计 一、实验目的 1．通过一个简单的3—8译码器的设计，掌握组合逻辑电路的设计方法。 2．初步了解QUARTUSII 原理图输入设计的全过程。 3．掌握组合逻辑电路的静态测试方法。 二、实验设备 1．PC机一台； 2．Altera Blaster下载器一根； 3．THGSC-3型实验箱一台。 三、实验原理 3-8译码器三输入，八输出。当输入信号按二进制方式的表示值为N时，输出端标号为N 的输出端输出高电平表示有信号产生，而其它则为低电平表示无信号产生。因为三个输入端能产生的组合状态有八种，所以输出端在每种组合中仅有一位为高电平的情况下，能表示所有的输入组合。 译码器不需要像编码器那样用一个输出端指示输出是否有效。但可以在输入中加入一个输出使能端，用来指示是否将当前的输入进行有效的译码，当使能端指示输入信号无效或不用对当前信号进行译码时，输出端全为高电平，表示无任何信号。本例设计中没有考虑使能输入端，自己设计时可以考虑加入使能输入端时，程序如何设计。 四、实验容 在本实验中，用三个拨动开关(SW1~SW3)来表示三八译码器的三个输入（A、B、C）；用八个LED 来表示三八译码器的八个输出（D1~D8）。通过输入不同的值来观察输入的结果与三八译码器的真值表是否一致。实验箱中的拨动开关，当开关闭合（拨动开关的档位在下方）时其输出为低电平，反之输出高电平。实验箱中的拨动开关与FPGA 的接口电路，LED 灯与FPGA 的接口电路以及拨动开关、LED 与FPGA 的管脚连接在用户手册中都做了详细说明，这里不再赘述。 五、实验步骤 下面将通过这个实验，向读者介绍QUARTUSII 的项目文件的生成、编译、管脚分配以及时序仿真等的操作过程。 1．建立工程文件 1）选择“开始>程序>Altera>QuartusII 9.0”，运行QUARTUSII 软件。或者双击桌面上的QUARTUSII 的图标运行QUARTUSII 软件，出现如图1-1 所示，如果是第一次打开QUARTUSII 软件可能会有其它的提示信息，使用者可以根据实际情况进行设定后进入图1-1 所示界面。 2）选择软件中的，新建一个工程。如图1-2所示。 3）点击图1-2 中的Next 进入工作目录，工程名的设定对话框如图1-3 所示。第一个输入框为工程目录输入框，用户可以输入如e:/eda 等工作路径来设定工程的目录，设定好后，所有的生成文件将放入这个工作目录。第二个输入框为工程名称输入框，第三个输入框为顶层实体名称输入框。用户可以设定如exp1，一般情况下工程名称与实体名称相同。使用者也可以根据自已的实际情况来设定。
FPGA设计实验指导书(2013)
《FPGA设计》实验指导书
安全操作注意事项 1、接插下载电缆前，请务必关闭实验箱开关，避免损坏下载电缆或实验箱器件。 2、操作过程中应防止静电。 3、保持实验箱和电路板的表面清洁。 4、小心轻放，避免不必要的硬件损伤或者人身受伤。 实验箱简介
实验一简单组合逻辑设计 一、实验目的和任务 1、熟习Quartus II软件的使用； 2、掌握用原理图输入法和硬件描述语言（Verilog HDL）两种方法来设计逻 辑电路； 3、通过电路的仿真及验证，进一步了解4选1数据选择器的功能； 二、实验内容 1、用原理图输入法来设计4选1数据选择器 参照按图1-1所示来编辑完成4选1数据选择器的原理图输入，其中a、b、c、d 为数据输入端，sel[1]、sel[0]为控制输入端，q为4选1数据输出端。存盘仿真后，观察仿真波形，以验证数据选择器的功能。 图1-1 4选1数据选择器原理图 2、用Verilog HDL硬件描述语言来设计4选1数据选择器 用QuartusII中的文本编辑器，编辑输入4选1数据选择器源程序：module m41( a, b, c, d, sel, q); input a,b,c,d; input [1:0]sel; output q; reg q; always @( sel) case(sel) 2’b00: q=a; 2’b01: q=b;
2’b11: q=d; endcase endmodule 程序中的a 、b 、c 、d 依然为数据输入端，sel[1]、sel[0]为控制输入端，q 为4选1数据输出端。同样存盘后进行仿真，并观察仿真波形，以验证数据选择器的功能。 三、实验仪器、设备及材料 电脑、EDA 软件、实验箱、下载电缆。 四、实验原理 4选1数据选择器的原理框图及真值表如图1-2及表1-1所示，sel[1:0]可能出现四种组合情况： 00 01 10 11，它分别对应选通四个不同的数据输入a 、b 、c 、d ，从q 端输出。结合以前所学数字电路的知识，可由真值表得出利用“与非门”实现的逻辑电路，进而可用QuartusII 原理图输入方法，设计出该4选1数据选择器；如应用EDA 技术所学的Verilog HDL 硬件描述语言来描述该电路功能，即可设计出该4选1数据选择器的源程序。 图1-2 4选1数据选择器的原理框图 q Sel[1]输出 选择输入 0a 01b 00 c 11 d 1 Sel[0]表1-1 真值表 五、重点、难点 d a b c
EDA技术与VHDL实验指导书
EDA技术与HDL 实验指导书 吉林大学珠海学院 二零一一年制定
目录 实验一：实验环境和平台的建立 (1) 实验二：组合逻辑电路设计 (12) 实验三：多层次设计 (14) 实验四：时序逻辑电路设计（一） (18) 实验五：时序逻辑电路设计（二） (20) 实验六：分频器的设计 (22) 实验七：通用移位寄存器的设计 (23) 实验八：数码管扫描显示的设计 (24) 实验九：正弦信号发生器的设计 (26) 实验十：序列检测器的设计 (36)
实验一：实验环境和平台的建立 一、实验目的： 熟悉Quartus II的VHDL文本设计流程，学习8-3编码器的设计、仿真。二、实验内容： 用VHDL编写8-3编码器的VHDL代码并仿真。 三、实验环境 PC 机（Pentium100 以上）、Altera Quartus II 6.0 CPLD/FPGA 集成开环境。 四、实验原理 在数字系统中，常常需要将某一信息（输入）变换为某一特定的代码（输出）。把二进制码按一定的规律排列，例如8421码、格雷码等，使每组代码具有一特定的含义（代表某个数字或是控制信号）称为编码。具有编码功能的逻辑电路称为编码器。编码器有若干个输入，在某一时刻只有一个输入被转换为二进制码。例如8线-3线编码器和10线-4线编码器分别有8输入、3位输出和10位输入、4位输出。8线-3线编码器的真值表见表1-1，管脚图如图1-1所示。 输入输出 A7 A6 A5 A4 A3 A2 A1 A0 Y2 Y1 Y0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 0 1 0 0 0 1 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 1 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 1 0 1 0 1 0 0 0 0 0 0 1 1 0 1 0 0 0 0 0 0 0 1 1 1 表1-1 8-3编码器真值表 图1-1 8-3编码器管脚图 五、实验步骤
最新EDA实验指导书汇总
E D A实验指导书
实验一 MAX+PLUSII软件的使用 [实验目的] 掌握MAX+PLUSII软件的使用。 [实验内容] 学习MAX+PLUSII软件的设计操作步骤。 [实验原理] MAX+PLUSII软件介绍。 MAX+PLUSII软件功能简介： 1 原理图输入（Graphic Editor） MAX+PLUSII软件具有图形输入能力,用户可以方便的使用图形编辑器输入 电路图,图中的元器件可以调用元件库中元器件,除调用库中的元件以外,还可以调用该软件中的符号功能形成的功能块。 2 硬件描述语言输入(Text Editor) MAX+PLUSII软件中有一个集成的文本编辑器,该编辑器支持VHDL,AHDL和Verilog硬件描述语言的输入,同时还有一个语言模板使输入程序语言更加方便,该软件可以对这些程序语言进行编译并形成可以下载配置数据。 3 波形编辑器(waveform Editor) 在进行逻辑电路的行为仿真时，需要在所设计电路的输入端加入一定的波形，波形编辑器可以生成和编辑仿真用的波形（*.SCF文件），使用该编辑器 的工具条可以容易方便的生成波形和编辑波形。 4 编译与仿真 当设计文件被编译好,并在波形编辑器中将输入波形编辑完毕后,就可以进行行为仿真了,通过仿真可以检验设计的逻辑关系是否准确。 5 器件编程
当设计全部完成后,就可以将形成的目标文件下载到芯片中,实际验证设计的准确性。 [实验步骤] 设计过程如下： 1)输入项目文件名(File/Project/Name) 2)输入源文件(图形、VHDL、AHDL、Verlog和波形输入方式) (Max+plusⅡ/graphic Editor, Max+plusⅡ/Text Editor, Max+plusⅡ /Waveform Editor) 3)指定CPLD型号(Assign/Device) 4)设置管脚、下载方式和逻辑综合的方式 (Assign/Global Project Device Option,Assign/Global Logic Synthesis) 5)保存并检查源文件(File/project/Save & Check) 6)指定管脚(Max+plusⅡ/Floorplan Editor) 7)保存和编译源文件(File/project/Save & Compile) 8)生成波形文件(Max+plusⅡ/Waveform Editor) 9)仿真(Max+plusⅡ/Simulator) 10)下载配置(Max+plusⅡ/Programmer) [实验报告要求] 不做要求。 实验二简单组合逻辑电路设计 [实验目的] 1 通过本实验提供的实例,掌握组合逻辑电路的设计方法。 2 初步了解PLD设计的全过程和相关软件的使用。
EDA实验指导书
实验一组合逻辑电路设计 一、实验目的 1、通过一个简单的4选1的设计，让学生掌握QUARTUSII设计工具进行电子设计的基本流程。 2、初步了解可编程器件设计的全过程。 二、主要仪器设备 EDA实验系统一台，PC一台 三、实验步骤 1、建立工程文件 1)选择开始>程序>Altera>QuartusII13.1，运行QUARTUSII软件。或者双击桌面上 的QUARTUSII的图标运行QUARTUSII软件，出现如图1-3所示，如果是第一次打开QUARTUSII软件可能会有其它的提示信息，使用者可以根据自己的实际情况进行设定后进入图1-1所示界面。 图1-1 QUARTUSII软件运行界面 2)选择软件中的菜单File>New Project Wizard，新建一个工程。如图1-2所示。 3）点击图1-2中的NEXT进入工作目录，工程名的设定对话框如图1-3所示。第一个输入框为工程目录输入框，用户可以输入如e:/altera/work等工作路径来设定工程的目录，设定好后，所有的生成文件将放入这个工作目录。第二个输入框为工程名称输入框，第三个输入框为顶层实体名称输入框。用户可以设定如MUX41a，一般情况下工程名称与实体名称相同。使用者也可以根据自已的实际情况来设定。
图1-2 新建工程对话框 图1-3 指定工程名称及工作目录 4）点击NEXT，进入下一个设定对话框，按默认选项直接点击NEXT进行器件选择对话框。如图1-4所示。这里我们以选用Cyclone系列芯片EP5CSEMA5F31为例进行 介绍。用户可以根据使用的不同芯片来进行设定，其方法基本一致。
图1-4 器件选择界面 首先在对话框的左上方的Family下拉菜单中选取Cyclone V(E/GX/GT/SX/SE/ST)，在中间右边的Speed grade下拉菜单中选取6，在左下方的Available devices框中选取EP5CSEMA5F31C6，点击NEXT完成器件的选取，进入EDA TOOL设定界面如图1-5 所示。 图1-5 EDA TOOL对话框 5）按默认选项，点击NEXT出现新建工程以前所有的设定信息，如图1-6所示，点 击FINISH完成新建工程的建立。
EDA技术实验指导书
《EDA技术》实验指导书 面向专业：通信工程 信息工程 自动化 电子信息工程 电气工程及其自动化 信息与通信工程学院 2016年9月
前言 一、课程性质 本课程是电子信息工程、通信工程、信息工程和自动化专业必修的专业实验课程。通过本课程的教学，使学生掌握EDA技术的开发流程，学会利用以硬件描述语言为描述工具，以可编程逻辑器件为实现载体，在数字系统设计领域熟练应用EDA技术，使其具备研究和开发现代数字系统的能力。 二、专业安排 本系统分为多个模块，适合通信工程、信息工程、自动化、电子信息工程、电气工程及其自动化等专业使用。 三、本书特点 本实验指导书的特点是引入工程项目机制来管理实验项目，着重培养学生的方案设计、算法分析和现场调试能力，为培养卓越工程师打下坚实的基础。
目录 前言............................................................................................................................. I 第一章实验系统.. (1) 1.1 系统整体结构 (1) 1.2 核心板 (1) 1.3 基础扩展模块 (2) 1.4 自动控制模块 (3) 1.5 信号处理模块 (3) 1.6 通信接口模块 (4) 第二章开发平台简介 (5) 2.1 Quartus II简介 (5) 2.2 Quartus II开发流程 (5) 第三章实验项目 (9) 实验1 平台应用及全加器设计 (9) 实验2 信号发生器设计 (11) 实验3 数字电压表设计 (13) 实验4 数字频率计设计 (16) 实验5 交通灯控制器设计 (19)
EDA实验指导书
目录 实验一Protel DXP 2004认识实验 0 实验二两级阻容耦合三极管放大电路原理图设计 0 实验三原理图元件库建立与调用 (2) 实验四两级阻容耦合三极管放大电路PCB图设计 (4) 实验五集成电路的逻辑功能测试 (6) 实验六组合逻辑电路分析与设计 (11) 实验七Quartus II 的使用 (16) 实验八组合逻辑器件设计 (16) 实验九组合电路设计 (24)
实验一 Protel DXP 2004 认识实验 一、实验目的 1.掌握Prot e l DXP 2004 的安装、启动和关闭。 2.了解Protel DXP 2004 主窗口的组成和各部分的作用。 3.掌握Prot e l DXP 2004 工程和文件的新建、保存、打开。 二、实验内容与步骤 1、Protel_DXP_2004 的安装 (1)用虚拟光驱软件打开Protel_DXP_2004.iso 文件 (2)运行setup\Setup.exe 文件，安装Protel DXP 2004 (3) 运行破解程序后，点击“导入模版”，先导入一个ini文件模版（如果要生成单机版的License选择Unified Nexar-Protel License.ini；要生成网络版的License选择Unified Nexar-Protel Network License.ini），然后修改里面的参数：TransactorName=Your Name（将“Your Name”替换为你想要注册的用户名）；SerialNumber=0000000（如果你只有一台计算机，那么这个可以不用修改，如果有两台以上的计算机且连成局域网，那么请保证每个License文件中的SerialNumber=为不同的值。修改完成后点击“生成协议文件”，任意输入一个文件名（文件后缀为.alf）保存，程序会在相应目录中生成1个License文件。点击“替换密钥”，选取DXP.exe（在DXP 2004安装目录里，默认路径为C:\Program Files\Altium2004\）,程序会自动替换文件中的公开密钥。将前面生成的License文件拷贝至DXP 2004安装目录里（默认路径为C:\Program Files\Altium2004\）授权完成。 （4）打开Protel 在左上角DXP 菜单下的Preference 菜单项里，选中Use localize resources 后关闭Protel_DXP_2004，重新打开软件变为简体中文版本。 2、Protel_DXP_2004 的卸载 卸载Protel_DXP_2004 的具体步骤如下： （1）在Windows 的“开始”菜单中选择“设置/控制面板”，然后在控制面板中选择“添加/删除程序”选项，将弹出对话框。从中选择DXP 2004 应用软件。 （2）单击删除”按钮，将弹出对话框，询问用户是否真的要删除程序。 （3）单击“是”按钮，开始卸载。在卸载过程中，若想终止卸载，可单击“取消”按钮。
EDA实验指导书(vhdl)
实验一 半加器和全加器的设计 一、 实验目的 1、掌握图形的设计方式； 2、掌握自建元件及调用自建元件的方法； 3、熟练掌握MAXPLUS II 的使用。 二、实验内容 1、熟练软件基本操作，完成半加器和全加器的设计； 2、正确设置仿真激励信号，全面检测设计逻辑； 3、综合下载，进行硬件电路测试。 三、实验原理 1、半加器的设计 半加器只考虑了两个加数本身，没有考虑由低位来的进位。 半加器逻辑表达式：B A B A B A S ⊕=+=；AB C = 2.全加器的设计 全加器除考虑两个加数外，还考虑了低位的进位。
0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 全加器逻辑表达式： 1-⊕⊕=i i i i C B A S ；AB C B A C i i i i +⊕=-1)( 3、利用半加器元件完成全加器的设计 （1）图形方式 其中HADDER 为半加器元件。 四、实验步骤 1、完成图形半加器设计。 2、完成VHDL 半加器设计与仿真（记录仿真波形）。 3、完成VHDL 全加器设计与仿真（记录仿真波形）。 4、利用半加器元件进行图形的全加器设计。 五、思考题： 1、怎样自建元件？自建元件的调用要注意什么？
实验二二位加法计数器的设计 一、实验目的 1、掌握二位加法计数器的原理； 2、掌握二位加法计数器的VHDL描述。 3、深入理解VHDL中元件例化的意义。 二、实验内容 1、完成带进位功能二位加法计数器的VHDL设计； 2、正确设置仿真激励信号，全面检测设计逻辑； 3、综合下载，进行硬件电路测试。 三、实验原理 1、二位加法计数器中使用了矢量类型的数据，用来表示计数的数值。 2、元件的例化就是元件的调用，是层次化设计的基础。 具体设计程序由学生自己完成。 四、实验步骤 1、了解二位加法计数器的工作原理。 2、用VHDL文本方式设计二位加法计数器。 3、进行二位加法计数器的设计仿真（记录仿真波形）。 4、进行二位加法计数器的设计下载与测试。 五、思考题 1、怎样设计“减法”计数器？ 2、进位信号的设置应注意什么？
EDA实验指导书2015分析
实验一 半加器的设计 一、 实验目的 1、掌握简单组合电路的设计； 2、掌握CASE 语句的应用方法； 3、掌握真值表到VHDL 的综合； 4、熟练掌握MAXPLUS II 的使用。 二、实验内容 1、熟练软件基本操作，完成半加器的设计； 2、正确设置仿真激励信号，全面检测设计逻辑； 三、实验原理 1、半加器的设计 半加器只考虑了两个加数本身，没有考虑由低位来的进位。 半加器逻辑表达式：B A B A B A S ⊕=+=；AB C = 2、利用CASE 语句进行半加器的设计 3、将生成的半加器生成元件 四、实验步骤 1、完成半加器设计。 2、完成VHDL 半加器设计与仿真（记录仿真波形）。 3、生成半加器元件。 五、思考题： 1、怎样自建元件？自建元件的调用要注意什么？
实验二 全加器的设计 二、 实验目的 1、掌握图形的设计方式； 2、掌握自建元件及调用自建元件的方法； 3、熟练掌握MAXPLUS II 的使用。 二、实验内容 1、熟练软件基本操作，完成全加器的设计； 2、正确设置仿真激励信号，全面检测设计逻辑； 三、实验原理 1、全加器的设计 全加器除考虑两个加数外，还考虑了低位的进位。 全加器逻辑表达式： 1-⊕⊕=i i i i C B A S ；AB C B A C i i i i +⊕=-1)( 2、利用半加器元件完成全加器的设计 图形方式（其中HADDER 为半加器元件）
四、实验步骤 1、完成图形全加器设计。 2、完成VHDL全加器设计与仿真（记录仿真波形）。 3、利用半加器元件进行图形的全加器设计。 五、思考题： 1、怎样自建元件？自建元件的调用要注意什么？
EDA实验指导书新新印刷
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淮阴工学院 EDA技术实验指导书 编者: 叶小婷 电子与电气工程学院 6月7日
目录 实验一基于QUARTUSII 图形输入电路的设计 (1) 实验二基于VHDL 格雷码编码器的设计 (16) 实验三含异步清零和同步使能的加法计数器 (18) 实验四八位七段数码管动态显示电路的设计 (20) 实验五数控分频器的设计 (22) 实验六图形和VHDL 混合输入的电路设计 (23) 实验七四位并行乘法器的设计 (26) 实验八基本触发器的设计 (28) 实验九四位全加器设计 (30) 实验十矩阵键盘显示电路的设计 (32) 实验十一用VHDL 设计七人表决器 (35) 实验十二用VHDL 设计四人抢答器 (37) 实验九熟悉PROTEL99环境 (39) 实验十原理图设计 (42) 实验十一元件制作与网络表操作 (44) 实验十二印刷电路板设计 (47) 附录一实验箱常见管脚分配表 (49) 附录二参考程序 (51)
实验一基于QUARTUSII 图形输入电路的设计 一、实验目的 1．经过一个简单的3—8译码器的设计, 掌握组合逻辑电路的设计方法。 2．初步了解QUARTUSII 原理图输入设计的全过程。 3．掌握组合逻辑电路的静态测试方法。 二、实验设备 1．PC机一台; 2．Altera Blaster下载器一根; 3．THGSC-3型实验箱一台。 三、实验原理 3-8译码器三输入, 八输出。当输入信号按二进制方式的表示值为N时, 输出端标号为N 的输出端输出高电平表示有信号产生, 而其它则为低电平表示无信号产生。因为三个输入端能产生的组合状态有八种, 因此输出端在每种组合中仅有一位为高电平的情况下, 能表示所有的输入组合。 译码器不需要像编码器那样用一个输出端指示输出是否有效。但能够在输入中加入一个输出使能端, 用来指示是否将当前的输入进行有效的译码, 当使能端指示输入信号无效或不用对当前信号进行译码时, 输出端全为高电平, 表示无任何信号。本例设计中没有考虑使能输入端, 自己设计时能够考虑加入使能输入端时, 程序如何设计。