版图_基础篇
版图设计基础篇
----invert
1、虚拟机如下
2、打开虚拟系统(预先将装好软件的虚拟系统拷贝到电脑中，拷贝的盘格式格式化为NTFS
格式)
3、Power on
4、点击Power on this virtual machine，等待。。。
5、进入linux 用户名root 密码 mimamima
6、显示桌面
7、打开终端，右键选择open terminal
8、Ls查看目录
9、进入PDK文件夹 cd chrt18
10、打开cadence icfb
11、新建（打开(osc中有我做的例子)）原理图
12、File new library
13、Name 选择attach to an existing techfile
14、选择chrt18rf
15、选择cellview
16、选择刚新建的library，自命名cell name
17、按i添加元件，或者选择add instance
18、按browse选择选择library
19、我们一般选择chrtbase和chrt18rf里的元器件，依次往右选，如上选择了chrtbase
中MOS管，型号nmos-1p8，最后一栏选symbol，然后回到virtuoso schematic editing，点击左键即选中了该元件如下图
20、选中器件按字母Q可以修改器件的属性，多MOS管而言一般是W，L，fingers，
同样的方法选择其他器件修改属性。
21、save连线；左侧这几个功能经常用到
22、 C 复制，p 添加pin（输入输出接口如下）
23、输入四个pin name以空格隔开，direction 选择inputoutput，点击hide在virtuoso
schematic editing原理图中合适位置依次点击鼠标左键放置pin，然后连线如下图。Save 至无错。
24、生成cellview供仿真调用，如下选择cellview，ok，ok，关闭生成的cellview和原
理图invert
25、可如下修改user preferences
26、修改成10次，这个画错了，可以按u回到上一步，可
回10步
27、再新建一个原理图用来做前仿（原理图级仿真）
28、这回可以在我们自己建的库里调出刚才画的反向器invert，方法同其他器件的添加，
只是库选择mmlinvert，可按R再电击invert旋转器件。在库analoglib中选择gnd和vdc，vpulse修改属性vdc 5v vpulse 0v 5v 周期1n 宽度0.4n，如下为原理图和pulse的属性。Vdc只要修改为5vdc即可
29、选择analog environment准备仿真
30、如上选择瞬态仿真时间5n秒
31、如下选择输出什么波形，选择select on schematic，然后鼠标左键点击与输入输出
pin相连的两根导线
回到analog design environment 点击如下上面那个图标，或选择菜单ran等待
最后输出反向器输入输出波形应该如下，证实原理图正确
32、关闭仿真环境、原理图，回到cadence主窗口icfb重新打开invert原理图，准备画
版图。
33、先学习自动绘图布线，看懂自动布的线，然后手工布线，自动布的太松散，不讲究
布局，线也太窄。。。。。。总之不可取，下面是如何自动布线
34、打开原理图-〉TOOL-〉DESIGN SYNTHESIS-〉layout XL -〉creat new-》ok选一样
的名字
35、出现新窗口-〉design-〉gen from source-〉
36、出现新窗口-〉layer/master选择met1-dg(焊盘材质选择)〉旁边改变大小为20/20（可
灵活变动） apply -〉ok
37、将器件移到方框点击move然后点击器件移动鼠标（注意点击器件后要松鼠标），
或者按m键再点击器件。
发现nmos、pmos太长，可以关掉layout在原理图中修改fingers保证总的width不变，最后mos管为正方形比较合适。将器件，包括pin都移到框内如下，红色为mos管，白色为pin，有时器件很小需要放大才能看见。一定要都在框内。
38、开始自动布线
39、routing-〉export to router-〉use rules file-〉pdk/icc。Rules
40、direction:/root/mml4 -〉ok
41、ok，新窗口
42、autoroute-〉detail route-〉detail route-〉start pass-〉ok
43、rules-〉check-〉setup and check-〉same net-〉close
44、file-〉write-〉session
45、这个时候自动生成的layout 应该已经添加了连线
46、shift+f查看fet内部结构
47、!!!用添加pin的lable一定要修改lable的层，让之与pin的实际层相同，pin
的名称可以用q查看其属性的connectivity
用添加pin的lable
修改lable的层（修改其属性）
48、快捷键0添加衬底连接给nmos，放在pin：gnd上
49、放大与VDD相连的pmos，红色为N阱，我们要解开pmos在阱中加衬底连接
50、-pmos把阱拿开加m1_nactive作衬底
51、这时可以将外面的框用s键移开外面的框，否则影响器件的选择
52、解开PMOS
A、选择pmos
B、edit-〉hierarchy-〉flatten-〉中间三个
C、点击pmos即被解开
53、快捷键S，鼠标移到红色边框，边框变色，点一下，移开，再点一下，边框被拉开
如下，在O添加衬底连接
54、选择左边矩形制作导线把衬底连接和pmos连接起来，矩形属性选择金属1
（met1），注意pmos与电源pin连接的是源级，我们的衬底是与源级相连。画矩形只要
点一下移动一下鼠标再点一下即可，当然，要先选择，然后选种矩形修改属性为met1。
55、0
56、0
57、回到virtuoso@xl layout editing-〉assura-〉run drc-〉rules自动选择-〉apply
出现如下窗口表示正在DRC电气规则检查，不要按ok！！！等待。。。
直至出现，yes
58、completed successfully-〉yes，一般会出现错误提示如下（每次可能不一样，电路复
杂的时候甚至有上百条，不用惊慌，慢慢改，多数是距离错误，改一个可能少很多条）
59、有错就出现error-visibility直到no errors found，一般是距离错误一般是隔得太近。
点击上图向左向右箭头，layout中的错误位置会聚焦。
这个根据错误提示最小和最大的接触孔大小为0.1和0.22，我们选择太大了所以重新选择两个过孔M1—NACTIVE，和M1-PACTIVE。如下
长度和宽度保留最大值0.22，增加行列数rows和columns，用这个方法提高接触面积减少接触电阻。关掉错误提示，重新DRC。直至出现如下窗口为无电气错误，符合设计规则
60、换操作：从一种操作到另一种操作的时候经常会发现选择错了器件，或使用错了命
令，如果如下操作不会出错
：先esc取消前面的命令，再ctrl+d取消所有选择，再按快捷键，再操作
61、回到virtuoso@xl layout editing-〉assura-〉run lvs
62、设定工艺assura-chrt18rf和rule：1pam-20k-topmet-3p3 -〉ok（注意如果schematic
和layout的名称默认是相同的如果不同，要改过来）
出现如下窗口不要ok，等待。。。
63、一般会出错，如下
64、很多情况下是因为衬底接错了位置，弄错了S和D，点击yes
65、出现psub-stamperrorfloat一般是衬底接触出错，表示衬底悬空了，放大layout，发
现nmos接的（与地相连的那个）是m1-nactive本应该是m1-npctive
66、该掉错误，关掉错误提示，重新LVS
67、出现如上提示，大功告成一半，yes，
68、关闭提示，接下来提取寄生参数
69、选择run RCX
70、如下，等待
版图经验总结
1查看捕捉点设置是否正确.08工艺为0.1,06工艺为0.05,05工艺为0.025. 2Cell名称不能以数字开头.否则无法做DRACULA检查. 3布局前考虑好出PIN的方向和位置 4布局前分析电路，完成同一功能的MOS管画在一起 5对两层金属走向预先订好。一个图中栅的走向尽量一致，不要有横有竖。 6对pin分类,vdd,vddx注意不要混淆,不同电位(衬底接不同电压)的n井分开.混合信号的电路尤其注意这点. 7在正确的路径下(一般是进到~/opus)打开icfb. 8更改cell时查看路径,一定要在正确的library下更改,以防copy过来的cell 是在其他的library下,被改错. 9将不同电位的N井找出来. 10更改原理图后一定记得check and save 11完成每个cell后要归原点 12 DEVICE的个数是否和原理图一至(有并联的管子时注意)；各DEVICE的尺寸是否和原理图一至。 一般在拿到原理图之后，会对布局有大概的规划，先画DEVICE，(DIVECE之间不必用最小间距,根据经验考虑连线空间留出空隙)再连线。画DEVICE后从EXTRACTED中看参数检验对错。对每个device器件的各端从什么方向,什么位置与其他物体连线必须先有考虑(与经验及floorplan的水平有关).13如果一个cell 调用其它cell，被调用的cell的vssx,vddx,vssb,vddb如果没有和外层cell连起来，要打上PIN,否则通不过diva检查.尽量在布局低层cell时就连起来。 14尽量用最上层金属接出PIN。 15接出去的线拉到cell边缘,布局时记得留出走线空间.
版图设计论文15篇
版图设计论文15篇 版图设计论文 摘要：集成电路版图设计教学应面向企业，按照企业对设计工程师的要求来安排教学，做到教学与实践的紧密结合。从教学开始就向学生灌输IC行业知识，定位准确，学生明确自己应该掌握哪些相关知识。从集成电路数字版图、模拟版图和逆向设计版图这三个方面就如何开展教学可以满足企业对版图工程师的要求展开探讨，安排教学有针对性。在教学方法与内容上做了分析探讨，力求让学生在毕业后可以顺利进入IC行业做出努力。 关键词 版图设计设计论文设计 版图设计论文:一种基于厚膜工艺的电路版图设计 摘要：在电子线路版图设计中，通常采用印刷线路板技术。如果结合厚膜工艺技术，可以实现元器件数目繁多，电路连接复杂，且安装空间狭小的电路版图设计。通过对3种不同电路版图设计方案的理论分析，确定了惟一能满足要求的设计方案。基于外形尺寸的要求，综合考虑电路的性能和元件的封装形式，通过合理的电路分割和布局设计，验证了设计方案的合理性和可实现性。体现了厚膜工艺技术在电路版图设计中强大的优越性，使一个按常规的方法无法实现的电路版图设计问题迎刃而解。 关键词：电路版图设计；电路分割设计；厚膜混合集成电路；厚膜工艺 0 引言 随着电子技术的飞速发展，对电子设备、系统的组装密度的要求越来越高，对电路功能的集成度、可靠性等都提出了更高的要求。电子产品不断地小型化、轻量化、多功能化。除了集成电路芯片的集成度越来越高外，电路结构合理的版图设计在体积小型化方面也起着举足轻重的作用。
1 厚膜工艺技术简述 厚膜工艺技术是将导电带和电阻通过丝网漏印、烧结到陶瓷基板上的一种工艺技术[1]。 厚膜混合集成电路是在厚膜工艺技术的基础上，将电阻通过激光精调后，再将贴片元器件或裸芯片装配到陶瓷基板上的混合集成电路[2]。 厚膜混合集成电路基本工艺流程图见图1。 图1 厚膜工艺流程图 厚膜工艺与印制板工艺比较见表1。 2 电路版图设计 2.1 设计要求 将电路原理图（图2，图3）平面化设计在直径为34 mm的PCB板上（对电路进行分析后无需考虑相互干扰），外形尺寸图见图4。其中：序列号及电源为需要引出的引脚。 表1 厚膜工艺与印制板工艺比较 图2 原理图（1）
CMOS异或门集成电路课程设计
课程设计任务书 学生姓名：王帅军专业班级：电子1103班 指导教师：封小钰工作单位：信息工程学院 题目: CMOS异或门 初始条件： 计算机、ORCAD软件、L-EDIT软件 要求完成的主要任务:（包括课程设计工作量及其技术要求，以及说明书撰写等具体要求） 1、课程设计工作量：2周 2、技术要求： （1）学习ORCAD和L-EDIT软件。 （2）设计一个CMOS异或门电路。 （3）利用ORCAD和L-EDIT软件对该电路进行系统设计、电路设计和版图设计，并进行相应的设计、模拟和仿真工作。 3、查阅至少5篇参考文献。按《武汉理工大学课程设计工作规范》要求撰写设计报告书。全文用A4纸打印，图纸应符合绘图规范。 时间安排： 2014.12.29布置课程设计任务、选题；讲解课程设计具体实施计划与课程设计报告格式的要求；课程设计答疑事项。 2014.12.29-12.31学习ORCAD和L-EDIT软件，查阅相关资料，复习所设计内容的基本理论知识。 2015.1.1-1.8对CMOS异或门电路进行设计仿真工作，完成课设报告的撰写。 2015.1.9 提交课程设计报告，进行答辩。 指导教师签名：年月日 系主任（或责任教师）签名：年月日
目录 摘要............................................................................................................................................. I Abstract ...................................................................................................................................... I I 1绪论 (1) 2 异或门介绍 (2) 3仿真电路设计 (3) 3.1 ORCAD软件介绍 (3) 3.2仿真电路原理图 (4) 3.3仿真分析 (5) 4版图设计 (8) 4.1 L-EDIT软件介绍 (8) 4.2版图绘制 (8) 4.3 CMOS异或门版图DRC检查 (10) 5心得体会 (11) 参考文献 (12) 附录 (123)
Layout(集成电路版图)注意事项及技巧总结
Layout主要工作注意事项 ●画之前的准备工作 ●与电路设计者的沟通 ●Layout 的金属线尤其是电源线、地线 ●保护环 ●衬底噪声 ●管子的匹配精度 一、l ayout 之前的准备工作 1、先估算芯片面积 先分别计算各个电路模块的面积，然后再加上模块之间走线以及端口引出等的面积，即得到芯片总的面积。 2、Top-Down 设计流程 先根据电路规模对版图进行整体布局，整体布局包括：主要单元的大小形状以及位置安排；电源和地线的布局；输入输出引脚的放置等；统计整个芯片的引脚个数，包括测试点也要确定好，严格确定每个模块的引脚属性，位置。 3、模块的方向应该与信号的流向一致 每个模块一定按照确定好的引脚位置引出之间的连线 4、保证主信号通道简单流畅，连线尽量短，少拐弯等。 5、不同模块的电源，地线分开，以防干扰，电源线的寄生电阻尽可能较小，避免各模块的 电源电压不一致。 6、尽可能把电容电阻和大管子放在侧旁，利于提高电路的抗干扰能力。 二、与电路设计者的沟通
搞清楚电路的结构和工作原理明确电路设计中对版图有特殊要求的地方 包含内容：（1）确保金属线的宽度和引线孔的数目能够满足要求（各通路在典型情况和最坏情况的大小）尤其是电源线盒地线。 （2）差分对管，有源负载，电流镜，电容阵列等要求匹配良好的子模块。 （3）电路中MOS管，电阻电容对精度的要求。 （4）易受干扰的电压传输线，高频信号传输线。 三、layout 的金属线尤其是电源线，地线 1、根据电路在最坏情况下的电流值来确定金属线的宽度以及接触孔的排列方式和数目，以避免电迁移。 电迁移效应：是指当传输电流过大时，电子碰撞金属原子，导致原子移位而使金属断线。在接触孔周围，电流比较集中，电迁移更容易产生。 2、避免天线效应 长金属（面积较大的金属）在刻蚀的时候，会吸引大量的电荷，这时如果该金属与管子栅相连，可能会在栅极形成高压，影响栅养化层质量，降低电路的可靠性和寿命。 解决方案：（1）插一个金属跳线来消除（在低层金属上的天线效应可以通过在顶层金属层插入短的跳线来消除）。 （2）把低层金属导线连接到扩散区来避免损害。 3、芯片金属线存在寄生电阻和寄生电容效应 寄生电阻会使电压产生漂移，导致额外的噪声的产生 寄生电容耦合会使信号之间互相干扰 关于寄生电阻： （1）镜像电流镜内部的晶体管在版图上放在一起，然后通过连线引到各个需要供电的版图。
完整word版图的应用的实验报告
实验六图的应用及其实现 一、实验目的1．进一步功固图常用的存储结构。 2．熟练掌握在图的邻接表实现图的基本操作。 3．理解掌握AOV网、AOE网在邻接表上的实现以及解决简单的应用问题。二、实验内容 [题目一]：从键盘上输入AOV网的顶点和有向边的信息,建立其邻接表存储结构,然后对该图拓扑排序,并输出拓扑序列. 试设计程序实现上述AOV网的类型定义和基本操作,完成上述功能。 测试数据：教材图7.28 [题目二]：从键盘上输入AOE网的顶点和有向边的信息,建立其邻接表存储结构,输出其关键路径和关键路径长度。试设计程序实现上述AOE网类型定义和基本操作,完成上述功能。 测试数据：教材图7.29 三、实验步骤 ㈠、数据结构与核心算法的设计描述 基本数据结构： #define TRUE 1 #define FALSE 0 #define OK 1 #define ERROR 0 #define INFEASIBLE -1 typedef int Status; /* Status 是函数的类型,其值是函数结果状态代码，如OK 等*/ #define INFINITY INT_MAX //定义无穷大∞ #define MAX_VERTEX_NUM 20 typedef int VertexType; typedef int InfoType; typedef struct ArcNode // 表结点定义 { InfoType info; int adjvex; //邻接点域，存放与Vi邻接的点在表头数组中的位置 ArcNode *nextarc; //链域，指示依附于vi的下一条边或弧的结点， }ArcNode; typedef struct VNode //表头结点 { int data; //存放顶点信息 struct ArcNode *firstarc; //指示第一个邻接点 }VNode,AdjList[MAX_VERTEX_NUM];
异或门版图设计报告
西安科技大学 高新学院 微电子专业实验报告 专业：微电子 班级：1001 姓名：黄升 学号：1001050120 指导老师：王进军
设计软件：tanner软件 实验目的和要求： 1、掌握L-edit软件的基本设定和集成电路工艺和版图的图层关系。 2、根据性能和指标要求，明确设计要求和规则。 3、电路版图实现过程中电源线的走法。 4、掌握L-edit和S-edit仿真环境，完成异或门的仿真。 5、掌握LVS环境变量。 异或门版图的设计方法： 1、确定工艺规则。 2、绘制异或门版图。 3、加入工作电源进行分析。 4、与LVS比较仿真结果。 实验内容： 完成COMS异或门版图设计，COMS异或门原理如下，要求在S-edit 中画出每一电路元件，并给出输入输出端口及电源线和地线。（一）异或逻辑关系式及真值表：F=A⊕B=A′B+ AB′
（二）原理图： （三）版图：
（四）仿真分析： Main circuit:Module0 .include“E:\ProgramFiles\tannerEDA\T-Spice10.1\models\m12_125.md M1 N3 A Gnd Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M2 F B N3 Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M3 F N3 B Gnd NMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M4 N3 A Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M5 F B A Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u M6 F A B Vdd Vdd PMOS L=2u W=22u AD=66p PD=24u AS=66p PS=24u v7 Vdd Gnd 5.0 v8 B Gnd pulse(0.05.00 In In 100n 200n) v9 A Gnd pulse(0.05.00 In In 100n 400n) .tran In 800n .print tran v(A) v(B) v(F) End of main circuit:Module0
PCB图布线的经验总结
PCB图布线的经验总结 1.组件布置 组件布置合理是设计出优质的PCB图的基本前提。关于组件布置的要求主要有安装、受力、受热、信号、美观六方面的要求。 1.1.安装 指在具体的应用场合下，为了将电路板顺利安装进机箱、外壳、插槽，不致发生空间干涉、短路等事故，并使指定接插件处于机箱或外壳上的指定位置而提出的一系列基本要求。这里不再赘述。 1.2.受力 电路板应能承受安装和工作中所受的各种外力和震动。为此电路板应具有合理的形状，板上的各种孔（螺钉孔、异型孔）的位置要合理安排。一般孔与板边距离至少要大于孔的直径。同时还要注意异型孔造成的板的最薄弱截面也应具有足够的抗弯强度。板上直接"伸"出设备外壳的接插件尤其要合理固定，保证长期使用的可靠性。 1.3.受热 对于大功率的、发热严重的器件，除保证散热条件外，还要注意放置在适当的位置。尤其在精密的模拟系统中，要格外注意这些器件产生的温度场对脆弱的前级放大电路的不利影响。一般功率非常大的部分应单独做成一个模块，并与信号处理电路间采取一定的热隔离措施。 1.4.信号 信号的干扰PCB版图设计中所要考虑的最重要的因素。几个最基本的方面是：弱信号电路与强信号电路分开甚至隔离；交流部分与直流部分分开；高频部分与低频部分分开；注意信号线的走向；地线的布置；适当的屏蔽、滤波等措施。这些都是大量的论着反复强调过的，这里不再重复。 1.5.美观 不仅要考虑组件放置的整齐有序，更要考虑走线的优美流畅。由于一般外行人有时更强调前者，以此来片面评价电路设计的优劣，为了产品的形象，在性能要求不苛刻时要优先考虑前者。但是，在高性能的场合，如果不得不采用双面板，而且电路板也封装在里面，平时看不见，就应该优先强调走线的美观。下一小节将会具体讨论布线的"美学"。 2.布线原则 下面详细介绍一些文献中不常见的抗干扰措施。考虑到实际应用中，尤其是产品试制中，仍大量采用双面板，以下内容主要针对双面板。 2.1.布线"美学" 转弯时要避免直角，尽量用斜线或圆弧过渡。 走线要整齐有序，分门别类集中排列，不仅可以避免不同性质信号的相互干扰，也便于检查和修改。对于数字系统，同一阵营的信号线（如数据线、地址线）之间不必担心干扰的问题，但类似读、写、时钟这样的控制性信号，就应该独来独往，最好用地线保护起来。 大面积铺地（下面会进一步论述）时，地线（其实应该是地"面"）与信号线
D锁存器版图设计实验报告
第一章：绪论 1.1 简介 1.1.1 集成电路 集成电路版图设计是电路系统设计与集成电路工艺之间的中间环节。通过集成电路版图设计，将立体的电路系统转变为二维平面图形。利用版图制作掩模板，就可以由这些图形限定工艺加工过程，最终还原为基于半导体材料的立体结构。 以最基本的MOS器件为例，工艺生产出的器件应该包含源漏扩散区、栅极以及金属线等结构层。按照电路设计的要求，在版图中用不同图层分别表示这些结构层，画好各个图层所需的图形，图形的大小等于工艺生产得到的器件尺寸。正确摆放各图层图形之间的位置关系，绘制完成的版图基本就是工艺生产出的器件俯视图。 器件参数如MOS管的沟道尺寸，由电路设计决定，等于有源区与栅极重叠部分的尺寸。其他尺寸由生产工艺条件决定，不能随意设定。 在工艺生产中，相同结构层相连即可导电，而不同结构层之间是由氧化层隔绝的，相互没有连接关系，只有制作通孔才能在不同结构层之间导电。与工艺生产相对应的版图中默认不同图层之间的绝缘关系，因此可以不必画氧化层，却必须画各层之间的通孔。另外，衬底在版图设计过程中默认存在，不必画出。而各个N阱、P阱均由工艺生产过程中杂质掺杂形成，版图中必须画出相应图形。 1.1.2 版图设计基本知识 版图设计是创建工程制图（网表）的精确的物理描述的过程，而这一物理描述遵守由制造工艺、设计流程以及仿真显示为可行的性能要求所带来的一系列约束。版图设计得好坏，其功能正确与否，必须通过验证工具才能确定。版图的验证通常包括三大部分：设计规则检查(DRC)、电学规则检查(ERC)和版图与电路图对照(LVS)。只有通过版图验证的芯片设计才进行制版和工艺流片。 设计规则的验证是版图与具体工艺的接口, 因此就显得尤为重要, Cadence 中进行版图验证的工具主要有dracula和diva。Dracula 为独立的验证工具, 不仅可以进行设计规则验证(DRC) , 而且可以完成电学规则验证(ERC)、版图与电路验证(LV S)、寄生参数提取(L PE) 等一系列验证工作, 功能强于Diva。 1.2 软件介绍 Cadence是一个大型的EDA软件，它几乎可以完成电子设计的方方面面，包括ASIC 设计、FPGA设计和PCB板设计。Cadence在仿真、电路图设计、自动布局布线、
PCB版图设计报告
兰州交通大学电信学院课程设计实验报告 实验名称:负反馈放大电路PCB设计 无线话筒PCB设计(选作) 试验日期: 2012年6月25日 班级: 电子科学与技术092班 姓名: 刘光智 学号: 200910112
Altium designer简介 Altium Designer 提供了唯一一款统一的应用方案，其综合电子产品一体化开发所需的所有必须技术和功能。Altium Designer 在单一设计环境中集成板级和FPGA系统设计、基于FPGA和分立处理器的嵌入式软件开发以及PCB版图设计、编辑和制造。并集成了现代设计数据管理功能,使得Altium Designer成为电子产品开发的完整解决方案－一个既满足当前，也满足未来开发需求的解决方案。 一、实验目的 1.了解并学会运用Altium designer软件绘制简单PCB 2.会运用Alitum designer软件设计库元件 3.掌握印刷电路板布线流程 4.掌握印刷电路板设计的基本原则 二、设计内容 1.要求用Alitum designer软件画出电路原理图 2.按照所画原理图自动生成PCB版图 3.会自己设计元件和库 三、实验步骤(负反馈放大器PCB设计) 1、新建工程、为工程添加项目：在D盘新建一个自己的文件夹重命名为ffk，运行Alitum designer软件，然后单击文件/新建/工程/PCB工程,然后右击所建的PCB工程选择给工程添加原理图,然后添加PCB,建完PCB工程保存工程到D/ffk内,保存时三个文件都命名为ffk.扩展名 2、画原理图：在原理图窗口画出所要画的PCB原理图，本次实验所画电路图如图1： 图1 3、对所画电路图进行编译:点击工程/Compile Document mic.SchDoc,然后点击工程/Compile PCB Project PCB_mic.PrjPCB,然后打开Messages窗口查看编译结果,若有错误按照提示对错误进行改正再编译,直至没有错误结束编译
版图LAYOUT布局经验总结94条
layout布局经验总结 布局前的准备: 1 查看捕捉点设置是否正确.08工艺为0.1,06工艺为0.05,05工艺为0.025. 2 Cell名称不能以数字开头.否则无法做DRACULA检查. 3 布局前考虑好出PIN的方向和位置 4 布局前分析电路，完成同一功能的MOS管画在一起 5 对两层金属走向预先订好。一个图中栅的走向尽量一致，不要有横有竖。 6 对pin分类,vdd,vddx注意不要混淆,不同电位(衬底接不同电压)的n井分开.混合信号的电路尤其注意这点. 7 在正确的路径下(一般是进到~/opus)打开icfb. 8 更改cell时查看路径,一定要在正确的library下更改,以防copy过来的cell是在其他的library下,被改错. 9 将不同电位的N井找出来. 布局时注意: 10 更改原理图后一定记得check and save 11 完成每个cell后要归原点 12 DEVICE的个数是否和原理图一至(有并联的管子时注意)；各DEVICE的尺寸是否和原理图一至。一般在拿到原理图之后，会对布局有大概的规划，先画DEVICE，(DIVECE 之间不必用最小间距,根据经验考虑连线空间留出空隙)再连线。画DEVICE后从EXTRACTED中看参数检验对错。对每个device器件的各端从什么方向,什么位置与其他物体连线必须先有考虑(与经验及floorplan的水平有关). 13 如果一个cell调用其它cell，被调用的cell的vssx,vddx,vssb,vddb如果没有和外层cell连起来，要打上PIN,否则通不过diva检查.尽量在布局低层cell时就连起来。 14 尽量用最上层金属接出PIN。 15 接出去的线拉到cell边缘,布局时记得留出走线空间. 16 金属连线不宜过长； 17 电容一般最后画，在空档处拼凑。 18 小尺寸的mos管孔可以少打一点. 19 LABEL标识元件时不要用y0层，mapfile不认。 20 管子的沟道上尽量不要走线;M2的影响比M1小. 21 电容上下级板的电压注意要均匀分布；电容的长宽不宜相差过大。可以多个电阻并联. 22 多晶硅栅不能两端都打孔连接金属。 23 栅上的孔最好打在栅的中间位置. 24 U形的mos管用整片方形的栅覆盖diff层,不要用layer generation的方法生成U形栅. 25 一般打孔最少打两个 26 Contact面积允许的情况下,能打越多越好,尤其是input/output部分,因为电流较大.但如果contact阻值远大于diffusion则不适用.传导线越宽越好,因为可以减少电阻值,但也增加了电容值. 27 薄氧化层是否有对应的植入层 28 金属连接孔可以嵌在diffusion的孔中间.
数字集成电路设计实验报告
哈尔滨理工大学数字集成电路设计实验报告 学院：应用科学学院 专业班级：电科12 - 1班 学号：32 姓名：周龙 指导教师：刘倩 2015年5月20日
实验一、反相器版图设计 1.实验目的 1）、熟悉mos晶体管版图结构及绘制步骤； 2）、熟悉反相器版图结构及版图仿真； 2. 实验内容 1）绘制PMOS布局图； 2）绘制NMOS布局图； 3）绘制反相器布局图并仿真； 3. 实验步骤 1、绘制PMOS布局图： (1) 绘制N Well图层；(2) 绘制Active图层； (3) 绘制P Select图层； (4) 绘制Poly图层； (5) 绘制Active Contact图层；(6) 绘制Metal1图层； (7) 设计规则检查；(8) 检查错误； (9) 修改错误； (10)截面观察； 2、绘制NMOS布局图： (1) 新增NMOS组件；(2) 编辑NMOS组件；(3) 设计导览； 3、绘制反相器布局图： (1) 取代设定；(2) 编辑组件；(3) 坐标设定；(4) 复制组件；(5) 引用nmos组件；(6) 引用pmos组件；(7) 设计规则检查；(8) 新增PMOS基板节点组件；(9) 编辑PMOS基板节点组件；(10) 新增NMOS基板接触点； (11) 编辑NMOS基板节点组件；(12) 引用Basecontactp组件；(13) 引用Basecontactn 组件；(14) 连接闸极Poly；(15) 连接汲极；(16) 绘制电源线；(17) 标出Vdd 与GND节点；(18) 连接电源与接触点；(19) 加入输入端口；(20) 加入输出端口；(21) 更改组件名称；(22) 将布局图转化成T-Spice文件；(23) T-Spice 模拟； 4. 实验结果 nmos版图
集成电路版图设计报告
北京工业大学集成电路板图设计报告 姓名：张靖维 学号：12023224 2015年 6 月 1日
目录 目录 (1) 1 绪论 (2) 1.1 介绍 (2) 1.1.1 集成电路的发展现状 (2) 1.1.2 集成电路设计流程及数字集成电路设计流程 (2) 1.1.3 CAD发展现状 (3) 2 电路设计 (4) 2.1 运算放大器电路 (4) 2.1.1 工作原理 (4) 2.1.2 电路设计 (4) 2.2 D触发器电路 (12) 2.2.1 反相器 (12) 2.2.2 传输门 (12) 2.2.3 与非门 (13) 2.2.4 D触发器 (14) 3 版图设计 (15) 3.1 运算放大器 (15) 3.1.1 运算放大器版图设计 (15) 3.2 D触发器 (16) 3.2.1 反相器 (16) 3.2.2 传输门 (17) 3.2.3 与非门 (17) 3.2.4 D触发器 (18) 4 总结与体会 (19)
1 绪论 随着晶体管的出现，集成电路随之产生，并极大地降低了电路的尺寸和成本。而由于追求集成度的提高，渐渐设计者不得不利用CAD工具设计集成电路的版图，这样大大提高了工作效率。在此单元中，我将介绍集成电路及CAD发展现状，本次课设所用EDA工具的简介以及集成电路设计流程等相关内容。 1.1介绍 1.1.1集成电路的发展现状 2014年，在国家一系列政策密集出台的环境下，在国内市场强劲需求的推动下，我国集成电路产业整体保持平稳较快增长，开始迎来发展的加速期。随着产业投入加大、技术突破与规模积累，在可以预见的未来，集成电路产业将成为支撑自主可控信息产业的核心力量，成为推动两化深度融合的重要基础。、 1.1.2集成电路设计流程及数字集成电路设计流程 集成电路设计的流程一般先要进行软硬件划分，将设计基本分为两部分：芯片硬件设计和软件协同设计。芯片硬件设计包括：功能设计阶段，设计描述和行为级验证，逻辑综合，门级验证（Gate-Level Netlist Verification），布局和布线。模拟集成电路设计的一般过程：电路设计，依据电路功能完成电路的设计；.前仿真，电路功能的仿真，包括功耗，电流，电压，温度，压摆幅，输入输出特性等参数的仿真；版图设计（Layout），依据所设计的电路画版图；后仿真，对所画的版图进行仿真，并与前仿真比较，若达不到要求需修改或重新设
三输入或门版图设计的
1绪论 1.1 设计背景 随着集成电路技术的日益进步，使得计算机辅助设计（CAD）技术已成为电路设计师不可缺少的有力工具[1]。国内外电子线路CAD软件的相继推出与版本更新，使CAD技术的应用渗透到电子线路与系统设计的各个领域，如芯片版图的绘制、电路的绘图、模拟电路仿真、逻辑电路仿真、优化设计、印刷电路板的布线等。CAD技术的发展使得电子线路设计的速度、质量和精度得以保证。在众多的CAD工具软件中，Spice程序是精度最高、最受欢迎的软件工具，tanner是用来IC版图绘制软件，许多EDA系统软件的电路模拟部分是应用Spice程序来完成的，而tanner软件是一款学习阶段应用的版图绘制软件，对于初学者是一个上手快，操作简单的EDA软件。 Tanner集成电路设计软件是由Tanner Research 公司开发的基于Windows平台的用于集成电路设计的工具软件。该软件功能十分强大，易学易用，包括S-Edit，T-Spice，W-Edit，L-Edit与LVS，从电路设计、分析模拟到电路布局一应俱全。其中的L-Edit版图编辑器在国内应用广泛，具有很高知名度。 L-Edit Pro是Tanner EDA软件公司所出品的一个IC设计和验证的高性能软件系统模块，具有高效率，交互式等特点，强大而且完善的功能包括从IC设计到输出，以及最后的加工服务，完全可以媲美百万美元级的IC设计软件。L-Edit Pro包含IC设计编辑器(Layout Editor)、自动布线系统(Standard Cell Place & Route)、线上设计规则检查器（DRC）、组件特性提取器（Device Extractor）、设计布局与电路netlist的比较器(LVS)、CMOS Library、Marco Library，这些模块组成了一个完整的IC设计与验证解决方案[2]。L-Edit Pro丰富完善的功能为每个IC设计者和生产商提供了快速、易用、精确的设计系统。 虽然SPICE开发至今已超过20年，然而其重要性并未随着制程的进步而降低。就国内的设计环境而言，商用的SPICE模拟软件主要有Hspice、Pspice、SBTspice、SmartSpice与Tspice等。 HSpice是Spice程序应用在PC上的程序，它的主要算法与Spice相同。
版图要点
匹配性设计： 作者通过查阅参考资料及版图经验,总结出以下几个匹配原则: 1.匹配器件相互靠近放置:两个器件相互放置越近,其匹配度就越高; 2.保持器件的方向一致:在工艺中,不同的方向多晶桂刻烛的速度及精度都是不一样的,因此需要保持多晶娃的方向一致; 3.选择一个中间值作为根部件:当几个器件需要匹配时,选择一个中间值的根部件可以快速有效进行串联或者并联; 4.采用指状交叉方式排列:任何器件甚至金属连线,只要两个以上就可以采用类似ABABAB交叉排列; 5.采用共质心版图:差分输入对通常采用共质心版图; 6.使用虚拟器件(Dummy):在工艺中,扩散的相互作用与多晶桂的刻烛速率变化都是无法避免的,增加Drnnmy的目的是给需要匹配的器件提供相同的工艺环境以保证扩散及刻烛的一致性,通常,Dummy都自身短接,或高电位或地电位; 7.版图每个部分都要匹配:例如:连线匹配,通孔匹配甚至寄生参数匹配等。 总体版图设计技术： 1.根据电路芯片封装引脚的排布确定各Pad布局从而确定各个子电路模块的位置; 2.相关联的模块要尽可能的放置在一起,各个模块之间一定要留够距离,方便输入及输出信号的连接走线; 3.模块输入信号与输出信号的方位一致,一般规定:输入信号在模块左侧,输出信号在模块右侧; 3.噪声模块和敏感模块要尽可能的远离 4.在不影响版图面积前提下,电源线和地线尽可能的宽,一般情况下,宽度10um为宜; 5.采用隔离环Guard Ring,隔离噪声影响; 6.模拟电路的金属连线需要倒角,而数字电路不需要倒角,一般是45°角; 7.同一层金属走线方向要保持一致,例如:金属1横方向,金属2竖方向; 8.整体电路版图拼成一个长条型,最好具有一定的对称型。
ADS实验报告
射频微波EDA课程报告 学院： 班级： 姓名： 学号： 指导老师： 2015年5月
一、本课设学习目的 通过射频微波EDA课程设计的学习，在学习EDA仿真软件ADS使用方法的基础上，掌握最基本的射频无源/有源电路的工作原理与系统仿真设计。加深对于EDA的理解，并将理论与实践相结合，用实践证明理论，更深入掌握EDA。 二、本课设报告内容 （一）、利用ADS进行放大器匹配电路设计。要求：1）使用晶体管为bjt_pkg （参数beta=50），2）中心频率为1900MHz，对应的S21>30dB，S11和S22<-30dB。1）相关电路原理简介： （一）1.导入ac_vcc.dns，按照书本所示更改电路图，添加终端负载等元件，写入改变终端阻抗的方程： 2）必要的设计参数、步骤、仿真电路图 2.开始仿真，引入S21的矩形图，并插入标志，得到如下：
3.运行仿真，输出portZ （2）数据列表，可以看出，当频率大于等于400MHz 时，负载阻抗为35欧： 4.在数据显示窗中计算感抗，容抗值： （3）插入列表，显示电感值和感抗范围: freq 100.0 M Hz 200.0 M Hz 300.0 M Hz 400.0 M Hz 500.0 M Hz 600.0 M Hz 700.0 M Hz 800.0 M Hz 900.0 M Hz 1.000 GHz 1.100 GHz 1.200 GHz 1.300 GHz 1.400 GHz 1.500 GHz 1.600 GHz 1.700 GHz 1.800 GHz 1.900 GHz 2.000 GHz 2.100 GHz 2.200 GHz 2.300 GHz 2.400 GHz 2.500 GHz 2.600 GHz 2.700 GHz 2.800 GHz 2.900 GHz 3.000 GHz 3.100 GHz 3.200 GHz 3.300 GHz 3.400 GHz 3.500 GHz 3.600 GHz 3.700 GHz PortZ(2) 50.000 / 0.000 50.000 / 0.000 50.000 / 0.000 35.000 / 0.000 35.000 / 0.000 35.000 / 0.000 35.000 / 0.000 35.000 / 0.000 35.000 / 0.000 35.000 / 0.000 35.000 / 0.000 35.000 / 0.000 35.000 / 0.000 35.000 / 0.000 35.000 / 0.000 35.000 / 0.000 35.000 / 0.000 35.000 / 0.000 35.000 / 0.000 35.000 / 0.000 35.000 / 0.000 35.000 / 0.000 35.000 / 0.000 35.000 / 0.000 35.000 / 0.000 35.000 / 0.000 35.000 / 0.000 35.000 / 0.000 35.000 / 0.000 35.000 / 0.000 35.000 / 0.000 35.000 / 0.000 35.000 / 0.000 35.000 / 0.000 35.000 / 0.000 35.000 / 0.000 35.000 / 0.000
版图设计实验报告
版图设计实验报告 课程名称：集成电路版图设计 姓名： 学号； 专业；电子科学与技术 教师；老师
目录 （一）实验目的 (3) （二）实验步骤 (4) 1，搭建环境···································································································· 2，运用ic6151··························································································· 3，作图··········································································································· 4，Run DRC·························································································· 5，画原理图··························································································· 6，Run LVS········································································································（三）实验总结·················································································································
四输入或非门电路和版图设计说明
成绩评定表
课程设计任务书
目录 目录 .................................................................. III 1.绪论 (1) 1.1 设计背景 (1) 1.2 设计目标 (1) 2.四输入或非门 (2) 2.1 四输入或非门电路结构 (2) 2.2 四输入或非门电路仿真 (3) 2.3 四输入或非门的版图绘制 (4) 2.4 四输入或非门的版图电路仿真 (5) 2.5 LVS检查匹配 (6) 总结 (7) 附录一：原理图网表 (9) 附录二：版图网表 (10)
1.绪论 1.1 设计背景 Tanner集成电路设计软件是由Tanner Research 公司开发的基于Windows平台的用于集成电路设计的工具软件。该软件功能十分强大，易学易用，包括S-Edit，T-Spice，W-Edit，L-Edit与LVS，从电路设计、分析模拟到电路布局一应俱全。其中的L-Edit 版图编辑器在国内应用广泛，具有很高知名度。 L-Edit Pro是Tanner EDA软件公司所出品的一个IC设计和验证的高性能软件系统模块，具有高效率，交互式等特点，强大而且完善的功能包括从IC设计到输出，以及最后的加工服务，完全可以媲美百万美元级的IC设计软件。L-Edit Pro包含IC设计编辑器(Layout Editor)、自动布线系统(Standard Cell Place & Route)、线上设计规则检查器（DRC）、组件特性提取器（Device Extractor）、设计布局与电路netlist的比较器(LVS)、CMOS Library、Marco Library，这些模块组成了一个完整的IC设计与验证解决方案。L-Edit Pro丰富完善的功能为每个IC设计者和生产商提供了快速、易用、精确的设计系统。 1.2 设计目标 1.用tanner软件中的原理图编辑器S-Edit编辑四输入或非门电路原理图。 2.用tanner软件中的TSpice对四输入或非门电路进行仿真并观察波形。 3.用tanner软件中的L-Edit绘制四输入或非门版图，并进行DRC验证。 4.用tanner软件中的TSpice对四输入或非门的版图电路进行仿真并观察波形。 5.用tanner软件中的layout-Edit对四输入或非门进行LVS检验观察原理图与版图的匹配程度。
版图重点总结
第一章基本概念 (1) ☆☆集成电路：Integrated Circuit ，缩写IC IC是通过一系列特定的加工工艺，将晶体管、二极管等有源器件和电阻、电容、电感等无源器件，按照一定的电路互连，“集成”在一块半导体晶片（如硅或砷化镓）上，封装在一个外壳内，执行特定电路或系统功能的一种器件。 (2)特征尺寸定义为器件中最小线条宽度(对MOS器件而言，通常指器件栅电极所决定的沟道几何长度)，也可定义为最小线条宽度与线条间距之和的一半。 (3)就设计方法而言，设计集成电路的方法可以分为三种方式： 全定制（Full-Custom Design Approach） 半定制（Semi-Custom Design Approach） （标准单元、积木块、门阵列、门海） 可编程IC （PLD：Programmable Logic Device） （PROM 、GAL 、PLA、PAL、PLD 、FPGA ） （4）☆☆积木块法(BB)与标准单元法（sc）不同之处是：第一，它既不要求每个单元（或称积木块）等高，也不要求等宽。每个单元可根据最合理的情况单独进行版图设计，因而可获得最佳性能。设计好的单元存入库中备调用。第二，它没有统一的布线通道，而是根据需要加以分配。 （5）☆☆门阵列方法与门海方法的比较 门阵列方法的设计特点： 设计周期短，设计成本低，适合设计适当规模、中等性能、要求设计时间短、数量相对较少的电路。 不足：设计灵活性较低；门利用率低；芯片面积浪费。 门海方法的设计特点： 门利用率高，集成密度大，布线灵活，保证布线布通率。 不足：仍有布线通道，增加通道是单元高度的整数倍，布线通道下的晶体管不可用。（6）集成电路设计：根据电路功能和性能要求，在正确选择系统配置、电路形式、器件结构、工艺方案和设计规则的情况下，尽量减小芯片面积，降低设计成本，缩短设计周期以保证全局优化，设计出满足需求的集成电路。其最终的输出结果是掩膜版图，通过制版和工艺流片可以得到所需的集成电路。 （7）版图是一组相互套合的图形，各层版图相应于不同的工艺步骤，每一层版图用不同的图案来表示，版图与所采用的制备工艺紧密相关。 （8）版图设计：根据逻辑与电路功能和性能要求以及工艺水平要求来设计光刻用的掩膜版图，是集成电路设计的最终输出。 （9）布图规划：在一定约束条件下对设计进行物理划分，并初步确定芯片面积和形状、单元区位置、功能块的面积形状和相对位置、I/O位置，产生布线网格，还可以规划电源、地线以及数据通道分布。 （10）布局：根据级别最低的功能块中各基本单元直接的连接关系或较高级别的功能块中各较小功能块之间的连接关系，分配各基本单元或较小功能块的位置，使芯片面积尽可能的小。（11）布线：进行单元间或功能块间的连接，合理分配布线空间，使布线均匀，布通率达到百分之百。
[整理]IC项目单6.
深圳职业技术学院 Shenzhen Polytechnic 实训（验）项目报告Training Item Report
编制部门:电信学院 编制人:赵杰 审核人 编制日期： 2011-2-20 深 圳 职 业 技 术 学 院 Shenzhen Polytechnic 实 训（验）项 目 单 Training Item
5. 利用L-EDIT设计二输入异或门版图 1）在已经有的工程（project）中，建立一个新的cell，命名为xor2 2）将倒相器inv和传输门tran（两个MOS管）的版图instance到新建cell中，并对其flatten 3）对instance得到的版图进行修改，选择正确MOS管尺寸，并进行正确连接，成为两输入异或门版图，并进行DRC检查修改相应错误 4) 在电路的输入、输出端口，以及Vdd与Gnd 5）进行CMOS异或门版图网表抽取，加入仿真命令，进行瞬时和直流分析 Tool Extract General选项 Extract Definition File: c:\Tanner\spr\morbn20.ext Spice Extract Output File: d:\design\xor2.spc Output选项 Comment: √ Write Node name ? Names √ Write Verbose Spice Statement Spice Include Statement . Include c:\tanner\models\ml2_125.md 6）注意各个MOS管尺寸的选取和连接 7）截面观察：TOOLS CROSS-SECTION 8）观察二输入异或门版图设计成果，可单独显示某一图层，或某些特定图层 9）T-SPICE模拟 采用实训4、5的方法，在得到的xor2.spc文件中，插入相应的命令，进行二输入异或门版图的瞬时和直流模拟。 下图为CMOS二输入异或门的参考版图。