实验七 计数器

实验七计数器

学院：信息科学与技术学院

专业：电子信息工程

姓名：刘晓旭

学号：2011117147

一．实验目的

1掌握中规模集成计数器74LS160，161的逻辑功能及使用方法

2.掌握74LS160计数器的级联方法

3.学习用中规模集成计数器实现任意进制计数器

二．实验器材

74LS161，74LS00，74LS160

三．实验内容

1验证74LS160，74LS161，74LS190，74LS191的功能

（1）验证74LS160的功能

电路如图（1）所示

图1

当L D’=0，C R’=1时，处于同步预置状态，如图2

图2

当L D’1，C R’=1，ET*EP=0时，电路工作在保持状态，如图3

图3

此时不管A,B,C,D的状态如何，Q A,Q B,Q C,Q D的状态只显示保持前的状态。L D’=1，C R’=1，ET*EP=1时，电路工作在计数状态，如图4所示:

图4

Rco是进位端。综上所述，满足其功能表（1）

（2

电路如图5所示：

图5

当L D’=0，C R’=1时，处于同步预置状态，如图6；

当L D’1，C R’=1，ET*EP=0时，电路工作在保持状态，如图7 L D’=1，C R’=1，ET*EP=1时，电路工作在计数状态，如图8

图6

图7

图8 经验证满足特性表2：

（3）验证74LS191的功能

电路如图9所示

图9

当s’=1,LD’=1时，处于保持状态，如图10

图10

当LD’=-0时，处于预置数状态，如图11

图11

当LD’=1，U’/D=0时，处于加法计数状态，而当LD’=1，U’/D=1，处于减法计数状态如图12

图12

MAX/MIN表示，加法减法计数的状态显示灯，当每加到或者减到需要进位或退位时，该灯亮。

经验证满足特性表3

（4

退位需满足10，才可以使进位、退位灯亮。

2.用74LS161设计模13计数器，并用数码显示管显示实验结果。

电路如图13

图13

实验分析：该电路使用置0法，当电路计数到12时，自动清0，又因为二进制数转换成BCD码，需要加6，故采用加法器4008BD。.开关J1，是清零端，当在计数状态时，切换至低电平，既可以完成清零工作。

图14

3.设计用3位数码显示管指示的60进制计数器，并用3只开关控制数据保持，计数，清零功能。

电路如图15所示：

图15

当开关J1，J2同时接高电平，J3接时钟脉冲时，电路处于计数状态。如图16所示：

图16

当开关J1=0，J2接高电平，J3接时钟脉冲时，电路处于保持状态，如图17

图17

当开关J1，J2接低电平，J3接时钟脉冲时，电路处于清零状态，如图18

图18

4设计一个可控分频器，使分频比可为1/2,1/3,1/4,1/5,1/6,1/7,1/8,1/9,变化.CP脉冲的分频结果用示波器显示，分频值用数码管显示。

电路如图19所示：

图19

分频结果如图：

3分频

5分频

7分频

74ls160构成n进制计数器应用

实验74ls160组成n进制计数器 一、实验内容 1．掌握集成计数器的功能测试及应用 2．用异步清零端设计6进制计数器，显示选用数码管完成。 二、演示电路 74LS160十进制计数器连线图如图1所示。 图1 74LS160十进制计数器连线图 74161的功能表如表1所示。由表1可知，74161具有以下功能： ①异步清零 当CR（CLR’）=0时，不管其他输入端的状态如何（包括时钟信号CP），计数器输出将被直接置零，称为异步清零。 ②同步并行预置数 在CR=1的条件下，当LD(LOAD’)=0、且有时钟脉冲CP 的上升沿作用时，D0、D1、D2、D3输入端的数据将分别被Q0～Q3所接收。由于这个置数操作要与CP 上升沿同步，且D0、D1、D2、D3的数据同时置入计数器，所以称为同步并行置数。 ③保持 在CR=LD=1的条件下,当EN T=EN P=0,即两个计数使能端中有0时,不管有无CP脉冲作用，计数器都将保持原有状态不变(停止计数)。需要说明的是，当EN P=0, EN T=1时，进位输出C也保持不变；而当ENT=0时，不管EN P状态如

何，进位输出RCO=0。 ④ 计数 当CR =LD =EN P =EN T =1时，74161处于计数状态,电路从0000状态开始，连续输入16个计数脉冲后，电路将从1111状态返回到0000状态，R CO 端从高电平跳变至低电平。可以利用R CO 端输出的高电平或下降沿作为进位输出信号。 连上十进制加法计数器160，电路如图1所示，给2管脚加矩形波，看数码管显示结果，并记录显示结果。 三、用160和与非门组成6进制加法计数器-用异步清零端设计 74160从0000状态开始计数，当输入第6个CP 脉冲（上升沿）时，输出Q 3 Q 2 Q 1 Q 0＝0110，此时03Q Q CR ==0，反馈给CR 端一个清零信号，立即使Q 3 Q 2 Q 1 Q 0返回0000状态，接着,CR 端的清零信号也随之消失，74160重新从0000状态开始新的计数周期。 反馈归零逻辑为代码中为1的Q 相与非。n n Q Q CR 12= 电路如图2所示，给2管脚加矩形波，看数码管显示结果，并记录显示结果。

集成计数器及寄存器的运用 实验报告

电子通信与软件工程 系2013-2014学年第2学期 《数字电路与逻辑设计实验》实验报告 --------------------------------------------------------------------------------------------------------------------- 班级: 姓名: 学号: 成绩: 同组成员: 姓名: 学号: --------------------------------------------------------------------------------------------------------------------- 一、 实验名称:集成计数器及寄存器的运用 二、实验目的: 1、熟悉集成计数器逻辑功能与各控制端作用。 2、掌握计数器使用方法。 三、 实验内容及步骤: 1、集成计数器74LS90功能测试。74LS90就是二一五一十进制异步计数器。逻辑简图为图8、1所示。 四、 五、 图8、1 六、 74LS90具有下述功能: ·直接置0(1)0(2)0(.1)R R ,直接置9(S9(1,·S,.:,＝1) ·二进制计数(CP 、输入QA 输出) ·五进制计数(CP 2输入Q D Q C Q B 箱出) ·十进制计数(两种接法如图8.2A 、B 所示) ·按芯片引脚图分别测试上述功能,并填入表 8、1、表8、2、表8、3中。

图8、2 十进制计数器 2、计数器级连 分别用2片74LS90计数器级连成二一五混合进制、十进制计数器。 3、任意进制计数器设计方法 采用脉冲反馈法(称复位法或置位法)。可用74LS90组成任意模(M)计数器。图8、3就是用74LS90实现模7计数器的两种方案,图(A)采用复位法。即计数计到M异步清0。图(B)采用置位法,即计数计到M一1异步置0。 图8、3 74LS90 实现七进进制计数方法 （1）按图8、3接线,进行验证。 （2）设计一个九进制计数器并接线验证。 （3）记录上述实验的同步波形图。 四、实验结果:

实验7 计数器

CHANGZHOU INSTITUTE OF TECHNOLOGY 题目7：计数器 二级学院（直属学部）：延陵学院 专业：电气工程及其自动化班级：10电Y3 学生姓名：学号：

1、学习80C51单片机计数器的使用和编程 2、熟悉计数器中断处理程序的编程 二、实验电路

四、实验操作和调试 通过引脚T0从外部输入3个计数脉冲后触发中断，在T0的计数中断服务程序中，接在P0口的绿色LED闪烁3次，返回主程序。 引脚T1从外部输入6个计数脉冲后触发中断，在T1的计数中断服务程序中，接在P2口的红色LED闪烁6次，返回主程序。 T0和T1总的中断次数在P1口的7段BCD数码管中显示。 五、实验程序 #include #include #define TRUE 1 #define uchar unsigned char uchar time0IntCounter=0; //定时器0溢出计数 uchar time1IntCounter=0; //定时器1溢出计数 uchar totalIntTimes=0; //总中断次数 void time(unsigned int ucMs); //延时单位：ms

void main(void) { TMOD=0x066; //设置外部中断0和1为外部脉冲输入计数器，设工作方式1,16位计数器 TH0=0xFF;TL0=0xFD; //设置计数器0的初值FFFDH,3个计数脉冲产生中断 TH1=0xFF;TL1=0xFA; //设置计数器1的初值FFFAH,6个计数脉冲产生中断 TR0=1; //开启定时器0 TR1=1; //开启定时器1 IE=0x8a; //开启定时器0和1中断 P1=totalIntTimes; //总中断次数送P1 while(1){} //等待定时器0和1中断 } /************定时器0中断服务程序*****/ void timer0(void) interrupt 1 { unsigned char counter; //循环次数计数 EA=0; //关总中断 TR0=0; //停止计时 totalIntTimes++; //总中断次数加1 P1= totalIntTimes; //总中断次数送P1 for(counter=0;counter<255;counter++) { P0=0; //点亮P0口LED1 time(300); //延时300ms P0=0xff; //熄灭P0口LED1 time(300); //延时300ms } TH0=0xFF;TL0=0xFD; //设置计数器0的初值FFFDH,3个计数脉冲产生中断 TR0=1; //开启定时器0 EA=1; //开总中断 } /************定时器1中断服务程序*****/ void timer1(void) interrupt 3 { unsigned char counter; //循环次数计数 EA=0; //关总中断 TR1=0; //停止计时 totalIntTimes++; //总中断次数加1 P1=totalIntTimes; //总中断次数送P1

计数进制可变的计数器设计

数字电子技术基础自主实验 班级：1201106 学号：1120110618 姓名: 陈振鑫

姓名班级学号 实验日期节次教师签字成绩 实验名称：计数进制可变的计数器设计 一、实验目的 利用74LS138（3线－8线译码器），74LS253（4选1数据选择器），74LS161（同步十进制加法计数器）三个芯片组合，利用清零法组成模数可以改变的加法计数器。 二、实验设备名称，型号 1.实验电路箱 2.直流稳压电源 3.74LS138、74LS253 、74LS161等芯片 4.导线若干 5.数字万用表 74ls138 74ls161

74ls253 三、实验电路图 四、设计思路及方案 设计思路：将计数器的输出作为译码器的输入端，译码数通过数据选择器，输出低点平，利用同步十进制加法计数器74LS161的清零端将计数器清零。 设计方案：电路图如图上图所示，74LS161计数器输出端QdQcQbQa分别与74LS138的输入端B0B1B2和输入使能端E2（高电平有效）相连，译码器的输出端Y0Y1Y6Y7与四选一数据

选择器输入端相连，输出端与计数器清零端相连。当E3＝1，B2B1B0从000到111变化时Y1～Y7分别被选中，当MN分别取00～11时，便可实现改变计数器当进制。 五、实验步骤 1.检查导线通断后按电路图连好电路，QdQcQbQa端接数码显示管，CP端接手动计数脉冲，MN端设为00，检查无误后接通电源； 2.接通电源连续发动计数脉冲至CP端，观察数码显示，使计数器进入主计数循环； 3.按表测量并记录数据； 4.分别设MN＝01，10，11，重复上述步骤； 5.分析实验结果。 六、仿真结果

实验六计数器及其应用

实验六计数器及其应用 一、实验目的 1、学习用集成触发器构成计数器的方法 2、掌握中规模集成计数器的使用及功能测试方法 3、运用集成计数计构成1/N分频器 二、实验原理 1、用D触发器构成异步二进制加／减计数器 图1是用四只D触发器构成的四位二进制异步加法计数器，它的连接特点是将每只D触发器接成T'触发器，再由低位触发器的Q端和高一位的CP端相连接。 图1 四位二进制异步加法计数器 2、中规模十进制计数器 CC40192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如图2所示。 图2 CC40192引脚排列及逻辑符号 图中LD—置数端 CP U —加计数端 CP D —减计数端

CO—非同步进位输出端BO—非同步借位输出端 D 0、D 1 、D 2 、D 3 —计数器输入端 Q 0、Q 1 、Q 2 、Q 3 —数据输出端 CR—清除端 CC40192（同74LS192，二者可互换使用）的功能如表9－1，说明如下： 表9－1 3、计数器的级联使用 图3是由CC40192利用进位输出CO控制高一位的CP U 端构成的加数级联图。 图3 CC40192级联电路 4、实现任意进制计数 (1) 用复位法获得任意进制计数器 假定已有N进制计数器，而需要得到一个M进制计数器时，只要M＜N，用复位法使计数器计数到M时置“0”，即获得M进制计数器。如图4所示为一个由CC40192 十进制计数器接成的6进制计数器。 (2) 利用预置功能获M进制计数器 图4 六进制计数器

三、实验设备与器件 1、＋5V直流电源 2、双踪示波器 3、连续脉冲源 4、单次脉冲源 5、逻辑电平开关 6、逻辑电平显示器 7、译码显示器 8、 CC4013×2（74LS74）、CC40192×3（74LS192）、CC4011（74LS00） CC4012（74LS20） 四、实验内容 1、用CC4013或74LS74 D触发器构成4位二进制异步加法计数器。 (1) 按图9－1接线，R D 接至逻辑开关输出插口，将低位CP 端接单次脉冲源， 输出端Q 3、Q 2 、Q 3 、Q 接逻辑电平显示输入插口，各S D接高电平“1”。 (2) 清零后，逐个送入单次脉冲，观察并列表记录 Q 3～Q 状态。 (3) 将单次脉冲改为1HZ的连续脉冲，观察Q 3～Q 的状态。 (4) 将1Hz的连续脉冲改为1KHz，用双踪示波器观察CP、Q 3、Q 2 、Q 1 、Q 端波 形，描绘之。 5) 将图9－1电路中的低位触发器的Q端与高一位的CP端相连接，构成减法计 数器，按实验内容2)，3)，4)进行实验，观察并列表记录Q 3～Q 的状态。 2、测试CC40192或74LS192同步十进制可逆计数器的逻辑功能 (1) 清除：CR=1 (2) 置数：CR＝0，数据输入端输入任意一组二进制数，令LD= 0，观察计数译码显示输出。 (3) 加计数：CR＝0，LD＝CP D ＝1，CP U 接单次脉冲源。 (4) 减计数：CR＝0，LD＝CP U ＝1，CP D 接单次脉冲源。 3、图9－3所示，用两片CC40192组成两位十进制加法计数器，输入1Hz连续计数脉冲，进行由00—99累加计数，记录之。 4、按图4电路进行实验，记录之。

实验七 计数器及其应用学生版

实验七计数器及其应用 一、实验目的 1．学习用集成触发器构成计数器的方法 2．掌握中规模集成计数器的使用方法及功能测试方法 3．运用集成计数器构成1∕N分频器 二、实验原理 计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。 计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。根据计数器的不同，分为二进制计数器，十进制计数器和任意进制计数器。根据计数的增减趋势，又分为加法、减法和可逆计数器。还有可预置数和可编程序功能计数器等等。目前，无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数电路。使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。 1、用D触发器构成异步二进制加∕减计数器 图7-1是用四只D触发器构成的四位二进制异步加法计数器，它的连接特点是将每只D触发器接成T′触发器，再由低位触发器的Q端和高一位的CP端相连接。 图7-1 若将图7-1稍加改动，即将低位触发器的Q端与高一位的CP端相连接，即构成了一个4位二进制减法计数器 三、实验内容 1．用74LS74触发器构成4位二进制一步加法计数器。 (1)按图7-1连接，R D接至逻辑开关输出插口，将低位CP O端接单次脉冲源，输出端Q3、Q2、Q1、Q0接逻辑电平显示输入插口。 (2)清零后，逐个送入单次脉冲，观察并列表记录Q3～Q0状态。 (3)将图7-1电路中的底位触发器的Q端与高一位的CP端相连接，构成减法计数器，按实验内容（2）、（3）进行实验，构成并列表记录Q3～Q0的状态。

数电实验报告 计数器

实验报告 实验七计数器原理测试及其设计 2.7.1 实验目的 1.掌握中规模集成计数器74LS160、74LS161、74LS163的逻辑功能及使用方法。 2.掌握同步清零与异步清零的区别及74LS160计数器的级联方法。 3.学习用中规模集成计数器设计任意进制计数器。 2.7.2 实验仪器设备与主要器件 实验箱一个；双踪示波器一台；稳压电源一台；函数发生器一台。 74LS160，74LS161和74LS163。 2.7.3 实验原理 计数器的功能是记录输入脉冲的个数。他所能记忆的最大脉冲个数称为该计数器的模。计数器不仅能统计输入脉冲的个数，还可以用作分频、定时、产生节拍脉冲等。根据进位方式，可分为同步和异步两类。根据进制，可分为二进制、十进制和任意进制等。根据逻辑功能，可分为加法计数器、减法计数器和可逆计数器等。根据电路集成度，可分为小规模集成计数器和中规模集成计数器。 2.7.4 实验内容 1.分别用74LS161和74LS163设计模13计数器，采用清零法实现，并用数码管显示实验结果。 设计思路:74LS161是十六进制计数器，所以我在它计数到13（1101）清零就行了，再利用二进制数与BCD码对应关系，即利用74LS283的逻辑功能使数码管显示实验结果。计数时电路状态转换关系： 0000→0001→0010→0011→0100→0101→0110→0111→1000→1001→1010→1011→1100→0000

设计思路：74LS163接法与74LS161基本一样，只是163的清零信号是12不是13，如图： 2.设计一个用3位数码管指示的六十进制计数器，并用三只开关控制计数器的数据保持、计数及清零功能。 设计思路：用Cr=0控制计数器清零，用EP*ET=0控制计数器数据保持，用高低电平和CP脉冲进行与运算控制计数器计数功能。U1的清零信号是在计数到6时，U1清零的同时U3开始计数，这样就能实现用3位数码管指示的六十进制计数器。如图：

实验十一 同步计数器的逻辑功能测试及应用

实验十一计数器74LS161的逻辑功能测试及应用 一、实验目的 1、熟悉集成计数器触的逻辑功能和各控制端作用。 2、掌握集成计数器逻辑功能测试方法。 3、掌握计数器使用方法。 二、实验设备与器件 1、实验设备：DLBS系列数字逻辑实验箱1个，MF47型万用表１台。 2、实验器件：74LS161集成同步计数器×2片，四二输入与非门74LS00×1块。 三、实训器件说明 1、 74LS161集成同步计数器 74LS161是一种同步四位二进制同步加法计数器，计数范围是0～15，具有异步清零、同步置数、保持和二进制加法计数等逻辑功能。图11.1所示为74LS161的管脚图和逻 辑功能示意图。图中CR端是异步清零控制端，当CR=0时，输出Q3Q2Q1Qo全为零，实现异步清除功能。LD是同步置数控制端，当CR=1，LD=0，且CP=CP↑时，输出 Q3Q2Q1Qo=D3D2D1Do,实现同步预置数功能。CTP和CTT是计数控制端，CP是上升沿有效的时钟脉冲输入端，D0～D3是并行数据输入端，Q0～Q3是计数输出端，CO是进位输出端，且进位输出信号CO=CTt=Q3Q2Q1Qo ，它可以用来实现电路的级联扩展。 74LS161的逻辑功能如表6.9所示。表中各控制输入端按优先级从高到低的次序排列， 依次为CR、LD、CTp和CTt，其中CR优先级最高。计数输出Q3为最高位，Qo为最低 位。

由表6.9可知，74LS161具有以下逻辑功能： （1）异步清零。当CR=0时，计数器清零，与CP脉冲无关，所以称为异步清零。（2）同步置数。当CR=1，LD=0 ，CP脉冲上升沿到来时，并行输入数据D3—Do被 置入计数器，计数器输出为D3D2D1Do 。由于置数发生在脉冲CP上升沿时段，故称为同步置数。 （3）保持功能。当CR=LD=1，且CTp?CTt=0时，输出Q3Q2Q1Qo=Q3Q2Q1Qo。保持不变。 （4）计数功能。当CR=LD=CTp=CTt=1时，且CP=CP↑时，计数器处于计数状态才开 始加法计数，实现计数功能。随着CP脉冲上升沿的到来，计数器对CP脉冲进行二进制加法计数，每来一个CP脉冲，计数值加“1”。当计数值达到15 时，进位输出CO为“1”。 2、由74LS161同步计数器构成任意（N）进制计数器方法 （1）直接清零法 直接清零法是利用芯片的复位端CR和与非门，将N所对应的输出二进制代码中等于“1”的输出端，通过与非门反馈到集成芯片的复位端CR，使输出回零。 例如，用74LS161芯片构成十进制计数器电路如图11.2所示。 （2）预置数法 预置数法是利用芯片的预置数端LD和预置输入端D3D2D1Do，因74LS161芯片的LD是同步预置数端，所以只能采用N-1值反馈法，其计数过程中不会出现过渡状态。例如图10.3所示的七进制计数器电路。

七进制加法计数器电路设计

信 息 工 程 分 院 课题名称：集成计数器及其应用 班级：14电子信息工程技术1班 学生姓名：邱荣荣 学 号： 18 指导教师：王连英 完成时间：2015年5月19日 设 计 报 告

七进制计数器电路设计 1.设计要求 a.分别采用反馈清零和反馈置数的方法 b.用同步十进制加法计数器74LS160(或同步4位二进制加法计数器74LS161)、三3输入与非门74LS10、4511、共阴七段数码LED 显示器设计七进制计数器。 2.设计原理 a.使用4位同步二进制计时器74LS161设计反馈清零加法计数器 由74LS160是模16加法计数器、M=16，要设计制作的是七进制加法计数器、N=7，M>N ，需一块74LS161,且74LS161具有异步清零(低电平有效)功能。 从初始状态开始，七进制加法计数器的有效循环状态:0000、0001、0010、0011、0100、0101、0110等七个。其最后一个，在下一个状态所对应的数码是:0111。所以，异步清零的反馈数210)0110()7(===N S N 。利用74LS161的异步清零(低电平有效)功能有,反馈数012Q Q Q CR =。据此有反馈清零法，由74LS161七进制加法计数器循环转换状态换图2.1.1所示，仿真电路如图2.1.2所示。 2.1.1 反馈清零七进制加法计数器循环转状态换图

b.使用4位同步二进制计时器74LS161设计反馈置数加法计数器 对于74LS161而言，取七进制加法计数器的有效循环状态，是使用74LS161十个有效状态中任意连续的七个，例如是:0010、0011、0100、0101、0110、0111、1000。设预置数输入端0123D D D D 则对应的预置数码0123d d d d 为0010，则从0010开始，其最后一个循环状态所对应的数码是:1000，所以此时，同步置数的反馈数2)1000(=S 。有,3Q LD =。 据此有，74LS160反馈置数法设计七进制加法计数器循环转换状态换图2.2.1所示，仿真电路如图2.2.2所示。———实验证据如图00所示 图2.1.2 反馈清零法七进制加法计数器仿真电路 2.2.1 反馈置数七进制加法计数器循环转状态换图

实验7 74ls160组成n进制计数器

实验7 74ls160组成n进制计数器 一、实验内容 1．掌握集成计数器的功能测试及应用 2．用异步清零端设计6进制计数器，显示选用数码管完成。 3．用同步置0设计7进制计数器，显示选用数码管完成。 二、演示电路 74LS160十进制计数器连线图如图1所示。 图1 74LS160十进制计数器连线图 74161的功能表 如表1所示。由表1可知，74161具有以 下功能： ①异步清 零 当CR（C L R’）=0时，不管其他输入端的状态如何（包括时钟信号C P），计数器输出将被直接置 零，称为异步清零。

②同步并 行预置数 在CR=1的条件下，当 LD(L O A D’)=0、且有时 钟脉冲C P的上升沿 作用时，D0、D1、D2、D3输入端的数据将 分别被Q0～Q3所接 收。由于这个置数操 作要与C P上升沿同步，且D0、D1、D2、 D3的数据同时置入计 数器，所以称为同步 并行置数。 ③保持 在CR=LD=1的条件 下,当E N T=E N P=0,即 两个计数使能端中有 0时,不管有无C P脉 冲作用，计数器都将 保持原有状态不变 (停止计数)。需要说 明的是，当E N P=0, E N T=1时，进位输出C 也保持不变；而当 E N T=0时，不管E N P 状态如何，进位输出 R C O=0。

④计数 当 CR=LD=E N P=E N T=1时， 74161处于计数状态, 电路从0000状态开 始，连续输入16个计 数脉冲后，电路将从 1111状态返回到0000 状态，R C O端从高电 平跳变至低电平。可 以利用R C O端输出的 高电平或下降沿作为 进位输出信号。 连上十进制加法计数器160，电路如图1所示，给2管脚加矩形波，看数码管显示结果，并记录显示结果。 三、用160和与非门组成6进制加法计数器-用异步清零端设计 74160从0000状 态开始计数，当输入 第6个C P脉冲（上

实验七 计数器

实验七计数器 一．实验目的 1.掌握中规模集成计数器74LS160，161的逻辑功能及使用方法。 2.掌握74LS160计数器的级联方法。 3.学习用中规模集成计数器实现任意进制计数器。 二．实验器材 74LS161 74LS00 74LS160 三．实验原理 1.十进制中规模集成计数器 74LS160为十进制同步计数器，具有计数，预置，保持和清“0”功能。 74LS160如图示： 74LS160的功能见表7.1所示。 （QDQCQBQA）0000→0001→0010→······→1000→1001→0000. 利用74LS160可实现十进制以下进制的计数器，且具有自启动功能，常用的方法有清“0”法和置数法。现以七进制（N=7）为例简介如下： （1）异步清“0”法 清零法适用于设置清零功能的计数器，利用此方法可以实现单片计数器范围内任意N进制计数器。 （2）同步置数法 置数法也称同步置数法，它适用于设置有同步置数功能的计数器电路。利用此方法同样可以实现单片计数器范围内的任意N进制计数器。 单片计数器的计数范围总是有限的。当计数模值超过计数范围时，可用计时器的级联来实现。下图是采用串行进位级联方法设计的百进制计数器。

一片74LS160可实现N≦10的任意进制计数器；两片级联可实现N≦100的任意进制计数器；三片，则N≦1000……. 2.同步十六进制计数器 74LS161为同步十六进制计数器，其外引线图同74LS160，功能表如下。进位输出信号C=QDSQCQBQAET，计数时电路状态（QDQCQBQA）的转换关系为0000→0001→0010→0011→……→1111→0000. 74LS161功能表 1.用74LS161设计模13计数器，并用数码管显示试验结果。 2.设计用3位数码管指示的60进制计数器，并用3之开关控制计数器数据保持，计数 及清0功能。

同步七进制加法计数器数字电子技能

目 录 1 课程设计的目的............................................................12 计数器设计的总体框图......................................................13 计数器设计过程 (1) 3.1根据题意可画出该计数器状态图：.......................................13.2选择触发器，求时钟方程，画出卡诺图：.................................13.3根据卡诺图写出状态方程：.............................................33.4求驱动方程：.........................................................33.5检查电路能否自启动：.................................................44 173进制加法计数器 (4) 4.1写出和的二进制代码.............................................41 N S N S 5 设计的逻辑电路图. (4) 5.1同步七进制加法计数器.................................................45.2 173进制加法计数器...................................................56 设计的芯片原理图..........................................................66 实验仪器..................................................................77 总结与体会. (7) 参考文献 (8)

实验四 计数器及其应用

实验四计数器及其应用 一、实验目的 l、学习用集成触发器构成计数器的方法 2、掌握中规模集成计数器的使用及功能测试方法 3、运用集成计数计构成l位分频器 二、实验原理 计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。 计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。根据计数制的不同，分为二进制计数器，十进制计数器和任意进制计数器。根据计数的增减趋势，又分为加法、减法和可逆计数器。还有可预置数和可编程序功能计数器等等。目前，无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数器。使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。 l、用D触发器构成异步二进制加／减计数器 图4-1是用四只D触发器构成的四位二进制异步加法计数器，它的连接特点是将每只D 触发器接成T’触发器，再由低位触发器的Q端和高—位的CP端相连接。 图4-1 四位二进制异步加法计数器 若将图4-l稍加改动，即将低位触发器的Q端与高一位的CP端相连接，即构成了一个4位二进制减法计数器。 2、中规模十进制计数器 CC40192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，具引脚排列及逻辑符号如图4-2所示。

图4-2 CC40192引脚排列及逻辑符号 图中LD一置数端CP L一加计数端CP D一减计数端 CO一非同步进位输出端BO一非同步借位输出端 D0、D1、D2、D3一计数器输入端 Q0、Q1、Q2、Q3一数据输出端CR一清除端 CC40192(同74LS192，二者可互换使用)的功能如表4-1，说明如下：表4-1 当清除端CR为高电平“1”时，计数器直接清零；CR置低电平则执行其它功能。 当CR为低电平，置数端LD也为低电平时，数据直接从置数端D0、D1、D2、D3置入计数器。 当CR为低电平，LD为高电平时，执行计数功能。执行加计数时，减计数端CP D接高 电平，计数脉冲由CP U输入;在计数脉冲上升沿进行842l码十进制加法计数。执行减计数时，加计数端CPu接高电平，计数脉冲由减计数端CP D输入，表4-2为8421码十进制加、减计数器的状态转换表。 表4-2 3、计数器的级联使用 一个十进制计数器只能表示0～9十个数，为了扩大计数器范围，常用多个十进制计数器级联使用。 同步计数器往往设有进位(或借位)输出端，故可选用其进位(或借位)输出信号驱动下一级计数器。 图4-3是由CC40192利用进位输出CO控制高一位的CP U端构成的加数级联图。

实验7-集成计数器-(实验报告要求)

集成计数器 --实验报告要求 一、实验目的（0.5分） 1.熟悉中规模集成电路计数器的功能及应用。 2.掌握利用中规模集成电路计数器构成任意进制计数器的方法。 3. 掌握计数器的典型应用。 计数器对输入的时钟脉冲进行计数，来一个CP脉冲计数器状态变化一次。根据计数器计数循环长度M，称之为模M计数器（M进制计数器）。通常，计数器状态编码按二进制数的递增或递减规律来编码，对应地称之为加法计数器或减法计数器。 一个计数型触发器就是一位二进制计数器。N个计数型触发器可以构成同步或异步N 位二进制加法或减法计数器。当然，计数器状态编码並非必须按二进制数的规律编码，可以给M进制计数器任意地编排M个二进制码。 在数字集成产品中，通用的计数器是二进制和十进制计数器。按计数长度、有效时钟、控制信号、置位和复位信号的不同有不同的型号。 1．74LS161计数器 74LS161是集成TTL四位二进制加法计数器，其符号和管脚分布分别如下图1所示： 表 1为74LS161的功能表：表1 A B C D

从表1在为低电平时实现异步复位（清零需要时钟信号。在复位端高电平条件下，预置端LD 为低电平时实现同步预置功能，即需要有效时钟信号才能使输出状态 等于并行输入预置数A B C D 。在复位和预置端都为无效电平时，两计数使能端输入使能信号，74LS161实现模16加法计数功能；两计数使能端输入禁止信号， ，集成计数器实现状态保持功能， 。在时，进位输出端 OC=1。 2．组成任意进制的计数器 在数字集成电路中有许多型号的计数器产品，可以用这些数字集成电路来实现所需要的计数功能和时序逻辑功能。在设计时序逻辑电路时有两种方法，一种为反馈清零法，另一种为反馈置数法。 （1）反馈清零法 反馈清零法是利用反馈电路产生一个给集成计数器的复位信号，使计数器各输出端为零（清零）。反馈电路一般是组合逻辑电路，计数器输出部分或全部作为其输入，在计数器一定的输出状态下即时产生复位信号，使计数电路同步或异步地复位。反馈清零法的逻辑框图见图 2。 图2 反馈清零法框图 （2）反馈置数法 反馈置数法将反馈逻辑电路产生的信号送到计数电路的置位端，在滿足条件时，计数电路输出状态为给定的二进制码。反馈置数法的逻辑框图如图 3所示。 图 3 反馈清零法框图 在时序电路设计中，以上两种方法有时可以并用。 Q 0 n-10

实验七计数器及其应用

实验七计数器及其应用 The Standardization Office was revised on the afternoon of December 13, 2020

实验七计数器及其应用 一、实验目的 1、学习用集成触发器构成计数器的方法 2、掌握中规模集成计数器的使用及功能测试方法 3、运用集成计数计构成1/N分频器 二、实验原理 计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。 计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。根据计数制的不同，分为二进制计数器，十进制计数器和任意进制计数器。根据计数的增减趋势，又分为加法、减法和可逆计数器。还有可预置数和可编程序功能计数器等等。目前，无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数器。使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。 1、中规模十进制计数器 CC40192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数 等功能，其引脚排列及逻辑符号如图7－1

图7－1 CC40192引脚排列及逻辑符号 图中 LD —置数端 CP U —加计数端 CP D —减计数端 CO —非同步进位输出端 BO —非同步借位输出端 D 0、D 1、D 2、D 3 —计数器输入端 Q 0、Q 1、Q 2、Q 3 —数据输出端 CR —清除端 CC40192（同74LS192，二者可互换使用）的功能如表7－1，说明如下： 表7－1 当清除端CR 为高电平“1”时，计数器直接清零；CR 置低电平则执行其它功能。 当CR 为低电平，置数端LD 也为低电平时，数据直接从置数端D 0、D 1、D 2、D 3 置入计数器。当CR 为低电平，LD 为高电平时，执行计数功能。执行加计数时，减计数端CP D 接高电平，计数脉冲由CP U 输入；在计数脉冲上升沿进行 8421 码十进制加法计数。执行减计数时，加计数端CP U 接高电平，计数脉冲由减计数端CP D 输入，表9－2为8421码十进制加、减计数器的状态转换表。 表7－2 加法计数

同步七进制加法计数器——数字电子技术,

成绩评定表

课程设计任务书

目录 1.课程设计的目的 (2) 2.计数器设计的总体框图 (2) 3.计数器设计过程 (2) 4.序列脉冲设计的总体框图 (5) 5.脉冲序列设计过程 (5) 6.设计的仿真电路图 (10) 7.设计的芯片原理图 (11) 8.实验仪器 (12) 9.总结与体会 (12) 10.参考文献 (13)

1课程设计的目的 1.加深对教材的理解和思考，并通过实验设计、验证正是理论的正确性。 2.学习自行设计一定难度并有用途的计数器、加法器、寄存器等。 3.检测自己的数字电子技术掌握能力。 2．计数器设计的总体框图 下图为同步七进制加法计数器示意框图 图 1 3．计数器设计过程 七进制同步加法计数器，无效态为：111 ①根据题意可画出该计数器状态图： 000 001 010 011 110 101 100 图 2 ②选择触发器，求时钟方程，画出卡诺图。 a.触发器：JK 边沿触发器三个 b.时钟方程：由于是同步计数器，故CP 0=CP 1=CP 2= CP c.卡诺图如下：

七进制同步加法计数器次态卡诺图： Q 图 3 次态Q n 12 +的卡诺图 n n 图 4 次态Q n 1 1+的卡诺图 n n 图 5

次态 Q n 10 +的卡诺图 Q 图 6 ③根据卡诺图写出状态方程： 状态方程： Q n+1 2= Q n 2Q n 1+Q n 2Q n 1Q n 0 Q n+1 1 = Q n 1Q n 0+ Q n 2Q n 1Q n Q n+1 0 = Q n 1Q n 0+ Q n 2Q n 0 ④求驱动方程： JK 触发器特性方程为：1n n n Q JQ KQ +=+ 由此可以得出驱动方程： J 2=Q n 1Q n 0 K 2=Q n 1 J 1=Q n 0 K 1= Q n 2Q n J 0=Q n 1 Q n 2 K 0=1 ⑤检查电路能否自启动： 将无效态（111）代入状态方程、输出方程进行计算，

7 实验七计数器

实验七、计数器 一、实验目的 1、掌握计数器74LS162的功能； 2、掌握计数器的级联方法； 3、熟悉任意模计数器的构成方法； 4、熟悉数码管的使用。 二、实验说明 计数器器件是应用较广的器件之一。它有很多型号，各自完成不同的功能，使用中根据不同的需要选用。 本实验选用74LS162做实验用器件。74LS162是十进制BCD同步计数器。Clock是时钟输入端，上升沿触发计数器翻转。允许端P和T都为高电平时允许计数，允许端T为低时禁止进位（Carry）产生。同步预置端Load加低电平时，在下一个时钟的上升沿将计数器置为预置数据端的值。清除端Clear为同步清除，低电平有效，在下一个时钟的上升沿将计数器复位为0。在计数值等于9时，进位位Carry为高，脉宽是一个时钟周期，可用于级联。 三、实验所用仪器和芯片 1、同步4位BCD计数器74LS162 2片 2、二输入四与非门74LS00 1片 3、TEC-5(实验系统 1台 4、示波器 1台

四、实验内容 1、用1片74LS162和1片74LS00采用复位法（反馈清零法）构造一个模7计数器。用单脉冲做计数时钟，观测计数状态，并记录。 用连续脉冲（50KHz）做计数时钟，观测并记录Qd，Qc，Qb，Qa的波形。 2、用1片74LS162和1片74LS00采用置位法（同步预置法）构造一个模7计数器。用单脉冲做计数时钟，观测计数状态，并记录。 用连续脉冲（50KHz）做计数时钟，观测并记录Qd，Qc，Qb，Qa的波形。 *3、用2片74LS162和1片74LS00构成一个模60计数器。2片74LS162的Qd，Qc，Qb，Qa分别接两个数码管的D,C,B,A。用单脉冲做计数时钟，观测数码管数字变化，检验设计和接线是否正确。 五、实验报告要求 1、画出复位法构成的模7计数器的电路图；写出单脉冲作计数脉冲时，QD,Qd,Qc,Qb,Qa的状态转移表。用连续脉冲（50KHz）做计数时钟，观测并记录Qd，Qc，Qb，Qa的波形。 2、画出置位法构成的模7计数器的电路图；写出单脉冲作计数脉冲时， QD, Qd, Qc, Qb, Qa的状态转移表。用连续脉冲（50KHz）做计数时钟，观测并记录Qd，Qc，Qb，Qa的波形。 *3、画出模60计数器接线图。

数字电路实验 计数器的设计

数字电路与逻辑设计实验报告实验七计数器的设计 姓名：黄文轩 学号：17310031 班级：光电一班

一、实验目的 熟悉J-K触发器的逻辑功能，掌握J-K触发器构成异步计数器和同步计数器。 二、实验器件 1.数字电路实验箱、数字万用表、示波器。 2.虚拟器件: 74LS73，74LS00, 74LS08, 74LS20 三、实验预习 1. 复习时序逻辑电路设计方法 ①根据设计要求获得真值表 ②画出卡诺图或使用其他方式确定状态转换的规律 ③求出各触发器的驱动方程 ④根据已有方程画出电路图。 2. 按实验内容设计逻辑电路画出逻辑图 Ⅰ、16进制异步计数器的设计 异步计数器的设计思路是将上一级触发器的Q输出作为下一级触发器的时钟信号，置所有触发器的J-K为1，这样每次到达时钟下降沿都发生一次计数，每次前一级 触发器从1变化到0都使得后一级触发器反转，即引发进位操作。 画出由J-K触发器组成的异步计数器电路如下图所示：

使用Multisim仿真验证电路正确性，仿真图中波形从上到下依次是从低位到高位 触发器的输出，以及时钟信号。： 可以看出电路正常执行16进制计数器的功能。 Ⅱ、16进制同步计数器的设计 较异步计数器而言，同步计数器要求电路的每一位信号的变化都发生在相同的时间点。

因此同步计数器各触发器的时钟脉冲必须是同一个时钟信号，这样进位信息就要放置在J-K 输入端，我们可以把J-K端口接在一起，当时钟下降沿到来时，如果满足进位条件(前几位触发器输出都为1)则使JK为1，发生反转实现进位。 画出由J-K触发器和门电路组成的同步计数器电路如下图所示 使用Multisim仿真验证电路正确性，仿真图中波形从上到下依次是从低位到高位触发器的输出，计数器进位输出，以及时钟信号。：

数电实验 计数器电路

实验5 计数器实验电路 1实验目的 1.1掌握计数器的工作原理及特性 1.2采用触发器及集成计数器构成任意进制计数器 2实验仪器与元器件 2.1实验仪器 数字电路实验箱、数字万用表、示波器 2.2芯片 74LS00/74ls04 74LS48 74LS161 共阴数码管电位器电阻等其它元件若干 3预习要求 3.1 预习计数器相关内容。 3.2 作出预习报告。 4实验原理 计数器是用来实现计数功能的时序部件,它能够计脉冲数,还可以实现定时、分频、产生节拍脉冲和脉冲序列等。计数器的种类很多，按时钟脉冲输入方式的不同，可以分为同步计数器和异步计数器。按进位体制不同，可以分二进制和非二进制计数器。按计数的增减趋势，可分加法或减法计数器等。目前，无论是TTL还是CMOC集成电路，都有品种齐全的中规模集成计数电路。作为使用者可以借助器件手册提供的功能表和工作波形以及引脚分布图，就能正确地使用这些器件。 4.1异步计数器

异步计数器是指计数脉冲不是直接加到所有触发器的时钟脉冲端。这样， 当一个计数脉冲作用后，计数器中某些触发器的状态发生变化，而其它触发器保持原来状态，即计数器中各触发器状态的更新与输入时钟脉冲异步。 在设计模为整数N 的异步计数器时，如果K N 2=，则为二进制计数器，例 如设计一个4位二进制计数器，1624==N ，K=4，用4个触发器级联即可。如果N 不等于2的整次幂，则是非二进制计数器，这时，可将N 写N=1*2N K 其中1N 为奇数,这样由模为K 2和模为1N 的两个计算器级联而成,其中模为1N 的计数器通常用反馈的方法构成.例如设计一个异步十进制计数器,可令 K 2=12,1N =5,就是用一个模2计数器和一个模5计数器级联.图7.1所示集成 接在各位触发器的时钟脉冲输入端，当计数脉冲来到时，应该翻转的触发器在同一时刻翻转。因此，同步计数器的工作速度比异步计数器快。同步计数器的设计可按“状态表+卡诺图+写出各触发器控制输入端的逻辑方程”，进行，然后画出逻辑电路。也可以根据状态表中各触发器输出的变化规律，直接写出各触发器控制输入端的逻辑方程，最后画出逻辑电路图。例如设计一个同步十进制加法计数器，其状态转换表如表7.1所示。采用双JK 触发器74LS76，通过分析状态转换表，可得到各触发器控制输入端的逻辑方程如下。