可编程逻辑器件、FPGA、CPLD实验报告5

CPLD/FPGA 设计实验报告

实验名称： 时序电路仿真基础 实验目的： 掌握modelsim 软件的基本使用方法，完成基本时序电路仿真 学生姓名： 学号： 实验内容：

实验一 8位全加器

一、 创建工程

工程名称：add8 顶层实体文件名：add8

二、 创建文件

创建Verilog HDL 文件，实现一个8位全加器的测试功能。

`timescale 1ns/1ns module t_add8; reg cin; reg [7:0] a,b; wire [7:0] sum;

wire cout;

parameter delay=100; add8 u(a,b,cin,cout,sum); initial begin

a=8'b00000000;b=8'b00000000;cin=1'b1;

#(delay/2) a=8'b00000001;b=8'b00000001;cin=1'b0; #(delay/2) a=8'b00000010;b=8'b00000011;cin=1'b0;

装

订

线

#(delay/2) a=8'b00000100;b=8'b00000111;cin=1'b0;

#(delay/2) a=8'b00001000;b=8'b00001001;cin=1'b1;

#(delay/2) a=8'b00010000;b=8'b00010001;cin=1'b1;

#(delay/2) a=8'b00100000;b=8'b00100001;cin=1'b1;

#(delay/2) a=8'b01000000;b=8'b01000001;cin=1'b0;

#(delay/2) a=8'b10000000;b=8'b10000001;cin=1'b0;

#(delay/2) a=8'b00000111;b=8'b00000111;cin=1'b0;

#(delay/2) a=8'b00001111;b=8'b00001001;cin=1'b1;

#(delay/2) a=8'b00011111;b=8'b00010001;cin=1'b1;

#(delay/2) a=8'b00111111;b=8'b00100001;cin=1'b1;

#(delay/2) $stop;

end

三、编译工程

四、仿真

实验二4选1数据选择器

一、创建工程

工程名称：mux4_1 顶层实体文件名：mux4_1

二、创建文件

创建Verilog HDL文件，实现3_8译码器仿真功能。

`timescale 1ns/1ns

module t_mux4_1;

reg [3:0]in;

reg [1:0] sel;

wire out;

parameter delay=50;

mux4_1 u1(in,out,sel);

initial

begin

in=4'b0000;sel=2'b00;

#(delay/2) sel=2'b01;

#(delay/2) sel=2'b10;

#(delay/2) sel=2'b11;

#(delay/2) in=4'b0101;sel=2'b00;

#(delay/2) sel=2'b01;

#(delay/2) sel=2'b10;

#(delay/2) sel=2'b11;

#(delay/2) in=4'b1010;sel=2'b00;

#(delay/2) sel=2'b01;

#(delay/2) sel=2'b10;

#(delay/2) sel=2'b11;

#(delay/2) in=4'b1111;sel=2'b00;

#(delay/2) sel=2'b01;

#(delay/2) sel=2'b10;

#(delay/2) sel=2'b11;

#(delay/2) ;

end

endmodule

三、编译工程

四、仿真

实验三3_8译码器

一、创建工程

工程名称：decode3_8 顶层实体文件名：decode3_8

二、创建文件

创建Verilog HDL文件，实现一个3_8译码器的测试功能。`timescale 1ns/1ns

module t_decode3_8;

reg [2:0] in;

wire [7:0] out;

parameter delay=100;

decode3_8 u1(in,out);

initial

begin

in=3'b000;

#(delay/2) in=3'b001;

#(delay/2) in=3'b010;

#(delay/2) in=3'b011;

#(delay/2) in=3'b100;

#(delay/2) in=3'b101;

#(delay/2) in=3'b110;

#(delay/2) in=3'b111;

#(delay/2) ;

end

endmodule

五、编译工程

六、仿真电路

CPLD可编程数字信号发生器实验

课程: 通信原理 CPLD可编程数字信号发生器实验报告 系电子信息与计算机科学系 专业电子信息科学与技术 班级 姓名 学号 指导教师 实验地点 学年学期

一、实验目的 1、熟悉各种时钟信号的特点及波形。 2、熟悉各种数字信号的特点及波形。 二、实验内容 1、熟悉CPLD可编程信号发生器各测量点波形。 2、测量并分析各测量点波形及数据。 三、实验模块 1、通信原理0 号模块一块 2、示波器一台 四、实验原理 CPLD可编程模块用来产生实验系统所需要的各种时钟信号和各种数字信号。它由CPLD可编程器件ALTERA公司的EPM240T100C5、下载接口电路和一块晶振组成。晶振JZ1用来产生系统内的32.768MHz主时钟。本实验要求参加实验者了解这些信号的产生方法、工作原理以及测量方法，才可通过CPLD可编程器件的二次开发生成这些信号，理论联系实验，提高实际操作能力。 1、CPLD数字信号发生器，包括以下五个部分： ①时钟信号产生电路； ②伪随机码产生电路； ③帧同步信号产生电路； ④NRZ码复用电路及码选信号产生电路； ⑤终端接收解复用电路。 2、24位NRZ码产生电路 本单元产生NRZ信号，信号速率可根据输入时钟不同自行选择，帧结构如下图所示。帧长为24位，其中首位无定义，第2位到第8位是帧同步码（7位巴克码1110010），另外16路为2路数据信号，每路8位。此NRZ信号为集中插入帧同步码时分复用信号。LED亮状态表示1码，熄状态表示0码。 五、实验步骤 1、观测时钟信号输出波形。 信号源输出两组时钟信号，对应输出点为“CLK1”和“CLK2”，拨码开关S4的作用是改变第一组时钟“CLK1”的输出频率，拨码开关S5的作用是改变第二组时钟“CLK2”的输出频率。拨码开关拨上为1，拨下为0，拨码开关和时钟的对应关系如下表所示拨码开关时钟拨码开关时钟 000032.768M1000128K 000116.384M100164K 00108.192M101032K 0011 4.096M101116K

11级电路分析基础实验报告

11级电路分析基础实验报告 篇一：电路分析基础实验 实验一：基尔霍夫定理与电阻串并联 一、实验目的 学习使用workbench软件，学习组建简单直流电路并使用仿真测量仪 表测量电压、电流。 二、实验原理 1、基尔霍夫电流、电压定理的验证。 解决方案：自己设计一个电路，要求至少包括两个回路和两个节点， 测量节点的电流代数和与回路电压代数和，验证基尔霍夫电流和电压 定理并与理论计算值相比较。 2、电阻串并联分压和分流关系验证。 解决方案：自己设计一个电路，要求包括三个以上的电阻，有串联电 阻和并联电阻，测量电阻上的电压和电流，验证电阻串并联分压和分 流关系，并与理论计算值相比较。 三、实验数据分析 1、基尔霍夫电流、电压定理的验证。

测量值验证 (1)对于最左边的外围网孔，取逆时针为参考方向得：U1-U2-U3?20V-8.889V-11.111V?0故满足KVL。 (2)对于最大的外围网孔，取逆时针为参考方向得： U1?I5?R3-U2?20V?（-0.111?100）V-8.889V?0 (3)对于节点4，取流进节点的电流方向为正得： -I1?I2?I3?（--0.444）A?（-0.222）A?（-0.222）A?0 (4)对于节点7，取流进节点的电流方向为正得： -I3?I4?I5?（--0.222）A?（-0.111）A?（-0.111）A?0 理论计算值 U1?I1?（R1?R2//R3//R4） IU1204 1?（R?A?A 1?R2//R3//R4）459 I3//R4 2?R RR?I?1?4A?2 1A 2?R3//4299 I（I422 3?1-I2）?（9-9）A?9A IR1 312

实验报告

实验课程： 数学分析 专业： 数学与应用数学 班级： 09级数本一班 学号： 2009403078 姓名： 王h 实验一 函数极限（黑体三号） 【实验目的】1.掌握使用Matlab 求极限的方法2.通过Matlab 实验理解掌握极限的定义。 【实验内容】1.求函数极限 2. 求数列极限 3. 了解函数在某点连续 【实验所使用的仪器设备与软件平台】实验使用MATLAB 软件 【实验方法与步骤】（阐述实验的原理、方案、方法及完成实验的具体步骤等，对于必须编写计算机程序的实验，要附上编写的程序） 一、 实验原理：1.运用数列极限的定义。2.函数极限的定义。3.函数) (x f 在0x 点连续的定义。4.运用极限)(lim x f 与)(lim x f 存在的充要条件。 二、 实验方案与方法：首先了解极限的定义，然后运用Matlab 软件编写 程序求极限。在使用Matlab 时要会运用声明符号变量syms,并且针对函数求极限的情况（左极限或右极限以及趋近于某点的左右极限等不同情况）编写相应的程序。 三、 实验步骤： 1. 先确定函数极限求∞ →n lim n n ，) 1ln(cos 1lim +-→x e x x x ，2 2 ) 2(sin ln lim x x x -→ ππ ，x x arctan lim ∞ →， x x x x 2) 1( lim +∞ → 2. 以第一个为例编写程序如下：

3.再求数列极限618 .02 15lim 1 ≈-= +∞ →n n n F F （其中已知数列 ] )2 5 1( )2 5 1[(5 1F 1 1 ++--+= n n n 【实验结果】 【结果分析与讨论】

计算机组成原理实验报告

实验报告书 实验名称：计算机组成原理实验 专业班级：113030701 学号：113030701 姓名： 联系电话： 指导老师：张光建 实验时间：2015.4.30-2015.6.25

实验二基本运算器实验 一、实验内容 1、根据原理图连接实验电路

3、比较实验结果与手工运算结果，如有错误，分析原因。 二、实验原理 运算器可以完成算术，逻辑，移位运算，数据来自暂存器A和B，运算方式由S3-S0以及CN来控制。运算器由一片CPLD来实现。ALU的输入和输出通过三态门74LS245连接到CPU内总线上。另外还有指示灯进位标志位FC和零标志位FZ。 运算器原理图： 运算器原理图 暂存器A和暂存器B的数据能在LED灯上实时显示。进位进位标志FC、零标志FZ 和数据总线D7…D0 的显示原理也是如此。 ALU和外围电路连接原理图：

ALU和外围电路连接原理图运算器逻辑功能表：

三、实验步骤 1、按照下图的接线图，连接电路。 2、将时序与操作台单元的开关KK2 置为‘单拍’档,开关KK1、KK3 置为‘运行’档。 3、打开电源开关，如果听到有‘嘀’报警声，说明有总线竞争现象，应立即关闭电源，重新检查接线，直到错误排除。然后按动CON 单元的CLR 按钮，将运算器的A、B 和FC、FZ 清零。 4、用输入开关向暂存器A 置数。 ①拨动CON 单元的SD27…SD20 数据开关，形成二进制数01100101 （或其它数值），数据显示亮为‘1’，灭为‘0’。 ②置LDA=1，LDB=0，连续按动时序单元的ST 按钮，产生一个T4 上沿，则将二进制数01100101 置入暂存器A 中，暂存器A 的值通过ALU 单元的 A7…A0 八位LED 灯显示。 5、用输入开关向暂存器B 置数。 ①拨动CON 单元的SD27…SD20 数据开关，形成二进制数10100111 （或其它数值）。 ②置LDA=0，LDB=1，连续按动时序单元的ST 按钮，产生一个T4 上沿，则将二进制数10100111 置入暂存器B 中，暂存器B 的值通过ALU 单元的 B7…B0 八位LED 灯显示。 6、改变运算器的功能设置，观察运算器的输出。置ALU_B=0 、LDA=0、LDB=0，然后按表2-2-1 置S3、S2、S1、S0 和Cn的数值，并观察数据总线LED 显示灯显示的结果。如置S3、S2、S1、S0 为0010 ，运算器作逻辑与运算，置S3、S2、

FPGA与CPLD

FPGA（Field－Programmable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。 CPLD与FPGA的关系 早在1980年代中期，FPGA已经在PLD设备中扎根。CPLD和FPGA包括了一些相对大数量的可以编辑逻辑单元。CPLD逻辑门的密度在几千到几万个逻辑单元之间，而FPGA通常是在几万到几百万。 CPLD和FPGA的主要区别是他们的系统结构。CPLD是一个有点限制性的结构。这个结构由一个或者多个可编辑的结果之和的逻辑组列和一些相对少量的锁定的寄存器。这样的结果是缺乏编辑灵活性，但是却有可以预计的延迟时间和逻辑单元对连接单元高比率的优点。而FPGA却是有很多的连接单元，这样虽然让它可以更加灵活的编辑，但是结构却复杂的多。 CPLD和FPGA另外一个区别是大多数的FPGA含有高层次的内置模块（比如加法器和乘法器）和内置的记忆体。一个因此有关的重要区别是很多新的FPGA支持完全的或者部分的系统内重新配置。允许他们的设计随着系统升级或者动态重新配置而改变。一些FPGA可以让设备的一部分重新编辑而 FPGA采用了逻辑单元阵列LCA（Logic Cell Array）这样一个概念，内部包括可配置逻辑模块CLB（Configurable Logic Block）、输出输入模块IOB（Input Output Block）和内部连线（Interconnect）三个部分。FPGA的基本特点 1）采用FPGA设计ASIC电路(特定用途集成电路)，用户不需要投片生产，就能得到合用的芯片。 2）FPGA可做其它全定制或半定制ASIC电路的中试样片。 3）FPGA内部有丰富的触发器和I／O引脚。 4）FPGA是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之一。 5) FPGA采用高速CHMOS工艺，功耗低，可以与CMOS、TTL电平兼容。 可以说，FPGA芯片是小批量系统提高系统集成度、可靠性的最佳选择之一。 FPGA是由存放在片内RAM中的程序来设置其工作状态的，因此，工作时需要对片内的RAM进行编程。用户可以根据不同的配置模式，采用不同的编程方式。 加电时，FPGA芯片将EPROM中数据读入片内编程RAM中，配置完

课 程 实 验 报 告

课程实验报告 专业年 2012年 课程名称应用多元统计分析 指导教师 *** 学生姓名 ** 学号 *************** 实验日期 ********** 实验地点实验室 实验成绩 教务处制 2013 年1月 12 日

实验项 目名称系统聚类分析与主成分分析的上机实验 实验目的SPSS软件中factor analysis的计算机操作及结果分析，使学生能熟练应用计算机及要求软件进行聚类分析与主成分分析与结果分析，培养实际应用能力。 题目： 实某地区35个城市2004年的7项经济统计指标数据（见附表）（1）试用最短距离聚类法对35个城市综合实力进行系统聚类分析，验并画出聚类谱系图。 （2）试用主成分分析法对35个城市7项经济指标进行主成分分析，内并分析其综合实力。 注：对输出结果进行分析！ 容要求： 将SPSS软件的分析过程的关键步骤截图说明，需要计算 的地方要写出详细计算步骤。 实聚类分析：1.选择菜单项:分析→分类→系统聚类分析，在系统聚类分析对话 验框中将“城市编号”变量选入“标注个案(C)”中，将其他变量选入“变量框”中，如图一所步在“分群”单选框中选中“个案”，表示进行的是Q型聚类。在“输出”复选框中选中“统计量” 骤和“图”，表示要输出的结果包含以上两项。

图一： 2. 单击“统计量(S)”按钮，在“系统聚类分析：统计量”对话框中选择“合并进程表”、“相似性矩阵”，表示输出结果将包括这两项内容。 3.单击“绘制(T)”按钮，在“系统聚类分析：图”对话框中选择“树状图”、“冰柱”，表示输出的结果将包括谱系聚类图（树状）以及冰柱图（垂直）。 4.单击“方法(M)”按钮，弹出“系统聚类分析：方法”对话框。“聚类方法(M)”选项条中可选项包括的几种方法，本实验中选择“组间联接”：“度量标准-区间(N)”选项条中可选项包括的几种度量方法，本实验中选择“平方Euclidean距离”：“转换值-标准化(S)”选项条中可选项包括几种将原始数据标准化的方法，本实验中选择“全局从0到1”。

11级建筑《建筑工程测量》实验报告(学生) 2

建筑工程测量 实验报告 专业 年级 班级 学号 姓名 2013年月日 实验报告一

日期 20131013 班组学号姓名 ㈠完成下列填空 1.安置仪器后，转动脚螺旋使圆水准器气泡居中，转动 目镜看清十字丝，通过缺口和准星瞄准水准尺，转动微动螺旋精确照准水准尺，转动调焦镜消除视差，转动微倾螺旋使符合水准器气泡居中，最后读数。 2.消除视差的步骤是转动目镜使十字丝清晰，再转动 调焦镜使目标清晰。 ㈡实验记录和计算 1.记录水准尺上读数填入表1-1中。 表1-1 2.计算(注：依据[黑+（红-K）]/2的结果数据) ⑴ A点比B点（高、低）高 m。 ⑵ A点比C点（高、低）低 m。 ⑶ B点比C点（高、低）低 m。 ⑷假设C点的高程H C= 136.785 m，求A点和B点的高程，即：

A A= -265.715 m， H B= -471.715 m，水准仪的视线高程H I= 1019.785 m。 ㈢写出图1-1中水准仪各部件的名称 图1-1 1）目镜；2）望远镜物镜； 3）水准管；4）水平微动螺旋； 5）圆水准器；6）校正螺丝； 7）水平制动螺旋；8）准心； 9）脚螺旋；10）微倾螺旋； 11）水平微动螺旋；12）物镜对光螺旋； 13）缺口；14）三角架。 实验报告二水准测量 日期班组学号姓名 ㈠水准测量的外业记录及其高程计算 实验数据记入表2-1，进行高程的计算，并进行验算，以确保各项计算准确无误。 表2-1 水准测量的外业记录及其高程计算

续表

㈡水准测量的内业整理及待测点的高程计算将表2-1的计算结果填入表2-2，求各个待定点的高程 表2-2 各待定点高程的计算

CPLD和FPGA区别

CPLD和FPGA区别 可编程逻辑器件主要包括FPGA和CPLD，FPGA是Field Programmable Gate Array缩写，CPLD是plex Promrammable Logic Device的缩写。 从可编程逻辑器件的发展历史上来讲，CPLD一般是指采用乘积相结构的基于EEPROM 的器件，所以具有非挥发的,不需要外部配置ROM,具有XX性和有限次编程次数(根据不同的结构，从100次到1万次不等)等特点，适合用在胶合逻辑(glue logic，如DSP芯片外围的译码逻辑),IO扩展，IO电平转换，FPGA芯片配置等应用场合。如Altera的MAX7000和MAX3000系列芯片，Xilinx的XC9500和CoolRunner/II系列芯片，Lattice的ispMACH4000/Z系列芯片都是CPLD器件，容量从32宏单元到512宏单元不等。 FPGA主要是指采用四输入查找表(LUT4)的基于SRAM的器件，因为SRAM是挥发的，掉电丢失数据，所以FPGA需要外部配置ROM，上电的时候，从外部的ROM把FPGA的配置数据导入到FPGA芯片内部后工作。具有SRAM的FPGA采用标准的CMOS制造工艺，可以随着最新的工艺而更新还代，给用户带来了实惠；衡量FPGA容量的一个基本指标是逻辑单元(Logic cell或者Logic element),由一个可编程得LUT4和一个可编程的DFF组成，LUT4完成组合逻辑功能， 而DFF用来实现时序功能。FPGA的容量从几千的逻辑单元到几十万的逻辑单元不等。如Altera的Cyclone/II/III和Stratix/II/III系列芯片，Xilinx Spartan3/3E/3A/3AN 和Virtex4/5系列芯片都是FPGA器件。 随着芯片技术的发展，CPLD和FPGA的概念已经模糊在一起，如Altera和Lattice 公司把小容量(小于2K左右逻辑单元)非挥发的可编程器件归到CPLD里，如Altera的MAXII 系列和Lattice的MACH XO系列芯片，把基于SRAM的FPGA和FLASH的储存单元做到一个芯片里面，以及跟传统的CPLD不一样了； 总之，我们可以简单的区分FPGA和CPLD，CPLD：小容量(<2K左右LE)的非挥发的可编程器件；其它的可编程器件都可归到FPGA。 系统的比较：

实验报告总结(15篇汇总)

实验报告总结第1篇 课程学习和实验的操作诚然是一门专业课必须要去做的，能够使很多专业知识以及专业技能上桌面GIS的功能与菜单操作以及对地形分析等等的实验操作的提升，同时又是一门辩思课，给我很多思，给我莫大的空间。同时，设计专题地图和数据处理让我感触很深。使我对抽象的.理论有具体的认识。经过这次课程实验学习，我掌握专业软件件的简单运用；掌握地图专题制作的不一样方法，地图匹配，属性修改，数据处理，地形分析，缓冲区分析和网络分析以及如何提高地图质量，地图美观，也掌握制图方法和技术，也懂得很多的专业术语和知识。 地理信息系统分析与应用的实验资料主要包括专题地图的制作，GIS的矢量化分析，数据误差校正，GIS数据格式转换，空间内插等等。每一步都需要大家仔细的揣摩研究，并且需要有清晰的思路，思路确定，也就在整体上把握住方向，接下来，就是把它细化，一步一步完成每一个实验模块。可是这个过程曲折可谓一言难尽。整个半天都是对着电脑，不然就是翻阅书本。再此期间我失落过，因为自我不懂的地方还很多。在做GIS实验的点点滴滴让我回味无穷，好多数据都是一边做一边为后面的操作打基础的，如果出现误差或者错误，就会导致后面的一些实验操作无法正常的开展和完成，这更是使我体会到仅有耐心细心和恒心，才能做好事情。本次的这些实验加强我们动手、思考和解决问题的本事，也进一步巩固和加深我对地理信息系统原理和方法的理解，提高 综合运用本课程所学的知识和对知识的加强理解。培养我查阅资料的本事和

独立思考，解决问题的本事。经过实际操作，应用软件的分析方法，并培养严认真的工作作风，在制作实验操作的过程中有些问题不是很理解，但当我做完这些实验后，有些问题就迎刃而解。操作时经常会遇到这样那样的错误，有的是因为粗心造成的，也有的是用错方法，总之就是实现不。同时在实验的过程中发现自我的不足之处，对以前所学的知识点理解得不够透彻，掌握得不牢固。 我认为，在这学期的GIS实验中，不仅仅培养独立思考、动手操作的本事，在各种其它本事上也都有提高。更重要的是，在实验课上，我们学会很多学习的方法。而这也是日后最实用的，真的是受益匪浅。要应对社会的挑战，仅有不断的学习、实践，再学习、再实践。这对于我们的将来也有很大的帮忙。以后，不管有多苦，我想我们都能变苦为乐，找寻趣味的事情，发现其中珍贵的事情。就像中国提倡的艰苦奋斗一样，我们都能够在实验结束之后变的更加成熟，会应对需要应对的事情。 实验报告总结第2篇 回顾起此课程设计，感慨颇多，从理论到实践，在这学期的学习中，能够说得是苦多于甜，累，可是能够学到很多很多的东西，不仅仅巩固以前所学过的知识，也学到很多在书本上所没有学到过的知识。在实验操作与设计的过程中遇到问题也颇多，但可喜的是最终都得到解决。 此次课程实验学习给自我最大的感触是，不管什么样的软件，懂的也好不懂

CPLD课程实验报告

CPLD课程学习报告 八周的CPLD及电子CAD实验结束了，回忆着过去八周的学习，收获很多。这八周的学习，是我从一个对CPLD完全没有概念的人变得能完成数字时钟及其扩展，其中虽然遇到了很多困难，但当困难被克服，实验结果出来是的喜悦是难以言状的。下面，分别讲述这八次课的收获和心得。 学习上，学到了知识，肯定是不小的收获，但在学习之外，我也收获了很多，首先，做实验的时候是既有分组又有合作的的，说道合作，我们了解了一个团队协作的重要性，开始的时候，由于和搭档不认识，出现过一些矛盾，但后来，我们明白了，只有协作，才能更好的完成一项工作。所以，这是我的一个很重要的收获。 回归正题，讲讲学习的收获。 首先，实验所使用的软件是：MAX+PLUSII,共完成了数字时钟及其调时，整点报时，秒表和闹钟的应用等，分别应用了文字及图形的编程方法，将所设计的电路功能下载到EPIK30TC144-1器件，以实现我们所需要的功能。 数字时钟可实现的功能 1、时、分、秒六位数码管显示（标准时间23点59分59秒）； 2、具有小时、分钟校准功能； 整点报时：55，56，57，58，59低音响，整点高音，间断振铃(嘟--嘟--嘟--嘟--嘟--嘀)。

3、跑表:最大计时99秒99毫秒。独立的跑表功能，不影响数字钟正常工作。 4、定时闹钟：可在00:01到23:59之间由用户设定任一时间，到时报警。 第一课：10进制、6进制计数器 对于以上计数器，采用VHDL代码书写，（截屏如下） 图一：10进制VHDL文本 在书写VHDL文本时，应当注意文字的准确性和无错误，最值得注意的是：保存文本时应注意其文件扩展名一定要为VHD，且要注意前后文件明要保持一致。文本通过调试无错误后，接着要分配管脚， 启动MAX+PLUS~Floorplan Editor菜单命令，分别通过老师所给的管

变压器实验报告汇总

四川大学电气信息学院 实验报告书 课程名称：电机学 实验项目：三相变压器的空载及短路实验专业班组：电气工程及其自动化105，109班实验时间：2014年11月21日 成绩评定： 评阅教师： 电机学老师：曾成碧 报告撰写：

一、实验目的： 1 用实验方法求取变压器的空载特性和短路特性。 2 通过空载及短路实验求取变压器的参数和损耗。 3 计算变压器的电压变化百分率和效率。 4掌握三相调压器的正确联接和操作。 5 复习用两瓦特法测三相功率的方法。 二．思考题的回答 1.求取变压器空载特性外施电压为何只能单方向调节？不单方向调节会出现什么问题？ 答：因为当铁磁材料处于交变的磁场中时进行周期性磁化时存在磁滞现象。如果不单方向调节变压器外施电压，磁通密度并不会沿原来的磁化曲线下降，所以会影响实验结果的准确性。 2.如何用实验方法测定三相变压器的铜、铁损耗和参数？实验过程中作了哪些假定？ 答：变压器的空载实验中认为空载电流很小，故忽略了铜耗，空载损耗近似等于变压器铁耗Fe P P ≈0，同时忽略了绕组的电阻和漏抗。空载时的铁耗可以直接用两瓦特法测得，根据公式2 003/I P r m ≈可以求得励磁电阻，由003/I U Z m ≈可以求得励磁阻抗，由2 2 k m m r Z X -=可以求得励磁电抗值。 在变压器的短路实验中，由于漏磁场分布十分复杂，故在T 形等效电路计算时，可取k x x x 5.0'21==σσ，且k r r r 5.0'21==。同时由于外加电压低，忽略了铁耗，故假设短路损耗等于变压器铜耗。短路损耗k P 可直接由两瓦特法测得，有公式k k k I P r 2/=可得k r ，k k k I U Z 3/=，故k k k r Z x 22-=。 3.空载和短路实验中，为减小测量误差，应该怎样联接电压接线？用两瓦特表法测量三相功率的原理。 答：变压器空载实验中应当采用电流表内接法。因为空载实验测量的是励磁阻抗，阻抗值较大，若采用电流表外接法，电压表会有明显的分流作用，从而产生较大的误差。 变压器短路实验应当采用电流表外接法。因为短路实验中测量的是漏阻抗，

CPLD实验报告计数器及时序电路

内蒙古工业大学信息工程学院实验报告 课程名称： CPLD/FPGA 应用开发技术 实验名称：组合逻辑电路的设计 实验类型：验证性□ 综合性□ 设计性■ 实验室名称：信息学院机房 班级：电子09-1班学号：200920203061 姓名：张佳兴组别： 同组人：成绩： 实验日期： 2012年5月2日

预习报告成绩：指导教师审核（签名）：年月日 预习报告 实验二计数器及时序电路 一、实验目的： 1、了解时序电路的VHDL语言设计方法。 2、了解同步计数器的使用方法。 3、理解时序电路和同步计数器加译码电路的联系，设计任意编码计数器。 二、实验设备： 1、PC机 2、EDA实验箱（主芯片是ALTERA EPM7128SLC84-15）。 三、实验内容： 1、用VHDL语言输入法设计一个同步四位二进制加法计数器和六进制同步计 数器。 2、用74LS161两个宏连接成八位二进制同步计数器。 3、用74LS161宏，同时采用清零和置数法组成六进制和十二进制计数器。 四、实验步骤： 1、采用文本编辑器输入VHDL语言源程序，或采用原理图输入法从MF库中 调用器件74161，生成原理图，之后建立工程。 2、编译。 3、仿真。 4、对芯片进行编程。 5、根据管脚分配情况连线。 （1）根据芯片特点，管脚分配时一般将时钟信号分配给83脚，复位信号分配给1脚。若有使能信号，使能信号分配给84脚。 （2）时钟信号的连接：将实验板上提供的时钟与芯片的83脚相连。 （3）复位信号的连接：将实验板上的某按键开关输出与芯片的1脚相连。 （4）将计数器的输出端分别与LED灯相连。 6、按动复位键，观察实验结果。 7、改变输入时钟信号的频率，观察实验结果。

10-11-2实验报告(答案)

《C程序设计》实验报告 学期：2010--2011学年第二学期 教师姓名： 教研室：

实验1 熟悉C语言程序的运行环境，掌握数据描述 实验目的 1．了解在开发环境中如何编辑、编译、连接和运行一个C语言程序。 2．通过运行简单的C语言程序，初步了解C语言程序的结构特点。 3．掌握C语言数据类型的概念，学会使用C语言的相关运算符构成表达式。 实验预习 1．熟悉Visual C++的启动和退出及Visual C++中的编辑、编译、连接和运行命令。 2．了解下列命令及函数：include<>、main、printf、scanf。 3．熟悉Visual C++环境下每个菜单项的功能及相关命令对应的操作。 4．各种数据类型变量的定义形式及取值范围；熟悉下列标识符的含义。 int、short (int)、long (int)、unsigned (int)、float、double、char、void 5．各类运算符的优先级和结合规则。 6．常量与变量的区别和联系。 运行环境： 1．双击桌面Visual C++快捷方式进入Visual C++，或通过执行“开始——>程序——> Microsoft Visual Studio ——> Microsoft Visual C++6.0”或执行文件"C:\Program Files\Microsoft Visual Studio\COMMON\MSDev98\Bin\"。 2．单击“文件”菜单的“新建”命令。 3．在打开的“新建”对话框中选择“文件”标签。 4．选择C++ Source File，在目录输入栏选择文件保存位置，然后在文件输入栏中输入文件名，扩展名为.c (例如，单击确定按钮。如图所示：

CPLD与FPGA的区别

CPLD/FPGA的区别 CPLD和FPGA是20世纪80年代中后期出现的，Altera公司和Xilinx公司分别推出了类似于PAL结构的扩展型CPLD(Complex Programmable Logic Device)和与标准阵列类似的FPGA(Field Programmable Gate Array)，它们都具有体系结构、逻辑单元灵活、集成度高、适用范围宽、用户可编程等特点。 利用CPLD/FPGA芯片，电子系统设计工程师可以在实验室中设计出专用IC，实现系统的集成，从而大大缩短了产品开发上市的时间、降低了开发成本。此外，CPLD/FPGA还具有静态可重复编程或在线动态重构特性，使硬件的功能可像软件一样通过编程来修改，不仅使设计修改和产品升级变得十分方便，而且极大地提高了电子系统的灵活性和通用能力。 CPLD和FPGA都是可编程的，二者有许多相似的地方，但二者也有显著的本质区别，二者之间的区别主要在于： （1）CPLD更适合完成各种算法和组合逻辑，FPGA更适合于完成时序逻辑，例如触发器多的电路结构适合使用FPGA，而CPLD适用于触发器少而乘积项多的电路结构； （2）CPLD的内部组成结构决定了它的时序延迟是均匀和可预测的，而FPGA的组成结构决定了它的延迟是不可预测的； （3）在编程上FPGA比CPLD更具有灵活性,CPLD通过修改具有固定内连电路的逻辑功能来编程，而FPGA主要通过改变内部连线的布线来编程; （4）CPLD比FPGA使用起来更方便。CPLD的编程采用EEPROM或FLASH 技术，掉电可以保存数据和程序,所以无需另外的外部存储器芯片来存放程序和数据，使用起来简单；而FPGA内部使用的是SDRAM，掉电后会丢失编程信息，所以需要外部存储器，使用方法复杂； （5）在编程次数上，CPLD使用EEPROM或FLASH，编程次数可达1万次左右，而FPGA使用SDRAM编程，所以其编程次数为无限次；CPLD的优点是系统掉电编程信息不丢失； （6）CPLD保密性好、FPGA保密性差； （7）一般CPLD的功耗比FPGA要高，集成度越高越明显。

会计课程实验报告

会计课程实验报告 篇一：会计综合实验课实验报告 实验报告 课程名称会计学专业综合实验 实验项目名称模拟企业会计业务处理 班级与班级代码 实验室名称（或课室） 专业会计学 任课教师 学号： 姓名： 实验日期：20 年月 广东商学院教务处制 姓名实验报告成绩 评语： 指导教师（签名）年月日 说明：指导教师评分后，实验报告交院（系）办公室保存。 会计综合实验课实验报告 一、实验目的 该课程是实践课程，是会计学专业学生理论联系实践，培养其实际操作能力的重要教学环节，是会计理论学习的继

续。 课程要求学生在理解会计基本理论、基本方法的基础上，结合使用计算机，通过系统完整的练习，模拟会计主体处理会计业务的全过程，从而使学生体会真实的会计工作环境，系统地掌握会计核算的基本程序和基本方法，训练基本技能，为进一步从事财务分析等会计管理工作做准备。 为适应信息社会对会计人员、管理人员的更高要求，提高在校学生实操能力，激发学生积极性和求知欲，针对会计学专业本科学生的特点，开设本课程。 二、实验原理 严格遵照会计准则，并根据系统所提供的相关会计核算资料，按照会计学原理中会计核算的步骤进行账务处理，按照会计监督的要求进行账务核对和监督；按照复式记账法，根据记账凭证登记账簿；按照资产=负债+所有者权益的会计恒等式进行凭证登记，账簿登记和对账工作。 三、实验设备 计算机系统 四、结果预测 会计凭证、会计账簿、会计报表 五、实验步骤 （一）设置账户 （二）根据会计核算资料，填制各类原始凭证

（三）根据所填制原始凭证，填制记账凭证 （四）根据每张记账凭证，详细登记日记账、明细账以及科目汇总表 （五）根据所填制账簿，登记总账 （六）查账对账 （七）根据所填制总账，填制资产负债表、利润表等报表 （八）会计档案保存 六、实验结果 1、资产负债表 2、利润表 篇二：会计实验报告 《会计学》实验报告 实验室会计与财务实验室 所属课程名称实验类型实验日期 指导教师 班级学号 姓名成绩 【实验目的及要求】 《会计学》是财经类专业的必修课。课程主要阐明的是会计学的基本理论、基本方法。通过本课程的学习，使学生掌握会计学的基本理论、基本方法和基本技能，熟练掌握和

实验九 QPSK调制与解调实验报告

实验九QPSK/OQPSK 调制与解调实验 一、实验目的 1、了解用CPLD 进行电路设计的基本方法。 2、掌握QPSK 调制与解调的原理。 3、通过本实验掌握星座图的概念、星座图的产生原理及方法，了解星座图的作用及工程上的作用。 二、实验内容 1、观察QPSK 调制的各种波形。 2、观察QPSK 解调的各种波形。 三、实验器材 1、信号源模块 一块 2、⑤号模块 一块 3、20M 双踪示波器 一台 4、 连接线 若干 四、实验原理 （一）QPSK 调制解调原理 1、QPSK 调制 QPSK 信号的产生方法可分为调相法和相位选择法。 用调相法产生QPSK 信号的组成方框图如图12-1（a ）所示。图中，串/并变换器将输入的二进制序列依次分为两个并行的双极性序列。设两个序列中的二进制数字分别为a 和b ，每一对ab 称为一个双比特码元。双极性的a 和b 脉冲通过两个平衡调制器分别对同相载波及正交载波进行二相调制，得到图12-1（b ）中虚线矢量。将两路输出叠加，即得如图12-1（b ）中实线所示的四相移相信号，其相位编码逻辑关系如表12-1所示。 （a ） a(0)b(0) b(1) a(1) （b ） 图12-1 QPSK 调制 /并变换。串/并变换器将输入的二进制序列分为两个并行的双极性序列110010*********和

111101*********。双极性的a 和b 脉冲通过两个平衡调制器分别对同相载波及正交载波进行二相调制，然后将两路输出叠加，即得到QPSK 调制信号。 2、QPSK 解调 图12-2 QPSK 相干解调器 由于四相绝对移相信号可以看作是两个正交2PSK 信号的合成，故它可以采用与2PSK 信号类似的解调方法进行解调，即由两个2PSK 信号相干解调器构成，其组成方框图如图12-2所示。图中的并/串变换器的作用与调制器中的串/并变换器相反，它是用来将上、下支路所得到的并行数据恢复成串行数据的。 （二）OQPSK 调制解调原理 OQPSK 又叫偏移四相相移键控，它是基于QPSK 的改进型，为了克服QPSK 中过零点的相位跃变特性，以及由此带来的幅度起伏不恒定和频带的展宽（通过带限系统后）等一系列问题。若将QPSK 中并行的I ，Q 两路码元错开时间（如半个码元），称这类QPSK 为偏移QPSK 或OQPSK 。通过I ，Q 路码元错开半个码元调制之后的波形，其载波相位跃变由180°降至90°，避免了过零点，从而大大降低了峰平比和频带的展宽。 下面通过一个具体的例子说明某个带宽波形序列的I 路，Q 路波形，以及经载波调制以后相位变化情况。 若给定基带信号序列为1 －1 －1 1 1 1 1 －1 －1 1 1 －1 对应的QPSK 与OQPSK 发送波形如图12-3所示。 1-1-11111-1-111-1111-11-111-11-1-111-11-1 基基基基I 基基Q P S K ,O Q P S K Q 基基 Q P S K Q 基基O Q P S K -1 图12-3 QPSK,OQPSK 发送信号波形 图12-3中，I 信道为U （t ）的奇数数据单元，Q 信道为U （t ）的偶数数据单元，而OQPSK 的Q 信道与其I 信道错开（延时）半个码元。 QPSK ，OQPSK 载波相位变化公式为 {}()33arctan ,,,()44 44j i j i Q t I t ππ?ππ? ????? =--???? ?????? ?@ QPSK 数据码元对应的相位变化如图12-4所示，OQPSK 数据码元对应相位变化如图 12-5所示

实验报告11

大连理工大学本科实验报告实验名称:输入阻抗测量及匹配技术 课程名称：电磁场与微波技术实验 学院（系）：电子信息与电气工程学部 专业：电子信息工程 班级：电子1303班 学号：201383097 学生姓名：王英明 同组人：刘阳 完成日期：2016年5月26日

一、实验数据的整理与分析 见数据报告。 二、实验结果的分析 1、整理数据，算出在测量线上测得的器件的阻抗的测量值（归一化值），在smith圆图上标出。 测量H面喇叭天线输入阻抗 归一化阻抗为1.169-j0.55 点TP3即为该归一化值在smith圆图上 的位置 2、实验现象及存在的问题的讨论。 调匹配过程： 从调匹配过程的史密斯圆图（见下图）可以看出调匹配过程曲线逐渐接近匹配点。当 =1.026时，由于近乎匹配，实验精度无法测量，不能计算出其逆时针旋转的角度。但不管转多少角度，其依然是很接近匹配点。 归一化阻抗为1.3072-j0.4558 点TP3即为该归一化值在smith圆图上 的位置

归一化阻抗为1.204+j0.029 点TP3即为该归一化值在smith圆图上 的位置 归一化阻抗为1.0998+j0.0622 点TP3即为该归一化值在smith圆图上 的位置 三、问题与建议、体会 1、测量微波元件阻抗时，为什么首先在测量线上确定“等效负载参考面”？ 当确定其相移时，需要有参考位置才能在换上喇叭天线导致行驻波相移之后确定其相移大小。 2、测量dmin时，为什么一定要知道节点的移动方向？如何决定dmin？ 只有知道节点的移动方向，在利用smith圆图时才知道应该是往源转动还是往负载方向移动。 利用交叉读数取中值法确定dmin位置，所有的特征点都应该用交叉读数法以证明其正确性。 3、试说明滑动单螺调匹配时，造成匹配频率敏感性的原因，通过实验你能说明滑动单螺调匹配器有哪些特点吗？ 正常工作时，工作模式在TE10模，若频率变化可能会出现别的工作模式或全部截止，导致结果有误。故匹配频率敏感性主要是多模传输造成的。 滑动单螺调匹配器是插入矩形波导中的一个穿深度可以调节的螺钉，并可沿矩形波导宽壁中心无辐射缝作纵向移动。 本实验需要耐心和细心，慢慢逼近匹配点。处理数据时学会了利用画smith圆图求归一化阻抗，验证发现smith圆图得出的结果与计算得出的结果一致。Smith圆图确实是很好用的方法。

实验报告总结(精选8篇)

《实验报告总结》 实验报告总结（一）： 一个长学期的电路原理，让我学到了很多东西，从最开始的什么都不懂，到此刻的略懂一二。 在学习知识上面，开始的时候完全是老师讲什么就做什么，感觉速度还是比较快的，跟理论也没什么差距。但是之后就觉得越来越麻烦了。从最开始的误差分析，实验报告写了很多，但是真正掌握的确不多，到最后的回转器，负阻，感觉都是理论没有很好的跟上实践，很多状况下是在实验出现象以后在去想理论。在实验这门课中给我最大的感受就是，必须要先弄清楚原理，在做实验，这样又快又好。 在养成习惯方面，最开始的时候我做实验都是没有什么条理，想到哪里就做到哪里。比如说测量三相电，有很多种状况，有中线，无中线，三角形接线法还是Y形接线法，在这个实验中，如果选取恰当的顺序就能够减少很多接线，做实验就应要有良好的习惯，就应在做实验之前想好这个实验要求什么，有几个步骤，就应怎样安排才最合理，其实这也映射到做事情，不管做什么事情，就应都要想想目的和过程，这样才能高效的完成。电原实验开始的几周上课时间不是很固定，实验报告也累计了很多，第一次感觉有那么多实验报告要写，在交实验报告的前一天很多同学都通宵了的，这说明我们都没有合理的安排好自己的时间，我就应从这件事情中吸取教训，合理安排自己的时间，完成就应完成的学习任务。这学期做的一些实验都需要严谨的态度。在负阻的实验中，我和同组的同学连了两三次才把负阻链接好，又浪费时间，又没有效果，在这个实验中，有很多线，很容易插错，所以要个性仔细。 在最后的综合实验中，我更是受益匪浅。完整的做出了一个红外测量角度的仪器，虽然不是个性准确。我和我组员分工合作，各自完成自己的模块。我负责的是单片机，和数码显示电路。这两块都是比较简单的，但是数码显示个性需要细致，由于我自己是一个粗心的人，所以数码管我检查了很多遍，做了很多无用功。 总结：电路原理实验最后给我留下的是：严谨的学习态度。做什么事情都要认真，争取一次性做好，人生没有太多时间去浪费。 实验报告总结（二）： 在分子生物学实验室为期两个月的实习使我受益匪浅，我不仅仅学习到了专业知识，更重要的是收获了经验与体会，这些使我一生受用不尽，记下来与大家共勉： 1.手脚勤快，热心帮忙他人。初来匝道，不管是不是自己的份内之事，都就应用心去完成，也许自己累点，但你会收获很多，无论是知识与经验还是别人的称赞与认可。 2.多学多问，学会他人技能。学问学问，无问不成学。知识和经验的收获能够说与勤学好问是成正比的，要记住知识总是垂青那些善于提问的人。 3.善于思考，真正消化知识。有知到识，永远不是那么简单的事，当你真正学会去思考时，他人的知识才能变成你自己的东西。 4.前人铺路，后人修路。墨守陈规永远不会有新的建树，前人的道路固然重要，但是学会另辟蹊径更为重要。

实验九QPSK调制与解调实验报告

实验九Q P S K/O Q P S K调制与解调实验 一、实验目的 1、了解用CPLD进行电路设计的基本方法。 2、掌握QPSK调制与解调的原理。 3、通过本实验掌握星座图的概念、星座图的产生原理及方法，了解星座图的作用及工程上的作用。 二、实验内容 1、观察QPSK调制的各种波形。 2、观察QPSK解调的各种波形。 三、实验器材 1、信号源模块一块 2、⑤号模块一块 3、20M双踪示波器一台 4、连接线若干 四、实验原理 （一）QPSK调制解调原理 1、QPSK调制 QPSK信号的产生方法可分为调相法和相位选择法。 用调相法产生QPSK信号的组成方框图如图12-1（a）所示。图中，串/并变换器将输入的二进制序列依次分为两个并行的双极性序列。设两个序列中的二进制数字分别为a和b，每一对ab称为一个双比特码元。双极性的a和b脉冲通过两个平衡调制器分别对同相载波及正交载波进行二相调制，得到图12-1（b）中虚线矢量。将两路输出叠加，即得如图12-1（b）中实线所示的四相移相信号，其相位编码逻辑关系如表12-1所示。 （a） （b） 图12-1 QPSK调制 2、QPSK解调 图12-2 QPSK相干解调器 由于四相绝对移相信号可以看作是两个正交2PSK信号的合成，故它可以采用与2PSK信号类似的解调方法进行解调，即由两个2PSK信号相干解调器构成，其组成方框图如图12-2所示。图中的并/串变换器的作用与调制器中的串/并变换器相反，它是用来将上、下支路所得到的并行数据恢复成串行数据的。（二）OQPSK调制解调原理 OQPSK又叫偏移四相相移键控，它是基于QPSK的改进型，为了克服QPSK中过零点的相位跃变特性，以及由此带来的幅度起伏不恒定和频带的展宽（通过带限系统后）等一系列问题。若将QPSK中并行的I，Q两路码元错开时间（如半个码元），称这类QPSK为偏移QPSK或OQPSK。通过I，Q路码元错开半个码元调制之后的波形，其载波相位跃变由180°降至90°，避免了过零点，从而大大降低了峰平比和频带的展宽。 下面通过一个具体的例子说明某个带宽波形序列的I路，Q路波形，以及经载波调制以后相位变化情况。 若给定基带信号序列为1 －1 －1 1 1 1 1 －1 －1 1 1 －1 对应的QPSK与OQPSK发送波形如图12-3所示。 图12-3 QPSK,OQPSK发送信号波形 图12-3中，I信道为U（t）的奇数数据单元，Q信道为U（t）的偶数数据单元，而OQPSK的Q信道