EDA技术实验指导书2011带答案
沈阳农业大学自编教材
EDA技术实验指导书
（适用专业：计算机科学与技术、电子信息、农电）
郑伟陈春玲主编
年级专业：
学号：
姓名：
成绩：
信息与电气工程学院
2011 年 12 月
目录
1前言 (1)
2 MAX+Plus II应用简介 (2)
3实验项目 (23)
实验一实体说明练习 (23)
实验二全加器的设计 (26)
实验三计数器和寄存器 (29)
实验四移位寄存器 (32)
实验五数字钟的设计 (34)
1 前言
近几十年由于超大规模集成电路和软件技术的快速发展，使数字系统集成到一片集成电路内成为可能，Altera、Xilinx、AMD等公司都推出了非常好的CPLD和FPGA产品，并为这些产品的设计配备了设计、下载软件，这些软件除了支持图形方式设计数字系统外，还支持设计多种数字系统的设计语言，使数字系统设计起来更加容易。
《EDA技术与单片机实验I指导书》是与理论课程《EDA技术》配套开出的，是电信、计算机等专业的一门专业实验课程，对各专业的学生具有非常重要的作用。本实验课与理论课同时进行，与理论课有着较密切的联系。《EDA技术》是数字电路与逻辑设计的后续课程，需要上机进行实际操作，因此同学们在做本实验之前必须具备以下的基础知识：
1.数字电路的基础知识；
2.电子计算机常用操作系统的使用方法；
3.必须有一定的理论知识做基础，与理论课同时进行。
其主要任务是让学生了解数字集成电路及其设计方法的发展现状，熟悉大规模可编程专用集成电路CPLD/FPGA的内部结构，掌握一种硬件描述语言，并具备使用VHDL进行数字电路系统设计的能力。《EDA技术与单片机实验I指导书》中的内容是实验环节非常重要的部分，也是理解和巩固理论知识的过程，目的是让学生熟悉可编程专用集成电路的设计，开发流程，熟练掌握一种EDA设计工具，提高学生应用计算机技术进行数字电路与数字系统的设计和辅助分析的能力。
本书的目的就是帮助学生学会设计数字系统的硬件描述语言VHDL、并熟悉Altera公司产品和软件Max+PlusⅡ。
2 MAX+Plus II应用简介
§1 概述
Max+plusⅡ是Altera公司提供的FPGA/CPLD开发集成环境，Altera是世界上最大可编程逻辑器件的供应商之一。Max+plusⅡ界面友好，使用便捷，被誉为业界最易用易学的EDA软件。在Max+plusⅡ上可以完成设计输入、元件适配、时序仿真和功能仿真、编程下载整个流程，它提供了一种与结构无关的设计环境，是设计者能方便地进行设计输入、快速处理和器件编程。
Max+plusⅡ开发系统的特点：
1．开放的界面
Max+plusⅡ支持与Cadence，Exemplarlogic，Mentor Graphics，Synplicty，Viewlogic 和其它公司所提供的EDA工具接口。
2．与结构无关
Max+plusⅡ系统的核心Complier支持Altera公司的FLEX10K、FLEX8000、FLEX6000、MAX9000、MAX7000、MAX5000和Classic可编程逻辑器件，提供了世界上唯一真正与结构无关的可编程逻辑设计环境。
3．完全集成化
Max+plusⅡ的设计输入、处理与校验功能全部集成在统一的开发环境下，这样可以加快动态调试、缩短开发周期。
4．丰富的设计库
M ax+plusⅡ提供丰富的库单元供设计者调用，其中包括74系列的全部器件和多种特殊的逻辑功能（Macro-Function）以及新型的参数化的兆功能（Mage-Function）。
5．模块化工具
设计人员可以从各种设计输入、处理和小校验选项中进行选择从而使设计环境用户化。
6．硬件描述语言（HDL）
Max+plusⅡ软件支持各种HDL设计输入选项，包括VHDL、Verilog HDL和Altera自己的硬件描述语言AHDL。
7．Opencore特征
Max+plusⅡ软件具有开放核的特点，允许设计人员添加自己认为有价值的宏函数。
§2 Max+plusⅡ功能简介
1．原理图输入（Graphic Editor）
MAX+PLUSII软件具有图形输入能力,用户可以方便的使用图形编辑器输入电路图,图中的元器件可以调用元件库中元器件,除调用库中的元件以外,还可以调用该软件中的符号功能形成的功能块。图形编辑器窗口见图2-1。
2．硬件描述语言输入（Text Editor）
MAX+PLUSII软件中有一个集成的文本编辑器,该编辑器支持VHDL,AHDL和Verilog硬件描述语言的输入,同时还有一个语言模板使输入程序语言更加方便,该软件可以对这些程序语言进行编译并形成可以下载配置数据，文本编辑器窗口见图2-2。
3．波形编辑器(Ｗaveform Editor)
在进行逻辑电路的行为仿真时，需要在所设计电路的输入端加入一定的波形，波形编辑器可以生成和编辑仿真用的波形（*.SCF文件），使用该编辑器的工具条可以容易方便的生成波形和编辑波形。波形编辑器窗口如图2-3所示。使用时只要将欲输入波形的时间段用鼠标涂黑，然后选择工具条中的按钮，例如，如果要某一时间段为高电平，只需选择按钮”1”。
还可以使用输入的波形(*.WDF文件)经过编译生成逻辑功能块，相当于已知一个芯片的输入输出波形，但不知是何种芯片，使用该软件功能可以解决这个问题，设计出一个输入和输出波形相同CPLD电路。
4．管脚（底层）编辑窗口(Floorplan Editor)
该窗口用于将已设计好逻辑电路的输入输出节点赋予实际芯片的引脚,通过鼠标的拖拉，方便的定义管脚的功能。管脚（底层）编辑窗口见图2-4。
5．自动错误定位
在编译源文件的过程中，若源文件有错误，软件可以自动指出错误类型和错误所在的图2-3 波形编辑器窗口
图2-1 图形编辑器窗口图2-2 文本编辑器窗口
图2-4 管脚（底层）编辑窗口
６．逻辑综合与适配
该软件在编译过程中，通过逻辑综合 (Logic Synthesizer)和适配(Fitter) 模块,可以把最简单的逻辑表达式自动的吻合在合适的器件中。
７．设计规则检查
选取Compile\Processing\Design Doctor菜单，将调出规则检查医生，该医生可以按照三种规则中的一个规则检查各个设计文件，以保证设计的可靠性。一旦选择该菜单，在编译窗口将显示出医生，用鼠标点击医生，该医生可以告诉你程序文件的健康情况。见图2-5。
８．多器件划分(Partitioner)
如果设计不能完全装入一个器件，编译器中的多器件划分模块，可自动的将一个设计分成几个部分并分别装入几个器件中，并保证器件之间的连线最少。
９．编程文件的产生
编译器中的装配程序(Assembler)将编译好的程序创建一个或多个编程目标文件：EPROM配置文件（*.POF）例如,MAX7000Ｓ系列
SRAM文件（*.SCF）例如,FLEX8000系列的配置芯片EPROM
JEDEC文件(*.JED)
十六进制文件(*.HEX)
文本文件(*.TTF)
串行BIT流文件(*.SBF)
10．仿真
当设计文件被编译好,并在波形编辑器中将输入波形编辑完毕后,就可以进行行为仿真了,通过仿真可以检验设计的逻辑关系是否准确。
11．分析时间(Analyze Timing)
该功能可以分析各个信号到输出端的时间延迟,可以给出延迟矩阵和最高工作频率。见图2-6和图2-7。
图2-5 规则检测医生
图2-6 延迟矩阵图2-7 最高工作频率
§3 Max+plus Ⅱ设计过程
一、设计流程
使用Max+plus Ⅱ软件设计流程由以下几部分组成。如图
2-8所示。
1．设计输入：可以采用原理图输入、HDL 语言描述、EDIF 网表输入及波形输入等几种方式。
2．编译：
先根据设计要求设定编译参数和编译策略，如器件的选
择、逻辑综合方式的选择等。然后根据设定的参数和策略对设计项目进行网表提取、逻辑综合和器件适配，并产生报告文件、延时信息文件及编程文件，供分析仿真和编程使用。 3．仿真：仿真包括功能仿真、时序仿真和定时分析，可以利用软件的仿真功能来验证设计项目的逻辑功能是否正
确。
4．编程与验证：用经过仿真确认后的编程文件通过编程
器（Programmer ）将设计下载到实际芯片中，最后测试芯片在系统中的实际运行性能。 在设计过程中，如果出现错误，则需重新回到设计输入阶段，改正错误或调整电路后重复上述过程。
图2-9是Max+plus Ⅱ编译设计主控界面，它显示了Max+plus Ⅱ自动设计的各主要处理环节和设计流程，包括设计输入编辑、编译网表提取、数据库建立、逻辑综合、逻辑分割、适配、延时网表提取、编程文件汇编（装配）以及编程下载9个步骤。
二、设计步骤
（1）输入项目文件名(File/Project/Name)
（2）输入源文件(图形、VHDL 、AHDL 、Verlog 和波形输入方式) (Max+plus Ⅱ/graphic Editor ；Max+plus Ⅱ/Text Editor ；Max+plus Ⅱ/Waveform Editor)
（3）指定CPLD 型号(Assign/Device)
（4）设置管脚、下载方式和逻辑综合的方式
(Assign/Global Project Device Option,Assign/Global Logic Synthesis)
（5）保存并检查源文件(File/project/Save & Check) （6）指定管脚(Max+plus Ⅱ/Floorplan Editor)
（7）保存和编译源文件
(File/project/Save & Compile)
图2-9 编译主控界面
图2-8 开发流程图
（8）生成波形文件(Max+plusⅡ/Waveform Editor)
（9）仿真(Max+plusⅡ/Simulator)
（10）下载配置(Max+plusⅡ/Programmer)
三、常用菜单简介
（1）MAX+PLUSⅡ菜单：
MAX+plusII：
Hierarchy Display___塔形显示；
Graphic Editor______图形编辑器；
Symbol Editor______符号编辑器；
Text Editor_________文本编辑器；
Waveform Editor____波形编辑器；
Floorplan Editor_____管脚编辑器；
Compiler___________编译器；
Simulator__________仿真器；
Timing Analyzer_____时间分析；
Programmer________程序下载；
Message Processor___信息处理；
（2）文件菜单，该文件菜单随所选功能的不同而不同。
File：
Project：
Name…_________________项目名称；
Set Project to Current File___将当前文件设置为项目；
Save&Check_____________保存并检查文件；
Save&Compile___________保存并编译文件；
Save&Simulator__________保存并仿真文件；
Save,Compile,Simulator____保存，编译，仿真；
New…_________新文件；
Open…_________打开文件；
Delete File…____删除文件；
Retrieve…______提取文件；
Close__________关闭文件；
Save___________保存文件；
Save As…______换名存文件；
Info…_________信息；
Size…_________图纸尺寸；
Create Default Symbol______创建当前模块图形符号；
Edit Symbol_______________编辑当前模块图形符号；
Create Default Include File___创建当前包括文件；
Print…___________________打印；
（3）模板菜单，该模板使编写VHDL和AHDL设计文件更容易和方便。
Templates：
AHDL Template…_____AHDL模板；
VHDL Template…_____VHDL模板；
Verilog Template…_____VERILOG模板；
（4）指定菜单
Assign：
Device…________________指定器件；
Pin/Location/Chip…_______管脚，放置，芯片；
Timing Requirements…____时间需要；
Clique…________________指定一个功能组；
Logic Options…__________逻辑选择；
Probe…_________________指定探头；
Connected Pins…_________连接管脚；
Global Project Device Options…______设定项目中器件的参数；
Global Project Parameters…_________设置项目参数；
Global Project Timing Requirements..___设置时间参数；
Global Project Logic Synthesis…______设置逻辑综合；
Ignore Project Assignments…_________忽略项目指定；
Clear Project Assignments…_________清除项目指定；
Back Annotate Project…_____________返回项目指定；
Convert Obsolete Assignment Format___转换指定格式。
（5）选择菜单
Options：
Font_____________字形；
Text Size________文本尺寸；
Line Style_______线型；
Rubberbanding_________橡皮筋；
Show Parameters_______显示参数；
Show Probe___________显示探头；
Show/Pins/Locations/Chips__________显示管脚，位置，芯片；
Show Cliques&Timing Requirements__显示功能组，时间需求；
Show Logic Options________________显示逻辑设置；
Show All_______________显示全部；
Show Guidelines…_______显示向导；
User Libraries…_________用户库；
Color Palette…__________调色板；
Preferences…___________设置。
该软件的菜单繁多，要想都学会有一定的难度，主要原因是资料问题。但是常用的菜
四、如何获得帮助
最直接的帮助来自于Max+plusⅡ的Help菜单。若需要某个特定项目的帮助信息，可以同时按
§4 在Windows 2000下Maxplus Ⅱ驱动程序的安装因为本实验中下载电缆使用的时Altera公司的ByteBlaster下载电缆，它通过并口与计算机相连，在Windows95/Windows98下可直接使用，但在Windows2000下需要进行以下设置后才可使用。具体步骤如下：
1、选择控制面板中的增加或删除硬件选项进入增加或删除硬件向导；
2、选择next按钮两次，进入选择一个硬件器件窗口中，在器件中选择增加一个新的器件，然后选择next按钮；
3、在接下来的窗口中选择“我想从列表中选择一个新的硬件”，然后选择next按钮；
4、在硬件类型窗口中选择“Sound,video and game controllers”,然后选择next按钮；
5、出现的“选择一个器件驱动”窗口中选择右下脚的“have disk…”按钮；
6、在弹出的“Install from disk”窗口中选择browse按钮，在弹开的窗口中选择maxplus Ⅱ安装目录下的Drivers\win2000\win2000.inf文件，然后选择OK按钮；
以下按照Windows向导进行操作即可，最后需要重新启动计算机。
§5 MaxplusⅡ图形输入法
利用EDA工具进行原理图输入设计的优点是，设计者能利用原有的电路知识迅速入门，完成较大规模的电路系统设计，而不必具备许多诸如编程技术、硬件语言等新知识。
MAX+plusII提供了功能强大，直观便捷和操作灵活的原理图输入设计功能，同时还配备了适用于各种需要的元件库，其中包含基本逻辑元件库（如与非门、反向器、D触发器等）、宏功能元件（包含了几乎所有74系列的器件），以及功能强大，性能良好的类似于IP Core的巨功能块LPM库。但更为重要的是，MAX+plusII还提供了原理图输入多层次设计功能，使得用户能设计更大规模的电路系统，以及使用方便精度良好的时序仿真器。以传统的数字电路实验相比为例，MAX+plusII提供原理图输入设计功能具有显著的优势：?能进行任意层次的数字系统设计。传统的数字电路实验只能完成单一层次的设计，使得设计者无法了解和实现多层次的硬件数字系统设计；
?对系统中的任一层次，或任一元件的功能能进行精确的时序仿真，精度达0.1ns ，因此能发现一切对系统可能产生不良影响的竞争冒险现象；
?通过时序仿真，能对迅速定位电路系统的错误所在，并随时纠正；
?能对设计方案作随时更改，并储存入档设计过程中所有的电路和测试文件；
?通过编译和编程下载，能在FPGA或CPLD上对设计项目随时进行硬件测试验证；
?如果使用FPGA和配置编程方式，将不会有如何器件损坏和损耗；
?符合现代电子设计技术规范。传统的数字电路实验利用手工连线的方法完成元件连接，容易对学习者产生误导，以为只要将元件间的引脚用引线按电路图连上即可，而不必顾及引线的长短、粗细、弯曲方式、可能产生的分布电感和电容效应以及电磁兼容性等等十分重要的问题。
实例：以下将以一位全加器的设计为例详细介绍原理图输入设计方法，但应该更多地关注设计流程，因为除了最初的图形编辑输入外，其它处理流程都与文本（如VHDL文件）输入设计完全一致。
1位全加器可以用两个半加器及一个或门连接而成，因此需要首先一个半加器的设计。以下将给出使用原理图输入的方法进行底层元件设计和层次化设计的完整步骤，其主要流程与数字系统设计的一般流程基本一致。事实上，除了最初的输入方法稍有不同外，应用VHDL的文本输入设计方法的流程也基本与此相同。
步骤1：为本项设计建立文件夹
任何一项设计都是一项工程（Project），都必须首先为此工程建立一个放置与此工程相关的所有文件的文件夹，此文件夹将被EDA软件默认为工作库（Work Library）。一般不同的设计项目最好放在不同的文件夹中，注意，一个设计项目可以包含多个设计文件，如频率计。
图2-10建立新的设计文件
图2-11 元件输入选择窗
假设本项设计的文件夹取名为MY_PRJCT，在E盘中，路径为：E:\MY_PRJCT。
注意：文件夹不能用中文。
步骤2：输入设计项目和存盘
1．打开Mux+plusII，选菜单 File→New（图2-10），在弹出的File Type 窗中选原理图编辑输入项Graphic Editor file，按OK后将打开原理图编辑窗。
(注意：如果以文本输入方式设计要选择Text Editor file)。
2．在原理图编辑窗中的任何一个位置上点鼠标右键，将跳出一个选择窗，选择此窗中的输入元件项Enter Symbol，于是将跳出如图2-11所示的输入元件选择窗。
3．用鼠标双击文件库“Symbol Libraries”中的e:\ maxplu2\max2lib\prim项,在Symbol Files窗中即可看到基本逻辑元件库prim中的所有元件，但也可以在Symbol Name 窗中用键盘直接输入所需元件名，在按OK键，即可将元件调入原理图编辑窗中。如为了设计半加器，分别调入元件and2、not、xnor、input和output（图2-12）并连接好。然后用鼠标分别在input和output的PIN-NAME上双击使其变黑色，再用键盘分别输入各引脚名：a、b、co和so。
4．点击选项File →“Save As”，选出刚才为自己的工程建立的目录E:\MY_PRJCT，将已设计好的图文件取名为：h_adder.gdf(注意原理图文件后缀是.gdf，文本文件后缀是.vhd)，并存在此目录内。
图2-12 将所需元件全部调入原理图编辑窗
注意，原理图的文件名可以用设计者认为合适的任何英文名（VHDL文本存盘名有特殊要求），如adder.gdf等。还应注意，为了将文件存入自己的E:\MY_PRJCT目录中，必须在如图2-13的Save as窗中双击MY_PRJCT目录，使其打开，然后键入文件名，并按OK。
图2-13 连接好原理图并存盘
图2-14 将当前设计文件设置成工程文件
步骤3：将设计项目设置成工程文件（PROJECT）
为了使Max+plusII能对输入的设计项目按设计者的要求进行各项处理，必须将设计文件，如半加器h_adder.gdf，设置成Project。如果设计项目由多个设计文件组成，则
应该将它们的主文件，即顶层文件设置成Project。如果要对其中某一底层文件进行单独编译、仿真和测试，也必须首先将其设置成Projcet。
图2-15 选择最后实现本项设计的目标器件
将设计项目（如h_adder.gdf）设定为工程文件设置成Project有两个途径：
1．如图2-14，选择File → Project → Set Project to Current File，即将当前设计文件设置成Project。选择此项后可以看到图2-14所示的窗口左上角显示出所设文件的路径。这点特别重要，此后的设计应该特别关注此路径的指向是否正确！
2．如果设计文件未打开，可如图2-14所示，选 File → Project → Name ，然后在跳出的Project Name窗中找到E:\MY_PRJCT目录，在其File小窗中双击adder.gdf文件，此时即选定此文件为本次设计的工程文件（即顶层文件）了。
步骤4：选择目标器件并编译（一般默认即可）
为了获得与目标器件对应
的，精确的时序仿真文件，在对
文件编译前必须选定最后实现
本设计项目的目标器件，在
Max+plusII环境中主要选
Altera公司的FPGA或CPLD。
首先在Assign选项的下拉
菜单中选择器件选择项Device，
图2-16 对工程文件进行编译、综合和适配等操作其窗口如图2-15所示。此窗口
的Device Family是器件序列栏，应该首先在此拦中选定目标器件对应的序列名，如EPM7128S对应的是MAX7000S系列；EPF10K10对应的是FLEX10K系列等。为了选择EPF10K10LC84-4器件，应将此栏下方标有Show only Fastest Speed Grades 的勾消去，
以便显示出所有速度级别的器件。完成器件选择后，按OK键。
最后启动编译器，首先选择左上角的MAX+plusII选项，在其下拉菜单中选择编译器项Compiler（图2-16），此编译器的功能包括网表文件提取、设计文件排错、逻辑综合、逻辑分配、适配（结构综合）、时序仿真文件提取和编程下载文件装配等。
点击Start，开始编译！如果发现有错，排除错误后再次编译。
步骤5：时序仿真
接下来应该测试设计项目的正确性，即逻辑仿真，具体步骤如下：
1．建立波形文件。按照以上“步骤2”，为此设计建立一个波形测试文件。选择File 项及其New，再选择图2-10右侧New窗中的Waveform Editer..项，打开波形编辑窗。 2．输入信号节点。在图2-17所示的波形编辑窗的上方选择Node项，在下拉菜单中选择输入信号节点项Nodes from SNF。在弹出的窗口（图2-18）中首先点击List键，这时左窗口将列出该项设计所以信号节点。由于设计者有时只需要观察其中部分信号的波形，因此要利用中间的“=>”键将需要观察的信号选到右栏中，然后点击OK键即可。
图2-17 从SNF文件中输入设计文件的信号节点
图2-18 列出并选择需要观察的信号节点
图2-19 在Options选项中消去网格对齐Snap to Grid的选择（消去勾）3．设置波形参量。图2-19所示的波形编辑窗中已经调入了半加器的所有节点信号，在为编辑窗的半加器输入信号a和b设定必要的测试电平之前，首先设定相关的仿真参数。如图2-19所示，在Options选项中消去网格对齐Snap to Grid的选择（消去勾），以便能够任意设置输入电平位置，或设置输入时钟信号的周期。
4．如图2-20所示，设定仿真时间宽度。选择File项及其End time选项，在End time 选择窗中选择适当的仿真时间域，如可选34us（34微秒），以便有足够长的观察时间。
5．加上输入信号。现在可以为输入信号a和b设定测试电平了。如图2-21标出的那样，利用必要的功能键为a和b加上适当的电平，以便仿真后能测试so和co输出信号。
图2-20 设定仿真时间宽度
图2-21 为输入信号设定必要的测试电平或数据
图2-22 仿真波形文件存盘
图2-23 运行仿真器
图2-24 半加器h_adder.gdf的仿真波形
6．波形文件存盘。选择File/Save as选项，按OK键即可。由于图2-22所示的存盘窗中的波形文件名是默认的（这里是h_adder.scf），所以直接存盘即可。
7．运行仿真器。选择MAX+plusII项及其中的仿真器Simulator选项，点击跳出的仿真器窗口（图2-23）中的Start键。图2-24是仿真运算完成后的时序波形。注意，刚进入图2-24的窗口时，应该将最下方的滑标拖向最左侧，以便可观察到初始波形。
8．观察分析波形。通过分析，图2-24显示的半加器的时序波形是正确的。还可以进一步了解信号的延时情况。图2-24右侧的竖线是测试参考线，它上方标出的991.ns是此线所在的位置，它与鼠标箭头间的时间差显示在窗口上方的Interval小窗中。由图可见输入与输出波形间有一个小的延时量。
图2-25 打开延时时序分析窗
图2-26 半加器引脚锁定
为了精确测量半加器输入与输出波形间的延时量，可打开时序分析器，方法是选择左上角的MAX+plusII项及其中的Timing Analyzer选项，点击跳出的分析器窗口（图2-25）中的Start键，延时信息即刻显示在图表中。其中左排的列表是输入信号，上排列出输出信号，中间是对应的延时量，这个延时量是精确针对EPF10K10LC84-4器件的。
9、包装元件入库。选择File项的“Open”选项，在“Open”窗中先点击原理图编辑文件项Graphic Editor Files，选择h_adder.gdf，重新打开半加器设计文件，然后如图2-14选择File中的Create Default Symbol项，此时即将当前文件变成了一个包装好的单一元件，并被放置在工程路径指定的目录中以备后用。
步骤6：引脚锁定
如果以上的仿真测试正确无误，就应该将设计编程下载进选定的目标器件中，如EPF10K10，作进一步的硬件测试，以便最终了解设计项目的正确性。这就必须根据评估板、开发电路系统或EDA实验板的要求对设计项目输入输出引脚赋予确定的引脚，以便能够对其进行实测。这里假设根据实际需要，要将半加器的4引脚a、b、co和so分别与目标器件EPF10K10的第5、6、17和18脚相接，操作如下：
1．选择Assign项及其中的引脚定位Pin\Location\Chip选项，在跳出的窗口（图2-26）中的Node Name栏中用键盘输入半加器的端口名，如a、b等。如果输入的端口名正确，在右侧的Pin Type栏将显示该信号的属性。
图2-27 设置编程下载方式
2．在左侧的Pin一栏中，用键盘输入该信号对应的引脚编号，如5、6、17等，然后按下面的Add键。如图2-26所示分别将4个信号锁定在对应的引脚上，按OK键后结束。 3．特别需要注意的是，在锁定引脚后必须再通过MAX+plusII的Compiler选项，对文件从新进行编译一次，以便将引脚信息编如入下载文件中。
步骤7：编程下载
首先将下载线把计算机的打印机口与目标板（如开发板或实验板）连接好，打开电源： 1．下载方式设定。选择MAX+plusII项及其中的编程器Programmer选项，跳出如图2-27左侧所示的编程器窗口，然后选择Options项的Hardware Setup硬件设置选项，其窗口如图2-27右侧所示。在其下拉菜单中选ByteBlaster（MV）编程方式。此编程方式对应计算机的并行口下载通道，“MV”是混合电压的意思，主要指对ALTERA的各类芯核电压（如5V、3.3V、2.5V与1.8V等）的FPGA/CPLD都能由此下载。此项设置只在初次装软件后第一次编程前进行，设置确定后就不必重复此设置了。
《EDA》实验指导书2013-6-1
辽东学院自编教材 《可编程逻辑器件原理及应用实验》指导书 李海成编 （计算机科学与技术、电子信息工程专业用） 姓名： 学号： 班级： 信息技术学院 2013年6月
目录 目录 (1) 实验一MAX+PLUS-II设计三八译码器......... 错误！未定义书签。实验二半加器 . (2) 实验三带进位输入的8位加法器 (4) 实验四数据比较器 (6) 实验五编码器 (9) 实验六组合逻辑电路的设计 (12) 实验七计数器 (14) 实验八触发器功能的模拟实现 (17)
（被加数）Ai （被加数）Bi （半加和）Hi （本位进位）Ci 实验二 半加器 实验类型： 验证性 实验课时： 2 指导教师： 李海成 时 间：201 年 月 日 课 次：第 节 教学周次：第 周 实验分室： 实验台号： 实 验 员： 一、 实验目的 1.设计并实验一个一位半加器 2.掌握CPLD/FPGA 组合逻辑设计基本方法。 二、 实验原理 计算机中数的操作都是以二进制进位的，最基本的运算就是加法运算。按照进位是否加入，加法器分为半加器和全加器电路两种。计算机中的异或指令的功能就是求两个操作数各位的半加和。一位半加器有两个输入、输出，如图2-1。 图2-1 一位半加器示意图 表2-1 一个半加大路的真值表如表2-1所示，根据真值表可得到半加器的函数表达式： Bi Ai Bi Ai Hi ?+?= Bi Ai Ci ?= 三、 实验连线 半加器的两个输入所对应的管脚同两位拨码开关相连,两个输入管脚名为a 、b ；两个输出所对应的管脚同两位发光二极管相连,两个输出管脚名为 c0和s,其中c0表示进位, s 表示相加结果。 四、
EDA实验指导书
实验一上机学习电路原理图的绘制（2） 一、设计目的 1. 掌握PROTEL软件的安装、运行及卸载，掌握Protel 99 SE的基本操作； 2. 掌握设计管理器的使用和设计环境的设置，熟悉常用元件库和各主要菜单及命令的使用； 3．学习电路原理图的基本绘图方法 二、设计内容 1.设置原理图的环境参数，添加相应的元件库文件 2.绘制课本P92页的一个D/A功能模块电路图，其中由一片12位的D/A、两片运放、一些电阻和电容组成 图1-1 实验1电路原理图实例 三、设计设备和仪器 1．计算机 1 台（CPU要求Pentium 166MHz以上，推荐内存应为16MB以上，显示器分辨率为800×600(或1024×768)模式。） 2.Protel 99SE 软件 四、设计方法 根据电路图加载相应的元件库文件，然后选择放置电子元件，编辑各元件并精确调整元件位置。对放置好的元件根据例图连接导线，绘制总线和总线出入端口，放置网络标号及电源和输入输出端口。最后放置注释文字。 五、实验步骤 （1）新建名为自己学号姓名的设计数据库 点击“NEW新建”新建数据库文件 在上图所示的选项栏里设置名为自己姓名学号的数据库文件 （2）建立名为自己姓名的原理图文件
点击上图所示图标建立名为自己姓名的原理图文件（3）进入原理图设计环境，修改文件名并修改图纸大小为A4 点击下图中“Options”选项设置图纸大小 （4）加载常用元件库 （5）从元件库中选出需用元件放在原理图设计工作面上 （6）利用绘图工具对所有元器件进行连线 最终原理图如图所示。 六、设计报告 1．明确实验目的和实验要求； 2．写出详细的实验内容和步骤； 3．写出实验中遇到的问题及改正的方法 七、注意事项 熟悉绘图工具的功能和用法是绘制好电路原理图的关键。
EDA实验指导书
实验一 MAX+PLUSII软件的使用 [实验目的] 掌握MAX+PLUSII软件的使用。 [实验内容] 学习MAX+PLUSII软件的设计操作步骤。 [实验原理] MAX+PLUSII软件介绍。 MAX+PLUSII软件功能简介： 1 原理图输入（Graphic Editor） MAX+PLUSII软件具有图形输入能力,用户可以方便的使用图形编辑器输入电路图,图中的元器件可以调用元件库中元器件,除调用库中的元件以外,还可以调用该软件中的符号功能形成的功能块。 2 硬件描述语言输入(Text Editor) MAX+PLUSII软件中有一个集成的文本编辑器,该编辑器支持VHDL,AHDL和Verilog硬件描述语言的输入,同时还有一个语言模板使输入程序语言更加方便,该软件可以对这些程序语言进行编译并形成可以下载配置数据。 3 波形编辑器(waveform Editor) 在进行逻辑电路的行为仿真时，需要在所设计电路的输入端加入一定的波形，波形编辑器可以生成和编辑仿真用的波形（*.SCF文件），使用该编辑器的工具条可以容易方便的生成波形和编辑波形。 4 编译与仿真 当设计文件被编译好,并在波形编辑器中将输入波形编辑完毕后,就可以进行行为仿真了,通过仿真可以检验设计的逻辑关系是否准确。 5 器件编程 当设计全部完成后,就可以将形成的目标文件下载到芯片中,实际验证设计的准确性。[实验步骤] 设计过程如下： 1)输入项目文件名(File/Project/Name) 2)输入源文件(图形、VHDL、AHDL、Verlog和波形输入方式) (Max+plusⅡ/graphic Editor, Max+plusⅡ/Text Editor, Max+plusⅡ/Waveform Editor) 3)指定CPLD型号(Assign/Device) 4)设置管脚、下载方式和逻辑综合的方式 (Assign/Global Project Device Option,Assign/Global Logic Synthesis) 5)保存并检查源文件(File/project/Save & Check) 6)指定管脚(Max+plusⅡ/Floorplan Editor) 7)保存和编译源文件(File/project/Save & Compile) 8)生成波形文件(Max+plusⅡ/Waveform Editor) 9)仿真(Max+plusⅡ/Simulator) 10)下载配置(Max+plusⅡ/Programmer) [实验报告要求] 不做要求。 实验二简单组合逻辑电路设计 [实验目的] 1 通过本实验提供的实例,掌握组合逻辑电路的设计方法。
09EDA实验指导书
EDA实验指导书
目录 实验一基于QUARTUSII图形输入电路的设计 (2) 实验二含异步清零和同步使能的加法计数器 (5) 实验三图形和VHDL混合输入的电路设计 (7) 实验四矩阵键盘接口电路的设计 (10) 实验五交通灯控制电路实验 (16) 附图EP1K10TC100管脚图 (24) 主芯片：ACEX 1K 系列的EP1K10TC100-3 下载电缆：Byte Blaster II
实验一基于QUARTUSII图形输入电路的设计 一、实验目的 1、通过一个简单的3线—8线译码器的设计,掌握组合逻辑电路的设计方法。 2、初步了解QUARTUSII原理图输入设计的全过程。 3、掌握组合逻辑电路的静态测试方法。 二、实验原理 3线-8线译码器三输入，八输出。当输入信号按二进制方式的表示值为N时，输出端标号为N的输出端输出高电平表示有信号产生，而其它则为低电平表示无信号产生。因为三个输入端能产生的组合状态有八种，所以输出端在每种组合中仅有一位为高电平的情况下，能表示所有的输入组合。其真值表如表1-1所示 输入输出 D2 D1 D0 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 1 0 0 0 1 1 0 0 0 0 1 0 0 0 1 0 0 0 0 0 1 0 0 0 0 1 0 1 0 0 1 0 0 0 0 0 1 1 0 0 1 0 0 0 0 0 0 1 1 1 1 0 0 0 0 0 0 0 表1-1 3线-8线译码器真值表 译码器不需要像编码器那样用一个输出端指示输出是否有效。但可以在输入中加入一个输出使能端，用来指示是否将当前的输入进行有效的译码，当使 能端指示输入信号无效或不用对当前信号进行译码时，输出端全为高电平，表 示无任何信号。本例设计中没有考虑使能输入端，自己设计时可以考虑加入使 能输入端时，程序如何设计。 三、实验内容 在本实验中，用三个拨动开关来表示3线-8线译码器的三个输入（D2-D0）；用
EDA实验指导书
ED心验指导书齐鲁理工学院
目录 实验一Protel DXP 2004认识实验 0 实验二两级阻容耦合三极管放大电路原理图设计 0 实验三原理图元件库建立与调用 (2) 实验四两级阻容耦合三极管放大电路PCB图设计............................ .4实验五集成电路的逻辑功能测试.. (6) 实验六组合逻辑电路分析与设计............................................... 1.1实验七Quartus II的使用 ................................................. 1.6实验八组合逻辑器件设计. (16) 实验九组合电路设计 (24)
实验一Protel DXP 2004 认识实验 一、实验目的 1. 掌握Protel DXP 2004的安装、启动和关闭。 2. 了解Protel DXP 2004主窗口的组成和各部分的作用。 3. 掌握Protel DXP 2004工程和文件的新建、保存、打开。 二、实验内容与步骤 1、Protel_DXP_2004 的安装 (1) 用虚拟光驱软件打开Protel_DXP_2004.iso 文件 (2) 运行setup\Setup.exe 文件，安装Protel DXP 2004 (3) 运行破解程序后，点击导入模版”，先导入一个ini文件模版(如果要生成单机版的License选择Unified Nexar-Protel License.ini;要生成网络版的License选择Unified Nexar-Protel Network License.ini )，然后修改里面的参数：TransactorName=Your Name (将"Your Name替换为你想要注册的用户名)；SerialNumber=0000000 (如果你只有一台计算 机，那么这个可以不用修改，如果有两台以上的计算机且连成局域网，那么请保证每个License文件中的SerialNumber=为不同的值。修改完成后点击生成协议文件"，任意输入一 个文件名(文件后缀为.alf)保存，程序会在相应目录中生成1个License文件。点击替换密钥”，选取DXP.exe (在DXP 2004安装目录里，默认路径为)，程序会自动替换文件中的公开密钥。将前面生成的License文件拷贝至DXP 2004安装目录里(默认路径为)授权完成。 (4) 打开Protel 在左上角DXP 菜单下的Preference 菜单项里，选中Use localize resources后关闭Protel_DXP_2004 ,重新打开软件变为简体中文版本。 2、Protel_DXP_2004 的卸载 卸载Protel_DXP_2004的具体步骤如下： (1) 在Windows的“开始”菜单中选择“设置/控制面板”，然后在控制面板中选择“添加/删除程序”选项，将弹出对话框。从中选择DXP 2004应用软件。 (2) 单击删除”按钮，将弹出对话框，询问用户是否真的要删除程序。 (3) 单击“是”按钮，开始卸载。在卸载过程中，若想终止卸载，可单击“取消”按
EDA实验指导书new_Quartus2
EDA技术实验手册及程序代码 物理与信息项目学院 学号：111000228 姓名：汪艺彬 注意事项 1、本实验手册是为了配合《EDA技术实用教程》，作为本课程实验环节的补充 指导而编制。 2、实验中涉及的QuartusⅡ软件的使用请参考 《EDA技术实用教程》中有关章节。 手册中所有的虚线空白框，都留出来作为实验记录之用，每个实验完成后，应按照实验内容的要求将实验结果记入框中。 4、每个实验后面都附有一道思考题，完成实验内容后可以作为更进一步的练习 。 5、每次实验后将手册相关部分<完成实验结果记录）和实验源代码<.vhd文件） 一起，作为实验报告上交。 6、课程结束后请将所有报告按顺序加封面装订好上交，作为实验部分成绩计入 总成绩。 实验一利用原理图输入法设计4位全加器一、实验目的： 熟悉如何在QuartusⅡ集成环境下利用原理图输入设计简单组合逻辑电路，掌握层次化的电路设计方法。 二、实验原理： 一个4位全加器可以由4个一位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的进位输入信号cin相接。 三、实验内容： 1.QuartusII软件的熟悉
熟悉QuartusⅡ环境下原理图的设计方法和流程，可参考课本5.4节的内容，重点掌握层次化的设计方法。 2.设计1位全加器原理图 设计的原理图如下所示 3.利用层次化原理图方法设计4位全加器 <1）生成新的空白原理图，作为4位全加器设计输入 <2）利用已经生成的1位全加器作为电路单元，设计4位全加器的原理图，如下所示 4、设计一个超前进位4位全加器 以上设计的全加器是基于串行进位的结构，高位的进位输入必须等待低位的运算结果，造成较长的延时。通过对进位位进行超前运算，可以缩短这部分的延时。 在已有1位全加器的基础上设计一个具有超前进位结构的4位全加器，原理图如下所示 5、完成设计流程
EDA实验箱实验指导书
实验二流水灯 1.实验目的 通过本实验让学生进一步了解、熟悉和掌握CPLD/FPGA开发软件的使用方法及VHDL 语言的编程方法；学习简单的时序电路的设计和硬件测试。 2.实验内容 本实验的内容是控制实验箱上的发光二极管LED1—LED8，使之实现流水灯显示。3.实验原理 在LED1~LED8引脚上周期性地输出流水数据，即输出的数据依次为11111111、11111110、11111100、11111000、11110000、11100000、11000000、10000000、00000000，如此循环显示，输出数据“0”，表示点亮相应的LED小灯。为了方便观察，流水的速率控制在2Hz左右。在核心板上有一个48MHz的标准时钟源，该时钟源与芯片EP2C5的23脚相连。为了产生2Hz的时钟源，在此调用了分频模块int_div。 4.实验步骤 (1)启动Quartus II，建立一个空白工程，然后命名为led_waterflow.qpf。 (2)新建ledwater.vhd源程序文件，源代码如下。然后进行综合编译。若在编译过程中发现错误，则找出并更正错误，直到编译成功为止。生产符号文件ledwater.bsf (File→ Create/_Update → Create Symbol Files for Current File)。 流水灯程序参考 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_Arith.ALL; USE IEEE.STD_LOGIC_Unsigned.ALL; ENTITY ledwater IS PORT( clk: IN STD_LOGIC; led: OUT STD_LOGIC_VECTOR(7 DOWNTO 0) );END; ARCHITECTURE one OF ledwater IS SIGNAL led_r:STD_LOGIC_VECTOR(8 DOWNTO 0); BEGIN led<=led_r(7 DOWNTO 0); PROCESS(clk) BEGIN IF clk’event and clk=’1’ THEN led_r<=led_r(7 DOWNTO 0) & '0'; IF led_r="000000000" THEN --循环完毕吗？ led_r<="111111111"; --是，则重新赋初值 END IF; END IF; END PROCESS; END; (3)将实验模块库里的int_div.vhd和int_div.bsf拷贝到工程目录下。
EDA实验指导书1
EDA实验指导书 天津大学仁爱学院 2011年9月30日
目录 1.实验一LED实验 （验证性实验） 2.实验二LED点阵实验 （综合性实验） 3.实验三LCD显示实验 （设计性实验）
实验一：LED实验 一、实验目的 1.熟悉ISE8.2开发环境，掌握工程的生成方法； 2.熟悉SEED-XDTK_V4实验环境； 二、实验内容 1.创建工程； 2.添加HDL资源文件； 3.配置一个应用程序完成设计。 三、实验准备 1.通过USB口下载电缆将计算机的USB口及SEED-FEM025板的J9连接好； 2.启动计算机，打开SEED-XDTK_V4实验箱电源开关。观察SEED-FEM025板上的＋ 5V（D11）的电源指示灯是否均亮。若有不亮的，请断开电源，检查电源。 四、实验步骤 1.创建工程 1)双击桌面Xilinx ISE8.2快捷方式打开ISE工程管理器（Project Navigator）； 2)打开Project Navigator后，选择File→New Project，弹出新建工程对话框； 3)在工程路径中单击“…”按钮，将工程指定到如下目录D:\02.V4_lab，单击确定； 4)在工程名称中输入led，点击Next按钮，如图1.1所示； 图1.1 5)弹出器件特性对话框。器件族类型（Device Family）选择“Virtex4”，器件型号（Device） 选“XC4VSX25FF668-10”，综合工具（Synthesis Tool）选“XST(VHDL/Verilog)”，仿真器（Simulator）选“ISE Simulator”，如图1.2；
EDA实验指导书全(Verilog版)
EDA实验指导书 熊利祥编 武汉理工大学华夏学院
2011年9月
前言 一、实验课目的 EDA实验课是电子工程类专业教学中重要的实践环节，包括了ISE开发环境基本操作及Verilog语言、组合逻辑电路设计、流水灯设计、计数器设计、扫描显示电路的驱动、综合层次性实验——交通灯或数字秒表设计实验。要求学生通过实验学会正确使用EDA技术，掌握FPGA器件的开发，熟练使用ISE开发环境，掌握Verilog 语言的编程，掌握数字电路和系统的设计。 通过实验，使学生加深对课堂专业教学内容的理解，培养学生理论联系实际的能力，实事求是，严谨的科学作风，使学生通过实验结果，利用所学的理论去分析研究EDA技术。培养学生使用EDA实验设备的能力以及运用实验方法解决实际问题的能力。 二、实验要求： 1.课前预习 ①认真阅读实验指导书，了解实验内容； ②认真阅读有关实验的理论知识； ③读懂程序代码。 2.实验过程 ①按时到达实验室； ②认真听取老师对实验内容及实验要求的讲解； ③认真进行实验的每一步，观察程序代码与仿真结果是否相符； ④将实验过程中程序代码和仿真结果提交给老师审查； ⑤做完实验后，整理实验设备，关闭实验开发板电源、电脑电源后方可离开。 3.实验报告 ①按要求认真填写实验报告书； ②认真分析实验结果； ③按时将实验报告交给老师批阅。
三、实验学生守则 1．保持室内整洁，不准随地吐痰、不准乱丢杂物、不准大声喧哗、不准吸烟、不准吃东西； 2.爱护公务，不得在实验桌及墙壁上书写刻画，不得擅自删除电脑里面的文件； 3.安全用电，严禁触及任何带电体的裸露部分，严禁带电接线和拆线； 4.任何规章或不按老师要求操作造成仪器设备损坏须论价赔偿。
EDA实验指导书_新2014(新)印刷
淮阴工学院EDA技术实验指导书 编者：叶小婷 电子与电气工程学院 2014年6月7日
目录 实验一基于QUARTUSII 图形输入电路的设计 (1) 实验二基于VHDL 格雷码编码器的设计 (16) 实验三含异步清零和同步使能的加法计数器 (18) 实验四八位七段数码管动态显示电路的设计 (20) 实验五数控分频器的设计 (22) 实验六图形和VHDL 混合输入的电路设计 (23) 实验七四位并行乘法器的设计 (26) 实验八基本触发器的设计 (28) 实验九四位全加器设计 (30) 实验十矩阵键盘显示电路的设计 (32) 实验十一用VHDL 设计七人表决器 (35) 实验十二用VHDL 设计四人抢答器 (37) 实验九熟悉PROTEL99环境 (39) 实验十原理图设计 (42) 实验十一元件制作与网络表操作 (44) 实验十二印刷电路板设计 (47) 附录一实验箱常用管脚分配表 (49) 附录二参考程序 (51)
实验一基于QUARTUSII 图形输入电路的设计 一、实验目的 1．通过一个简单的3—8译码器的设计，掌握组合逻辑电路的设计方法。 2．初步了解QUARTUSII 原理图输入设计的全过程。 3．掌握组合逻辑电路的静态测试方法。 二、实验设备 1．PC机一台； 2．Altera Blaster下载器一根； 3．THGSC-3型实验箱一台。 三、实验原理 3-8译码器三输入，八输出。当输入信号按二进制方式的表示值为N时，输出端标号为N 的输出端输出高电平表示有信号产生，而其它则为低电平表示无信号产生。因为三个输入端能产生的组合状态有八种，所以输出端在每种组合中仅有一位为高电平的情况下，能表示所有的输入组合。 译码器不需要像编码器那样用一个输出端指示输出是否有效。但可以在输入中加入一个输出使能端，用来指示是否将当前的输入进行有效的译码，当使能端指示输入信号无效或不用对当前信号进行译码时，输出端全为高电平，表示无任何信号。本例设计中没有考虑使能输入端，自己设计时可以考虑加入使能输入端时，程序如何设计。 四、实验容 在本实验中，用三个拨动开关(SW1~SW3)来表示三八译码器的三个输入（A、B、C）；用八个LED 来表示三八译码器的八个输出（D1~D8）。通过输入不同的值来观察输入的结果与三八译码器的真值表是否一致。实验箱中的拨动开关，当开关闭合（拨动开关的档位在下方）时其输出为低电平，反之输出高电平。实验箱中的拨动开关与FPGA 的接口电路，LED 灯与FPGA 的接口电路以及拨动开关、LED 与FPGA 的管脚连接在用户手册中都做了详细说明，这里不再赘述。 五、实验步骤 下面将通过这个实验，向读者介绍QUARTUSII 的项目文件的生成、编译、管脚分配以及时序仿真等的操作过程。 1．建立工程文件 1）选择“开始>程序>Altera>QuartusII 9.0”，运行QUARTUSII 软件。或者双击桌面上的QUARTUSII 的图标运行QUARTUSII 软件，出现如图1-1 所示，如果是第一次打开QUARTUSII 软件可能会有其它的提示信息，使用者可以根据实际情况进行设定后进入图1-1 所示界面。 2）选择软件中的，新建一个工程。如图1-2所示。 3）点击图1-2 中的Next 进入工作目录，工程名的设定对话框如图1-3 所示。第一个输入框为工程目录输入框，用户可以输入如e:/eda 等工作路径来设定工程的目录，设定好后，所有的生成文件将放入这个工作目录。第二个输入框为工程名称输入框，第三个输入框为顶层实体名称输入框。用户可以设定如exp1，一般情况下工程名称与实体名称相同。使用者也可以根据自已的实际情况来设定。
FPGA设计实验指导书(2013)
《FPGA设计》实验指导书
安全操作注意事项 1、接插下载电缆前，请务必关闭实验箱开关，避免损坏下载电缆或实验箱器件。 2、操作过程中应防止静电。 3、保持实验箱和电路板的表面清洁。 4、小心轻放，避免不必要的硬件损伤或者人身受伤。 实验箱简介
实验一简单组合逻辑设计 一、实验目的和任务 1、熟习Quartus II软件的使用； 2、掌握用原理图输入法和硬件描述语言（Verilog HDL）两种方法来设计逻 辑电路； 3、通过电路的仿真及验证，进一步了解4选1数据选择器的功能； 二、实验内容 1、用原理图输入法来设计4选1数据选择器 参照按图1-1所示来编辑完成4选1数据选择器的原理图输入，其中a、b、c、d 为数据输入端，sel[1]、sel[0]为控制输入端，q为4选1数据输出端。存盘仿真后，观察仿真波形，以验证数据选择器的功能。 图1-1 4选1数据选择器原理图 2、用Verilog HDL硬件描述语言来设计4选1数据选择器 用QuartusII中的文本编辑器，编辑输入4选1数据选择器源程序：module m41( a, b, c, d, sel, q); input a,b,c,d; input [1:0]sel; output q; reg q; always @( sel) case(sel) 2’b00: q=a; 2’b01: q=b;
2’b11: q=d; endcase endmodule 程序中的a 、b 、c 、d 依然为数据输入端，sel[1]、sel[0]为控制输入端，q 为4选1数据输出端。同样存盘后进行仿真，并观察仿真波形，以验证数据选择器的功能。 三、实验仪器、设备及材料 电脑、EDA 软件、实验箱、下载电缆。 四、实验原理 4选1数据选择器的原理框图及真值表如图1-2及表1-1所示，sel[1:0]可能出现四种组合情况： 00 01 10 11，它分别对应选通四个不同的数据输入a 、b 、c 、d ，从q 端输出。结合以前所学数字电路的知识，可由真值表得出利用“与非门”实现的逻辑电路，进而可用QuartusII 原理图输入方法，设计出该4选1数据选择器；如应用EDA 技术所学的Verilog HDL 硬件描述语言来描述该电路功能，即可设计出该4选1数据选择器的源程序。 图1-2 4选1数据选择器的原理框图 q Sel[1]输出 选择输入 0a 01b 00 c 11 d 1 Sel[0]表1-1 真值表 五、重点、难点 d a b c
EDA技术与VHDL实验指导书
EDA技术与HDL 实验指导书 吉林大学珠海学院 二零一一年制定
目录 实验一：实验环境和平台的建立 (1) 实验二：组合逻辑电路设计 (12) 实验三：多层次设计 (14) 实验四：时序逻辑电路设计（一） (18) 实验五：时序逻辑电路设计（二） (20) 实验六：分频器的设计 (22) 实验七：通用移位寄存器的设计 (23) 实验八：数码管扫描显示的设计 (24) 实验九：正弦信号发生器的设计 (26) 实验十：序列检测器的设计 (36)
实验一：实验环境和平台的建立 一、实验目的： 熟悉Quartus II的VHDL文本设计流程，学习8-3编码器的设计、仿真。二、实验内容： 用VHDL编写8-3编码器的VHDL代码并仿真。 三、实验环境 PC 机（Pentium100 以上）、Altera Quartus II 6.0 CPLD/FPGA 集成开环境。 四、实验原理 在数字系统中，常常需要将某一信息（输入）变换为某一特定的代码（输出）。把二进制码按一定的规律排列，例如8421码、格雷码等，使每组代码具有一特定的含义（代表某个数字或是控制信号）称为编码。具有编码功能的逻辑电路称为编码器。编码器有若干个输入，在某一时刻只有一个输入被转换为二进制码。例如8线-3线编码器和10线-4线编码器分别有8输入、3位输出和10位输入、4位输出。8线-3线编码器的真值表见表1-1，管脚图如图1-1所示。 输入输出 A7 A6 A5 A4 A3 A2 A1 A0 Y2 Y1 Y0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 0 1 0 0 0 1 0 0 0 0 0 1 0 0 0 0 1 1 0 0 0 1 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 1 0 1 0 1 0 0 0 0 0 0 1 1 0 1 0 0 0 0 0 0 0 1 1 1 表1-1 8-3编码器真值表 图1-1 8-3编码器管脚图 五、实验步骤
最新EDA实验指导书汇总
E D A实验指导书
实验一 MAX+PLUSII软件的使用 [实验目的] 掌握MAX+PLUSII软件的使用。 [实验内容] 学习MAX+PLUSII软件的设计操作步骤。 [实验原理] MAX+PLUSII软件介绍。 MAX+PLUSII软件功能简介： 1 原理图输入（Graphic Editor） MAX+PLUSII软件具有图形输入能力,用户可以方便的使用图形编辑器输入 电路图,图中的元器件可以调用元件库中元器件,除调用库中的元件以外,还可以调用该软件中的符号功能形成的功能块。 2 硬件描述语言输入(Text Editor) MAX+PLUSII软件中有一个集成的文本编辑器,该编辑器支持VHDL,AHDL和Verilog硬件描述语言的输入,同时还有一个语言模板使输入程序语言更加方便,该软件可以对这些程序语言进行编译并形成可以下载配置数据。 3 波形编辑器(waveform Editor) 在进行逻辑电路的行为仿真时，需要在所设计电路的输入端加入一定的波形，波形编辑器可以生成和编辑仿真用的波形（*.SCF文件），使用该编辑器 的工具条可以容易方便的生成波形和编辑波形。 4 编译与仿真 当设计文件被编译好,并在波形编辑器中将输入波形编辑完毕后,就可以进行行为仿真了,通过仿真可以检验设计的逻辑关系是否准确。 5 器件编程
当设计全部完成后,就可以将形成的目标文件下载到芯片中,实际验证设计的准确性。 [实验步骤] 设计过程如下： 1)输入项目文件名(File/Project/Name) 2)输入源文件(图形、VHDL、AHDL、Verlog和波形输入方式) (Max+plusⅡ/graphic Editor, Max+plusⅡ/Text Editor, Max+plusⅡ /Waveform Editor) 3)指定CPLD型号(Assign/Device) 4)设置管脚、下载方式和逻辑综合的方式 (Assign/Global Project Device Option,Assign/Global Logic Synthesis) 5)保存并检查源文件(File/project/Save & Check) 6)指定管脚(Max+plusⅡ/Floorplan Editor) 7)保存和编译源文件(File/project/Save & Compile) 8)生成波形文件(Max+plusⅡ/Waveform Editor) 9)仿真(Max+plusⅡ/Simulator) 10)下载配置(Max+plusⅡ/Programmer) [实验报告要求] 不做要求。 实验二简单组合逻辑电路设计 [实验目的] 1 通过本实验提供的实例,掌握组合逻辑电路的设计方法。 2 初步了解PLD设计的全过程和相关软件的使用。
EDA实验指导书
实验一组合逻辑电路设计 一、实验目的 1、通过一个简单的4选1的设计，让学生掌握QUARTUSII设计工具进行电子设计的基本流程。 2、初步了解可编程器件设计的全过程。 二、主要仪器设备 EDA实验系统一台，PC一台 三、实验步骤 1、建立工程文件 1)选择开始>程序>Altera>QuartusII13.1，运行QUARTUSII软件。或者双击桌面上 的QUARTUSII的图标运行QUARTUSII软件，出现如图1-3所示，如果是第一次打开QUARTUSII软件可能会有其它的提示信息，使用者可以根据自己的实际情况进行设定后进入图1-1所示界面。 图1-1 QUARTUSII软件运行界面 2)选择软件中的菜单File>New Project Wizard，新建一个工程。如图1-2所示。 3）点击图1-2中的NEXT进入工作目录，工程名的设定对话框如图1-3所示。第一个输入框为工程目录输入框，用户可以输入如e:/altera/work等工作路径来设定工程的目录，设定好后，所有的生成文件将放入这个工作目录。第二个输入框为工程名称输入框，第三个输入框为顶层实体名称输入框。用户可以设定如MUX41a，一般情况下工程名称与实体名称相同。使用者也可以根据自已的实际情况来设定。
图1-2 新建工程对话框 图1-3 指定工程名称及工作目录 4）点击NEXT，进入下一个设定对话框，按默认选项直接点击NEXT进行器件选择对话框。如图1-4所示。这里我们以选用Cyclone系列芯片EP5CSEMA5F31为例进行 介绍。用户可以根据使用的不同芯片来进行设定，其方法基本一致。
图1-4 器件选择界面 首先在对话框的左上方的Family下拉菜单中选取Cyclone V(E/GX/GT/SX/SE/ST)，在中间右边的Speed grade下拉菜单中选取6，在左下方的Available devices框中选取EP5CSEMA5F31C6，点击NEXT完成器件的选取，进入EDA TOOL设定界面如图1-5 所示。 图1-5 EDA TOOL对话框 5）按默认选项，点击NEXT出现新建工程以前所有的设定信息，如图1-6所示，点 击FINISH完成新建工程的建立。
EDA技术实验指导书
《EDA技术》实验指导书 面向专业：通信工程 信息工程 自动化 电子信息工程 电气工程及其自动化 信息与通信工程学院 2016年9月
前言 一、课程性质 本课程是电子信息工程、通信工程、信息工程和自动化专业必修的专业实验课程。通过本课程的教学，使学生掌握EDA技术的开发流程，学会利用以硬件描述语言为描述工具，以可编程逻辑器件为实现载体，在数字系统设计领域熟练应用EDA技术，使其具备研究和开发现代数字系统的能力。 二、专业安排 本系统分为多个模块，适合通信工程、信息工程、自动化、电子信息工程、电气工程及其自动化等专业使用。 三、本书特点 本实验指导书的特点是引入工程项目机制来管理实验项目，着重培养学生的方案设计、算法分析和现场调试能力，为培养卓越工程师打下坚实的基础。
目录 前言............................................................................................................................. I 第一章实验系统.. (1) 1.1 系统整体结构 (1) 1.2 核心板 (1) 1.3 基础扩展模块 (2) 1.4 自动控制模块 (3) 1.5 信号处理模块 (3) 1.6 通信接口模块 (4) 第二章开发平台简介 (5) 2.1 Quartus II简介 (5) 2.2 Quartus II开发流程 (5) 第三章实验项目 (9) 实验1 平台应用及全加器设计 (9) 实验2 信号发生器设计 (11) 实验3 数字电压表设计 (13) 实验4 数字频率计设计 (16) 实验5 交通灯控制器设计 (19)
EDA实验指导书
目录 实验一Protel DXP 2004认识实验 0 实验二两级阻容耦合三极管放大电路原理图设计 0 实验三原理图元件库建立与调用 (2) 实验四两级阻容耦合三极管放大电路PCB图设计 (4) 实验五集成电路的逻辑功能测试 (6) 实验六组合逻辑电路分析与设计 (11) 实验七Quartus II 的使用 (16) 实验八组合逻辑器件设计 (16) 实验九组合电路设计 (24)
实验一 Protel DXP 2004 认识实验 一、实验目的 1.掌握Prot e l DXP 2004 的安装、启动和关闭。 2.了解Protel DXP 2004 主窗口的组成和各部分的作用。 3.掌握Prot e l DXP 2004 工程和文件的新建、保存、打开。 二、实验内容与步骤 1、Protel_DXP_2004 的安装 (1)用虚拟光驱软件打开Protel_DXP_2004.iso 文件 (2)运行setup\Setup.exe 文件，安装Protel DXP 2004 (3) 运行破解程序后，点击“导入模版”，先导入一个ini文件模版（如果要生成单机版的License选择Unified Nexar-Protel License.ini；要生成网络版的License选择Unified Nexar-Protel Network License.ini），然后修改里面的参数：TransactorName=Your Name（将“Your Name”替换为你想要注册的用户名）；SerialNumber=0000000（如果你只有一台计算机，那么这个可以不用修改，如果有两台以上的计算机且连成局域网，那么请保证每个License文件中的SerialNumber=为不同的值。修改完成后点击“生成协议文件”，任意输入一个文件名（文件后缀为.alf）保存，程序会在相应目录中生成1个License文件。点击“替换密钥”，选取DXP.exe（在DXP 2004安装目录里，默认路径为C:\Program Files\Altium2004\）,程序会自动替换文件中的公开密钥。将前面生成的License文件拷贝至DXP 2004安装目录里（默认路径为C:\Program Files\Altium2004\）授权完成。 （4）打开Protel 在左上角DXP 菜单下的Preference 菜单项里，选中Use localize resources 后关闭Protel_DXP_2004，重新打开软件变为简体中文版本。 2、Protel_DXP_2004 的卸载 卸载Protel_DXP_2004 的具体步骤如下： （1）在Windows 的“开始”菜单中选择“设置/控制面板”，然后在控制面板中选择“添加/删除程序”选项，将弹出对话框。从中选择DXP 2004 应用软件。 （2）单击删除”按钮，将弹出对话框，询问用户是否真的要删除程序。 （3）单击“是”按钮，开始卸载。在卸载过程中，若想终止卸载，可单击“取消”按钮。
EDA实验指导书(vhdl)
实验一 半加器和全加器的设计 一、 实验目的 1、掌握图形的设计方式； 2、掌握自建元件及调用自建元件的方法； 3、熟练掌握MAXPLUS II 的使用。 二、实验内容 1、熟练软件基本操作，完成半加器和全加器的设计； 2、正确设置仿真激励信号，全面检测设计逻辑； 3、综合下载，进行硬件电路测试。 三、实验原理 1、半加器的设计 半加器只考虑了两个加数本身，没有考虑由低位来的进位。 半加器逻辑表达式：B A B A B A S ⊕=+=；AB C = 2.全加器的设计 全加器除考虑两个加数外，还考虑了低位的进位。
0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 全加器逻辑表达式： 1-⊕⊕=i i i i C B A S ；AB C B A C i i i i +⊕=-1)( 3、利用半加器元件完成全加器的设计 （1）图形方式 其中HADDER 为半加器元件。 四、实验步骤 1、完成图形半加器设计。 2、完成VHDL 半加器设计与仿真（记录仿真波形）。 3、完成VHDL 全加器设计与仿真（记录仿真波形）。 4、利用半加器元件进行图形的全加器设计。 五、思考题： 1、怎样自建元件？自建元件的调用要注意什么？
实验二二位加法计数器的设计 一、实验目的 1、掌握二位加法计数器的原理； 2、掌握二位加法计数器的VHDL描述。 3、深入理解VHDL中元件例化的意义。 二、实验内容 1、完成带进位功能二位加法计数器的VHDL设计； 2、正确设置仿真激励信号，全面检测设计逻辑； 3、综合下载，进行硬件电路测试。 三、实验原理 1、二位加法计数器中使用了矢量类型的数据，用来表示计数的数值。 2、元件的例化就是元件的调用，是层次化设计的基础。 具体设计程序由学生自己完成。 四、实验步骤 1、了解二位加法计数器的工作原理。 2、用VHDL文本方式设计二位加法计数器。 3、进行二位加法计数器的设计仿真（记录仿真波形）。 4、进行二位加法计数器的设计下载与测试。 五、思考题 1、怎样设计“减法”计数器？ 2、进位信号的设置应注意什么？
EDA实验指导书2015分析
实验一 半加器的设计 一、 实验目的 1、掌握简单组合电路的设计； 2、掌握CASE 语句的应用方法； 3、掌握真值表到VHDL 的综合； 4、熟练掌握MAXPLUS II 的使用。 二、实验内容 1、熟练软件基本操作，完成半加器的设计； 2、正确设置仿真激励信号，全面检测设计逻辑； 三、实验原理 1、半加器的设计 半加器只考虑了两个加数本身，没有考虑由低位来的进位。 半加器逻辑表达式：B A B A B A S ⊕=+=；AB C = 2、利用CASE 语句进行半加器的设计 3、将生成的半加器生成元件 四、实验步骤 1、完成半加器设计。 2、完成VHDL 半加器设计与仿真（记录仿真波形）。 3、生成半加器元件。 五、思考题： 1、怎样自建元件？自建元件的调用要注意什么？
实验二 全加器的设计 二、 实验目的 1、掌握图形的设计方式； 2、掌握自建元件及调用自建元件的方法； 3、熟练掌握MAXPLUS II 的使用。 二、实验内容 1、熟练软件基本操作，完成全加器的设计； 2、正确设置仿真激励信号，全面检测设计逻辑； 三、实验原理 1、全加器的设计 全加器除考虑两个加数外，还考虑了低位的进位。 全加器逻辑表达式： 1-⊕⊕=i i i i C B A S ；AB C B A C i i i i +⊕=-1)( 2、利用半加器元件完成全加器的设计 图形方式（其中HADDER 为半加器元件）
四、实验步骤 1、完成图形全加器设计。 2、完成VHDL全加器设计与仿真（记录仿真波形）。 3、利用半加器元件进行图形的全加器设计。 五、思考题： 1、怎样自建元件？自建元件的调用要注意什么？
EDA实验指导书新新印刷
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淮阴工学院 EDA技术实验指导书 编者: 叶小婷 电子与电气工程学院 6月7日
目录 实验一基于QUARTUSII 图形输入电路的设计 (1) 实验二基于VHDL 格雷码编码器的设计 (16) 实验三含异步清零和同步使能的加法计数器 (18) 实验四八位七段数码管动态显示电路的设计 (20) 实验五数控分频器的设计 (22) 实验六图形和VHDL 混合输入的电路设计 (23) 实验七四位并行乘法器的设计 (26) 实验八基本触发器的设计 (28) 实验九四位全加器设计 (30) 实验十矩阵键盘显示电路的设计 (32) 实验十一用VHDL 设计七人表决器 (35) 实验十二用VHDL 设计四人抢答器 (37) 实验九熟悉PROTEL99环境 (39) 实验十原理图设计 (42) 实验十一元件制作与网络表操作 (44) 实验十二印刷电路板设计 (47) 附录一实验箱常见管脚分配表 (49) 附录二参考程序 (51)
实验一基于QUARTUSII 图形输入电路的设计 一、实验目的 1．经过一个简单的3—8译码器的设计, 掌握组合逻辑电路的设计方法。 2．初步了解QUARTUSII 原理图输入设计的全过程。 3．掌握组合逻辑电路的静态测试方法。 二、实验设备 1．PC机一台; 2．Altera Blaster下载器一根; 3．THGSC-3型实验箱一台。 三、实验原理 3-8译码器三输入, 八输出。当输入信号按二进制方式的表示值为N时, 输出端标号为N 的输出端输出高电平表示有信号产生, 而其它则为低电平表示无信号产生。因为三个输入端能产生的组合状态有八种, 因此输出端在每种组合中仅有一位为高电平的情况下, 能表示所有的输入组合。 译码器不需要像编码器那样用一个输出端指示输出是否有效。但能够在输入中加入一个输出使能端, 用来指示是否将当前的输入进行有效的译码, 当使能端指示输入信号无效或不用对当前信号进行译码时, 输出端全为高电平, 表示无任何信号。本例设计中没有考虑使能输入端, 自己设计时能够考虑加入使能输入端时, 程序如何设计。