altiumdesigner中使用差分对布线

Altium Designer中使用差分对布线ContentsLanguage

在原理图中定义差分对

在PCB中查看和管理差分对

在PCB中定义差分对

适用的设计规则

设置设计规则的辖域

使用差分对向导定义规则

差分对布线

包括管脚交换的FPGA设计中全面的差分对支持差分对中对信号完整性的支持

还可查阅

差分信号系统是采用双绞线进行信号传输的，双绞线中的一条信号线传送原信号，另一条传送的是与原信号反相的信号。差分信号是为了解决信号源和负载之间没有良好的参考地

连接而采用的方法，它对电子产品的干扰起到固有的抑制作用。差分信号的另一个优点是它能减小信号线对外产生的电磁干扰(EMI）。

差分对布线是一项要求在印刷电路板上创建利于差分信号（对等和反相的信号）平衡的传输系统的技术。差分线路一般与外部的差分信号系统相连接，如连接器或电缆。

需要注意的是在一对差分双绞线上耦合系数最好能大于90%，但在实际差分线路上一般耦合系数均小于50%。现在专家的意见是PCB布线的任务并不是使指定的差分阻抗能

达到指标要求，而是使差分信号经过外部的电缆传送后到达目标器件仍能保持良好的信号质量。

著名的工业高速PCB设计专家Lee

Ritchey指出成功的差分信号线路设计并不要求达到指定的

差分阻抗，而是要达到以下几点要求：

让每条线路的信号阻抗是输入的差分电缆阻抗的一半

在接收端使两条线路都分别达到各自的特征阻抗

两条差分信号线要等长，使其能在逻辑器件的容限范围内。一般差分信号线长度之差在500mil内是可以接受的

布线时让差分线路边接边一同走线，使得即使绕过障碍时也能保证长度能相互匹配

差分线路在能保证信号阻抗下可以切换板层进行布线

如需获得更多相关信息，可参阅Lee W. Ritchey的论文Differential Signaling Doesn't

Require Differential Impedance，该论文可从

https://www.wendangku.net/doc/ec5558996.html,/RelatedArticles.htm上查阅。在原理图中定义差分对

在菜单中Place>>Directive为差分网络放置差分对指令。差分对网络名称必须以“_N”和“_P”作为后辍。对差分网

络放置指令后要对其参数进行配置，包括DifferentialPair名称以及True参数。

在设计同步的时候，差分对将从原理图转换到PCB中。Place directives on the schematic to define differential

pairs.

在PCB中查看和管理差分对

在PCB面板的下拉列表中选择“Differential Pairs

Editor”后可以查看和管理已定义的差分对。图15-31所示的差分对属于全局的差分对类，当前V_RX0高亮显示，

V_RX0_N和V_RX0_P组成差分对，“-”和“+”是系统的标志，指示了差分对的正负极性。Differential pairs can be viewed and managed in the

Differential Pair Editor.

在PCB中定义差分对

用户不但可以在原理图中定义差分对，同样可以在PCB编

辑器中定义差分对。

在PCB面板中选择Differential Pairs Editor模式并点击Add 按钮。在弹出的Differential

Pair对话框中，在现有的网络中选择正极和负极网络，并对差分对进行命名后点击OK。Quickly create pairs from the named nets.

同样可以通过网络名称进行差分对的定义，对于一个差分对，其名称有相同的前辍，并以不同的后辍作区分，如TX0_P

或TX0_N。在PCB面板中点击Create

From Nets按钮打开Create Differential Pairs From

Nets对话框。在对话框顶部使用过滤器从现存的网络中筛选出差分对。如图所示为对电路板上以“_P”或“_N”结尾的网络名称进行筛选。

适用的设计规则

对差分对进行布线，必先在PCB Rules和Constraints Editor对话框（在Design>>Rules中调出）中的三项设计规则进行配置，分别是：

Routing Width

- 定义了差分对线路的宽度，线路宽度可以是实际的物理宽度或根据用户定义的特征阻抗自动计算而得。把规则的范围设置到差分对的目标器件上，如*InDifferentialPair*。Differential Pairs Routing

- 定义了差分网络线路的间距和解耦合长度（当间隔宽度大于Max

Gap的设置值时成对的走线将失去耦合）。把规则的范围设置到差分对的目标器件上，如*IsDifferentialPair*。

Electrical Clearance

- 定义了各个器件包括相同的网络和不同的网络（焊盘与焊盘间，焊盘与线路间）的间距。把规则的范围设置到差分对

的目标器件上，如*InDifferentialPair*。

差分对线路的长度可以通过Interactive Diff Pair Length Tuning（在Tools菜单中）功能进行调整。该功能可以对差分对线路的期望长度和容限值进行实时调整，并具有不同的选项通过增加各种起伏的波纹状线路调节网络线路长度。设置设计规则的辖域

设计规则的辖域定义了规则所作用的范围。差分对可以通过如下的检索条件例子对设计规则的辖域进行定义。

InDifferentialPairClass('All Differential Pairs')

- 所有的成对网络都属于差分对类“All Differential Pairs”InDifferentialPair('D_V_TX1') -*

定义差分对名称为“D_V_TX1”中的两个网络(IsDifferentialPair And (Name = 'D_V_TX1'))

- 定义网络名称为“D_V_TX1”的差分对(IsDifferentialPair And (Name Like 'D')) -*

定义所有网络名以字母“D”开头的差分对

使用差分对向导定义规则

在PCB面板差分对编辑器中点击Rule

Wizard按钮可通过向导的形式对设计规则进行设置。注意在此创建的规则的辖域是在点击Rule

Wizard按钮前所选中的对象，如果一对差分对被选中，则设计规则的辖域是一对差分对，如果是一个差分对的类被选中，设计规则的辖域就是该差分对的类。

差分对布线

差分对布线是一对进行的，也就是对两个网络同时布线。对差分对进行布线，可从菜单中选取Place ? Differential

Pair Routing

或通过鼠标右键菜单调出差分对布线工具。此时将提示用户选取布线对象，点击差分对的任意一个网络开始布线。下图所示为差分对布线。

差分对布线中使用的是遇到第一个障碍停止或忽略障碍的

交互式布线模式，使用SHIFT+R快捷键进行循环切换。差

分对布线和交互式布线有部分相同的快捷键。使用数字小键盘中的

*

键进行换层。按5 快捷键来循环可能的过孔模式。按

Shift+F1 快捷键来显示所有可能的快捷键。Differential pairs are routed simultaneously.

包括管脚交换的FPGA设计中全面的差分对支持

现代的FPGA，即使在一些廉价的产品中也提供大量的管脚供用户配置成差分对。为了便于设计工作的开展，Altium Designer在FPGA和PCB设计中都对基于FPGA的差分对整合作全面的支持。

在FPGA设计中，可以把单一的网络定义到差分I/O上，如LVDS标准，这样软件就会把一对物理网络映射到PCB设计中。这个过程用户可以通过FPGA

Signal Manager进行控制。设计编译器同样可以确定管脚是否在PCB设计中用作差分对并正确映射到FPGA器件中。差分对中对信号完整性的支持

Altium

Designer的信号完整性分析提供对差分对仿真的全面支持。在FPGA管脚中使用LVDS标准能确保运用正确的信号完整性模型。

Allegro差分线走线规则

SOFER TECHNICAL FILE Allegro 15.x 差分线布线规则设置 Doc Scope : Cadence Allegro 15.x Doc Number : SFTCA06001 Author :SOFER Create Date :2005-5-30 Rev : 1.00

Allegro 15.x差分线布线规则设置 文档内容介绍： 1.文档背景 (3) 2.Differential Pair信号介绍 (3) 3.如何在Allegro中定义Differential Pair属性 (4) 4.怎样设定Differential Pair在不同层面控制不同线宽与间距 (8) 5.怎样设定Differential Pair对与对之间的间距 (11)

1.文档背景 a)差分信号（Differential Signal）在高速电路设计中的应用越来越广泛，差分线 大多为电路中最关键的信号，差分线布线的好坏直接影响到PCB板子信号质量。 b)差分线一般都需要做阻抗控制，特别是要在多层板中做的各层的差分走线阻抗都 一样，这个一点要在设计时计算控制，否则仅让PCB板厂进行调整是非常麻烦的 事情，很多情况板厂都没有办法调整到所需的阻抗。 c)Allegro版本升级为15.x后，差分线的规则设定与之前版本有很大的改变。虽然 Allegro15.0版本已经发布很长时间了，但是还是有很多人对新版本的差分线规 则设置不是很清楚。 2.Differential Pair信号介绍 差分信号（Differential Signal）在高速电路设计中的应用越来越广泛，电路中最关 键的信号往往都要采用差分结构设计，什么另它这么倍受青睐呢？在PCB设计中又如何能保证其良好的性能呢？带着这两个问题，我们进行下一部分的讨论。何为差分信号？通俗地说，就是驱动端发送两个等值、反相的信号，接收端通过比较这两个电压的差值 来判断逻辑状态“0”还是“1”。而承载差分信号的那一对走线就称为差分走线。 差分信号和普通的单端信号走线相比，最明显的优势体现在以下三个方面： a.抗干扰能力强，因为两根差分走线之间的耦合很好，当外界存在噪声干扰时，几乎 是同时被耦合到两条线上，而接收端关心的只是两信号的差值，所以外界的共模噪声可 以被完全抵消。 b.能有效抑制EMI，同样的道理，由于两根信号的极性相反，他们对外辐射的电磁场 可以相互抵消，耦合的越紧密，泄放到外界的电磁能量越少。 c.时序定位精确，由于差分信号的开关变化是位于两个信号的交点，而不像普通单端 信号依靠高低两个阈值电压判断，因而受工艺，温度的影响小，能降低时序上的误差， 同时也更适合于低幅度信号的电路。目前流行的LVDS（low voltage differential signaling）就是指这种小振幅差分信号技术。 …… 由于篇幅问题，这里对差分信号不做深入介绍了。

(完整word版)SerDes知识详解

SerDes知识详解 一、SerDes的作用 1.1并行总线接口 在SerDes流行之前,芯片之间的互联通过系统同步或者源同步的并行接口传输数据,图1.1演示了系统和源同步并行接口。 随着接口频率的提高，在系统同步接口方式中,有几个因素限制了有效数据窗口宽度的继续增加。 ?时钟到达两个芯片的传播延时不相等(clock skew) ?并行数据各个bit的传播延时不相等(data skew) ?时钟的传播延时和数据的传播延时不一致(skew between data and clock) 虽然可以通过在目的芯片(chip #2)内用PLL补偿时钟延时差(clock skew)，但是PVT变化时，时钟延时的变化量和数据延时的变化量是不一样的。这又进一步恶化了数据窗口。 源同步接口方式中，发送侧Tx把时钟伴随数据一起发送出去, 限制了clock skew对有效数据窗口的危害。通常在发送侧芯片内部，源同步接口把时钟信号和数据信号作一样的处理，

也就是让它和数据信号经过相同的路径，保持相同的延时。这样PVT变化时，时钟和数据会朝着同一个方向增大或者减小相同的量,对skew最有利。 我们来做一些合理的典型假设，假设一个32bit数据的并行总线， a)发送端的数据skew = 50 ps ---很高的要求 b)pcb走线引入的skew = 50ps ---很高的要求 c)时钟的周期抖动jitter = +/-50 ps ---很高的要求 d)接收端触发器采样窗口= 250 ps ---Xilinx V7高端器件的IO触发器 可以大致估计出并行接口的最高时钟= 1/(50+50+100+250) = 2.2GHz (DDR)或者1.1GHz (SDR)。 利用源同步接口，数据的有效窗口可以提高很多。通常频率都在1GHz以下。在实际应用中可以见到如SPI4.2接口的时钟可以高达DDR 700MHz x 16bits位宽。DDR Memory接口也算一种源同步接口，如DDR3在FPGA中可以做到大约800MHz的时钟。 要提高接口的传输带宽有两种方式，一种是提高时钟频率，一种是加大数据位宽。那么是不是可以无限制的增加数据的位宽呢？这就要牵涉到另外一个非常重要的问题-----同步开关噪声(SSN)。 这里不讨论SSN的原理，直接给出SSN的公式：SSN = L *N* di/dt。 L是芯片封装电感，N是数据宽度，di/dt是电流变化的斜率。 随着频率的提高，数据位款的增加，SSN成为提高传输带宽的主要瓶颈。图1.2是一个DDR3串扰的例子。图中低电平的理论值在0V,由于SSN的影响，低电平表现为震荡，震荡噪声的最大值达610mV，因此噪声余量只有1.5V/2-610mV=140mV。

Allegro教程之基本规则设置布线规则设置线宽及线间距的设置

在PCB设计过程中，需要通过设置各种规则，以满足各种信号的阻抗。比如，常用的高速差分线，我们常控的100欧姆，那么到底走多宽的线以及差分线之间的间距到底是多少，才能满足设计要求的100欧姆阻抗呢？本文就对Allegro 种的基本规则设置做一个详细的讲解。 注：本文是基于Allegro 15 版本的。对于16版本不适用。 首先需要打开规则管理器，可通过以下三种方式打开： 一、点击工具栏上的图标。 二、点击菜单Setup->Constraints 三、在命令栏内输入"cns" 并回车 打开的规则管理器如下：

在最上面一栏有一个On-line DRC，这是对画板过程中不停检测是否违反规则，并可产生DRC。一般我们都默认开启。可以实时查看产生的DRC 错误，并加以修正。 接下来的Spacing rule set 是对走线的线间距设置。比如对于时钟线、复位线、及高速查分线。我们可以再这里面加一规则，使其离其它信号线尽可能的远。 Physical(lines/vias)rule set 是针对各种物理规则设置，比如线宽，不同信号线的过孔等。例如我们可通过电源网络的设置，使其默认线宽比普通信号走线更粗，已满足走线的载流能力。 现针对一个时钟及电源，分别设置间距规则和物理规则。 首先筛选网络，对于需要设置线间距规则的网络赋上Net_Spacing_Type 属性、而对于需要设置线宽规则的网络赋上Net_Physical_type 。而对于即要线间距和线宽规则约束的

网络，可将Net_Spacing_Type 及Net_Physical_type 属性同时赋上。 本例针对的时钟网络，只需要对其赋上Net_Spacing_Type ，方法如下： 点击菜单Edit->Properties 然后在右侧Find 一栏中选择Nets 。如下图所示： 如果你知道PCB上网络名，那么你可以直接在PCB上选择一个网络。假如你并不知道到底哪个网络是时钟，那么你可以选择Find下面的More

PCB三种特殊布线分享及检查方法详解

PCB三种特殊布线分享及检查方法详解 手术很重要，术后恢复也必不可少！各种PCB布线完成之后，就ok了吗？很显然，不是！PCB布线后检查工作也很必须，那么如何对PCB设计中布线进行检查，为后来的PCB设计、电路设计铺好路呢？本文会从PCB设计中的各种特性来教你如何完成PCB布线后的检查工作，做好最后的把关工作！ 在讲解PCB布线完成后的检查工作之前，先为大家介绍三种PCB的特殊走线技巧。将从直角走线，差分走线，蛇形线三个方面来阐述PCB LAYOUT的走线： 一、直角走线（三个方面） 直角走线的对信号的影响就是主要体现在三个方面：一是拐角可以等效为传输线上的容性负载，减缓上升时间；二是阻抗不连续会造成信号的反射；三是直角尖端产生的EMI，到10GHz以上的RF设计领域，这些小小的直角都可能成为高速问题的重点对象。 二、差分走线（等长、等距、参考平面） 何为差分信号（DifferenTIal Signal）？通俗地说就是驱动端发送两个等值、反相的信号，接收端通过比较这两个电压的差值来判断逻辑状态0还是1。而承载差分信号的那一对走线就称为差分走线。差分信号和普通的单端信号走线相比，最明显的优势体现在以下三方面： 1、抗干扰能力强，因为两根差分走线之间的耦合很好，当外界存在噪声干扰时，几乎是同时被耦合到两条线上，而接收端关心的只是两信号的差值，所以外界的共模噪声可被完全抵消。 2、能有效抑制EMI，同样的道理，由于两根信号的极性相反，他们对外辐射的电磁场可以相互抵消，耦合的越紧密，泄放到外界的电磁能量越少。 3、时序定位精确，由于差分信号的开关变化是位于两个信号的交点，而不像普通单端信号依靠高低两个阈值电压判断，因而受工艺，温度的影响小，能降低时序上的误差，同时也更适合于低幅度信号的电路。目前流行的LVDS（low voltage differenTIal signaling）就是指这种小振幅差分信号技术。

PCBLayout中的直角走线、差分走线和蛇形线

布线（Layout）是PCB设计工程师最基本的工作技能之一。走线的好坏将直接影响到整个系统的性能，大多数高速的设计理论也要最终经过Layout 得以实现并验证，由此可见，布线在高速PCB 设计中是至关重要的。下面将针对实际布线中可能遇到的一些情况，分析其合理性，并给出一些比较优化的走线策略。 主要从直角走线，差分走线，蛇形线等三个方面来阐述。 1．直角走线 直角走线一般是PCB布线中要求尽量避免的情况，也几乎成为衡量布线好坏的标准之一，那么直角走线究竟会对信号传输产生多大的影响呢？从原理上说，直角走线会使传输线的线宽发生变化，造成阻抗的不连续。其实不光是直角走线，顿角，锐角走线都可能会造成阻抗变化的情况。 直角走线的对信号的影响就是主要体现在三个方面： 一是拐角可以等效为传输线上的容性负载，减缓上升时间； 二是阻抗不连续会造成信号的反射； 三是直角尖端产生的EMI。 传输线的直角带来的寄生电容可以由下面这个经验公式来计算： C=61W(Er)[size=1]1/2[/size]/Z0 在上式中，C 就是指拐角的等效电容（单位：pF），W指走线的宽度（单位：inch），εr 指介质的介电常数，Z0就是传输线的特征阻抗。举个例子，对于一个4Mils的50欧姆传输线（εr为4.3）来说，一个直角带来的电容量大概为0.0101pF，进而可以估算由此引起的上升时间变化量： T10-90%=2.2*C*Z0/2 = 2.2*0.0101*50/2 = 0.556ps 通过计算可以看出，直角走线带来的电容效应是极其微小的。 由于直角走线的线宽增加，该处的阻抗将减小，于是会产生一定的信号反射现象，我们可以根据传输线章节中提到的阻抗计算公式来算出线宽增加后的等效阻抗，然后根据经验公式计算反射系数： ρ=(Zs-Z0)/(Zs+Z0) 一般直角走线导致的阻抗变化在7%-20%之间，因而反射系数最大为0.1左右。而且，从下图可以看到，在W/2线长的时间内传输线阻抗变化到最小，再经过W/2时间又恢复到

PCB设计常用规则.doc

PCB设计常用规则 1、电气规则(electrical rules) 电气设计规则用来设置在电路板布线过程中所遵循的电气方面的规则，包括安全间距、短路、未布线网络和未连接引脚这四个方面的规则：（1）、安全间距规则(clearance) 全距离。 安全距离的各项规则以树形结构形式展开，用鼠标单击安全距离规则树中的一个规则名称，如polygon clearance，则对话框的右边区域将显示这个规则使用 铜与文件中其他的对象如走线、焊盘、过孔等的安全距离是0.5mm。 （2）、短路规则(short-circuit) 该规则设定电路板上的导线是否允许短路，在该规则的约束对话框中的constraints区域中选中allow short circuit复选框，则允许短路，反之则不允许短路。---一般保持默认不改 （3）、未布线网络规则(unrouted net) 该规则用于检查指定范围内的网络是否布线成功，如果网络中有布线不成功的，该网络上已经布完的导线将保留，没有成功布线的将保持飞线。---一般保持默认不改 （4）、未连接引脚规则(unconnected) 该规则用于检查指定范围内的元器件引脚是否连接成功。默认是一个空规则，如果有需要设计有关的规则，可以添加。 2、布线规则(routing rules) 布线规则主要是与布线设置有关的规则，共有以下七类： （1）、布线宽度(width) 该规则用于布线时的布线宽度的设定。用户可以为默写特定的网络设置布线宽度，如电源网络。一般每个特定的网络布线宽度规则需要添加一个规则，以便

于其他网络区分。 constraints区域内含有粉色框中的三个宽度约束，即：最小宽度、首选宽度和最大宽度(分别为从左到右的顺序说明)。该区域中还有四个可选项，即：分别检查导线/弧线的最小/最大宽度、检查敷铜连接的最小/最大宽度、特性阻抗驱动的线宽、只针对层集合中的层即可布线层(分别为从上到下顺序说明)。 （2）、布线方式(routing topology) 该规则用于定义引脚之间的布线方式。 此规则有七种布线方式，从上到下的顺序依次表示布线方式为：以最短路径布线、以水平方向为主的布线方式(水平与垂直比为5:1)、 以垂直方向为主的布线方式(垂直与水平比为5:1)、简易菊花状布线方式(需指定起点和终点，否则与shortest方式相同)、中间驱动的菊花状布线方式(需指定起点和终点，否则与shortest方式相同)、平衡菊花状布线方式(需指定起点和终点，否则与shortest方式相同)、放射状布线方式。---在自动布线时需要设置（3）、布线优先级别(routing priority) 该规则用于设置布线的优先次序，优先级别高的网络或对象会被优先布线。优先级别可以设置的范围是0到100，数字越大，级别越高。可在routing priority 选项中直接输入数字设置或用其右侧的增减按钮来调节。---在自动布线时需要设置 （4）、布线板层(routing layers) 该规则用于设置允许自动布线的板层，默认状态下其顶层为垂直走向，底层为水平走向(若要改变布线方向，则可执行auto route-->set up，再单击situs routing strategies对话框中的edit layer directions按钮，打开层布线方向设置对话框来设置走线方向)。---在自动布线时需要设置 （5）、布线转角(routing corners) 该规则用于设置自动布线的转角方式，有45°，90°和圆弧转角三种布线方式。---在自动布线时需要设置 （6）、布线过孔类型(routing via style) 该规则用于设置布线过程中自动放置的过孔尺寸参数，在constraints区域中设置过孔直径(via diameter)和过孔的钻孔直径(via hole size)。---在自动布线时需要

差分信号线的原理和优缺点分析

差分信号线的原理和优缺点分析 随着近几年对速率的要求快速提高，新的总线协议不断的提出更高的速率。传统的总线协议已经不能够满足要求了。串行总线由于更好的抗干扰性，和更少的信号线，更高的速率获得了众多设计者的青睐。而串行总线又尤以差分信号的方式为最多。所以在这篇中整理了些有关差分信号线的设计和大家探讨下。 1.差分信号线的原理和优缺点 差分信号（Differential Signal）在高速电路设计中的应用越来越广泛，电路中最关键的信号往往都要采用差分结构设计，什么另它这么倍受青睐呢？在PCB设计中又如何能保证其良好的性能呢？带着这两个问题，我们进行下一部分的讨论。何为差分信号？通俗地说，就是驱动端发送两个等值、反相的信号，接收端通过比较这两个电压的差值来判断逻辑状态“0”还是“1”。而承载差分信号的那一对走线就称为差分走线。 差分信号和普通的单端信号走线相比，最明显的优势体现在以下三个方面： a.抗干扰能力强，因为两根差分走线之间的耦合很好，当外界存在噪声干扰时，几乎是同时被耦合到两条线上，而接收端关心的只是两信号的差值，所以外界的共模噪声可以被完全抵消。 b. 能有效抑制EMI，同样的道理，由于两根信号的极性相反，他们对外辐射的电磁场可以相互抵消，如图在A-A‘的电流是从右到左，那B-B‘的是从左到右，那么按右手螺旋定则，那他们的磁力线是互相抵消的。耦合的越紧密，互相抵消的磁力线就越多。泄放到外界的电磁能量越少。 c.时序定位精确，由于差分信号的开关变化是位于两个信号的交点，而不像普通单端信号依靠高低两个阈值电压判断，因而受工艺，温度的影响小，能降低时序上的误差，同时也更适合于低幅度信号的电路。目前流行的LVDS（low voltage differenTIal signaling）就是指这种小振幅差分信号技术。 2.差分信号的一个实例：LVDS

AD布线规则(自己整理)

一、PCB板的元素 1、工作层面 对于印制电路板来说，工作层面可以分为6大类， 信号层（signal layer） 内部电源/接地层（internal plane layer） 机械层（mechanical layer）主要用来放置物理边界和放置尺寸标注等信息，起到相应的提示作用。EDA软件可以提供16层的机械层。 防护层（mask layer）包括锡膏层和阻焊层两大类。锡膏层主要用于将表面贴元器件粘贴在PCB上，阻焊层用于防止焊锡镀在不应该焊接的地方。 丝印层（silkscreen layer）在PCB板的TOP和BOTTOM层表面绘制元器件的外观轮廓和放置字符串等。例如元器件的标识、标称值等以及放置厂家标志，生产日期等。同时也是印制电路板上用来焊接元器件位置的依据，作用是使PCB板具有可读性，便于电路的安装和维修。 其他工作层（other layer）禁止布线层Keep Out Layer 钻孔导引层drill guide layer 钻孔图层drill drawing layer 复合层multi-layer 2、元器件封装 是实际元器件焊接到PCB板时的焊接位置与焊接形状，包括了实际元器件的外形尺寸，所占空间位置，各管脚之间的间距等。 元器件封装是一个空间的功能，对于不同的元器件可以有相同的封装，同样相同功能的元器件可以有不同的封装。因此在制作PCB板时必须同时知道元器件的名称和封装形式。 （1）元器件封装分类 通孔式元器件封装（THT，through hole technology） 表面贴元件封装（SMT Surface mounted technology） 另一种常用的分类方法是从封装外形分类：SIP单列直插封装 DIP双列直插封装 PLCC塑料引线芯片载体封装 PQFP塑料四方扁平封装 SOP小尺寸封装 TSOP薄型小尺寸封装 PPGA塑料针状栅格阵列封装 PBGA塑料球栅阵列封装 CSP芯片级封装 (2)元器件封装编号 编号原则：元器件类型+引脚距离（或引脚数）+元器件外形尺寸 例如AXIAL-0.3DIP14RAD0.1RB7.6-15等。 （3、铜膜导线是指PCB上各个元器件上起电气导通作用的连线，它是PCB设计中最重要的部分。对于印制电路板的铜膜导线来说，导线宽度和导线间距是衡量铜膜导线的重要指标，这两个方面的尺寸是否合理将直接影响元器件之间能否实现电路的正确连接关系。 印制电路板走线的原则： ◆走线长度：尽量走短线，特别对小信号电路来讲，线越短电阻越小，干扰越小。 ◆走线形状：同一层上的信号线改变方向时应该走135°的斜线或弧形，避免90°的拐角。

Altium Designer 布线规则设定

Altium Designer 布线规则设定 2010-09-20 09:07:45| 分类：默认分类 | 标签： |字号大中小订阅 对于 PCB 的设计， Altium Designer 6.0提供了详尽的 10 种不同的设计规则，这些设计规则则包括导线放置、导线布线方法、元件放置、布线规则、元件移动和信号完整性等规则。根据这些规则， Protel DXP 进行自动布局和自动布线。很大程度上，布线是否成功和布线的质量的高低取决于设计规则的合理性，也依赖于用户的设计经验。 对于具体的电路可以采用不同的设计规则，如果是设计双面板，很多规则可以采用系统默认值，系统默认值就是对双面板进行布线的设置。 本章将对 Altium Designer 6.0的布线规则进行讲解。 6.1 设计规则设置 进入设计规则设置对话框的方法是在 PCB 电路板编辑环境下，从 Protel DXP 的主菜单中执行菜单命令Desing/Rules ……，系统将弹出如图 6 — 1 所示的 PCB Rules and Constraints Editor(PCB 设计规则和约束 ) 对话框。 该对话框左侧显示的是设计规则的类型，共分 10 类。左边列出的是 Desing Rules( 设计规则 ) ，其中包括 Electrical （电气类型）、 Routing （布线类型）、 SMT （表面粘着元件类型）规则等等，右边则显示对应设计规则的设置属性。

该对话框左下角有按钮 Priorities ，单击该按钮，可以对同时存在的多个设计规则设置优先权的大小。 对这些设计规则的基本操作有：新建规则、删除规则、导出和导入规则等。可以在左边任一类规则上右击鼠标，将会弹出如图 6 — 2 所示的菜单。 在该设计规则菜单中， New Rule 是新建规则； Delete Rule 是删除规则； Export Rules 是将规则导出，将以 .rul 为后缀名导出到文件中； Import Rules 是从文件中导入规则；Report ……选项，将当前规则以报告文件的方式给出。图 6 — 2 设计规则菜单 下面，将分别介绍各类设计规则的设置和使用方法。 6.2 电气设计规则 Electrical （电气设计）规则是设置电路板在布线时必须遵守，包括安全距离、短路允许等 4 个小方面设置。 1 ． Clearance （安全距离）选项区域设置 安全距离设置的是 PCB 电路板在布置铜膜导线时，元件焊盘和焊盘之间、焊盘和导线之间、导线和导线之间的最小的距离。 下面以新建一个安全规则为例，简单介绍安全距离的设置方法。 （ 1 ）在 Clearance 上右击鼠标，从弹出的快捷菜单中选择New Rule ……选项，如图6 — 3 所示。 图 6 — 3 新建规则 系统将自动当前设计规则为准，生成名为 Clearance_1 的新设计规则，其设置对话框如图 6 — 4 所示。 图 6 — 4 新建 Clearance_1 设计规则 （ 2 ）在 Where the First object matches 选项区域中选定一种电气类型。在这里选定Net 单选项，同时在下拉菜单中选择在设定的任一网络名。在右边 Full Query 中出现InNet （）字样，其中括号里也会出现对应的网络名。 （ 3 ）同样的在 where the Second object matches 选项区域中也选定 Net 单选项，从下拉菜单中选择另外一个网络名。

差分信号走线原则

设计规则1 我们处理差分信号的第一个规则是：走线必须等长。有人激烈地反对这条规则。通常他们的争论的基础包括了信号时序。他们详尽地指出许多差分电路可以容忍差分信号两个部分相当的时序偏差而仍然能够可靠地进行翻转。根据使用的不同的逻辑门系列，可以容忍500 mil 的走线长度偏差。并且这些人们能够将这些情况用器件规范和信号时序图非常详尽地描绘出来。问题是，他们没有抓住要点！差分走线必须等长的原因与信号时序几乎没有任何关系。与之相关的仅仅是假定差分信号是大小相等且极性相反的以及如果这个假设不成立将会发生什么。将会发生的是：不受控的地电流开始流动，最好情况是良性的，最坏情况将导致严重的共模EMI问题。 因此，如果你依赖这样的假定，即：差分信号是大小相等且极性相反，并且因此没有通过地的电流，那么这个假定的一个必要推论就是差分信号对的长度必须相等。差分信号与环路面积：如果我们的差分电路处理的信号有着较慢的上升时间，高速设计规则不是问题。但是，假设我们正在处理的信号有着有较快的上升时间，什么样的额外的问题开始在差分线上发生呢？考虑一个设计，一对差分线从驱动器到接收器，跨越一个平面。同时假设走线长度完全相等，信号严格大小相等且极性相反。因此，没有通过地的返回电流。但是，尽管如此，平面层上存在一个感应电流！ 任何高速信号都能够（并且一定会）在相邻电路（或者平面）产生一个耦合信号。这种机制与串扰的机制完全相同。这是由电磁耦合，互感耦合与互容耦合的综合效果，引起的。因此，如同单端信号的返回电流倾向于在直接位于走线下方的平面上传播，差分线也会在其下方的平面上产生一个感应电流。 但这不是返回电流。所有的返回电流已经抵消了。因此，这纯粹是平面上的耦合噪声。问题是，如果电流必须在一个环路中流动，剩下来的电流到哪里去了呢？记住，我们有两根走线，其信号大小相等极性相反。其中一根走线在平面一个方向上耦合了一个信号，另一根在平面另一个方向上耦合了一个信号。平面上这两个耦合电流大小相等（假设其它方面设计得很好）。因此电流完全在差分走线下方的一个环路中流动（图3）。它们看上去就像是涡流。耦合电流在其中流动的环路由（a）差分线自身和（b）走线在每个端点之间的间隔来定义。 设计规则2 现在EMI 与环路面积已是广为人知了3。因此如果我们想控制EMI，就需要将环路面积最小化。并且做到这一点的方法引出了我们的第二条设计规则：将差分线彼此靠近布线。有人反对这条规则，事实上这条规则在上升时间较慢并且EMI 不是问题时并不是必须的。但是在高速环境中，差分线彼此靠得越近布线，走线下方所感应的电流的环路就越小，

详解差模电压和共模电压-简单易懂

差模电压与共模电压 我们需要的是整个有意义的“输入信号”，要把两个输入端看作“整体”。 就像平面坐标需要用 x,y 两个数表示，而到了高中或大学就只要用一个“数”v，但这个 v 是由 x,y 两个数构成的“向量”…… 而共模、差模正是“输入信号”整体的属性，差分输入可以表示为 vi = (vi+, vi-) 也可以表示为 vi = (vic, vid) c 表示共模， d 表示差模。两种描述是完全等价的。只不过换了一个认识角度，就像几何学里的坐标变换，同一个点在不同坐标系中的坐标值不同，但始终是同一个点。 运放的共模输入范围：器件（运放、仪放……）保持正常放大功能（保持一定共模抑制比 CMRR）条件下允许的共模信号的范围。 显然，不存在“某一端”上的共模电压的问题。但“某一端”也一样存在输入电压范围问题。而且这个范围等于共模输入电压范围。 道理很简单：运放正常工作时两输入端是虚短的，单端输入电压范围与共模输入电压范围几乎是一回事。 对其它放大器，共模输入电压跟单端输入电压范围就有区别了。例如对于仪放，差分输入不是 0，实际工作时的共模输入电压范围就要小于单端输入电压范围了。

可以通俗的理解为： 两只船静止在水面上，分别站着两个人，A和B。 A和B相互拉着手。当船上下波动时，A才能感觉到B变化的拉力。这两个船之间的高度差就是差模信号。 当水位上升或者下降时，A并不能感觉到这个拉力。 这两个船离水底的绝对高度就是共模信号。 于是，我们说A和B只对差模信号响应，而对共模信号不响应。当然，也有一定的共模范围了，太低会沉到水底，这样船都无法再波动了。太高，会使会水溢出而形成水流导致船没法在水面上停留 理论上，A和B应该只是对差模有响应 但实际上，由于船上下颠簸，A和B都晕了，明明只有共模，却产生了幻觉：似乎对方相对自己在动。这就说明，A和B内力较弱，共模抑制比不行啊。 当然,差模电压也不可以太大，否则会导致把A和B拉开。 主要是 “共模是两输入端的算术平均值,差模是直接的同相端与反相端的差值”。 共模电压应当是从源端看进来时，加到放大电路输入端的共同值，差模则是加到放大电路两个输入端的差值。 共模电压有直流的，也有交流的。直流的称为直流共模抑制（比），交流的称为交流共模抑制（比），统称共模抑制（比）。一般

差分线布线规则设置

Doc Scope : Cadence Allegro 15.x Doc Number : SFTCA06001 Author :SOFER Create Date :2005-5-30 Rev :1.00

Allegro 15.x差分线布线规则设置 文档内容介绍： 1.文档背景 (3) 2.Differential Pair信号介绍 (3) 3.如何在Allegro中定义Differential Pair属性 (4) 4.怎样设定Differential Pair在不同层面控制不同线宽与间距 (8) 5.怎样设定Differential Pair对与对之间的间距 (11)

1.文档背景 a)差分信号（Differential Signal）在高速电路设计中的应用越来越广泛，差分线 大多为电路中最关键的信号，差分线布线的好坏直接影响到PCB板子信号质量。 b)差分线一般都需要做阻抗控制，特别是要在多层板中做的各层的差分走线阻抗都 一样，这个一点要在设计时计算控制，否则仅让PCB板厂进行调整是非常麻烦的事情，很多情况板厂都没有办法调整到所需的阻抗。 c)Allegro版本升级为15.x后，差分线的规则设定与之前版本有很大的改变。虽然 Allegro15.0版本已经发布很长时间了，但是还是有很多人对新版本的差分线规则设置不是很清楚。 2.Differential Pair信号介绍 差分信号（Differential Signal）在高速电路设计中的应用越来越广泛，电路中最关键的信号往往都要采用差分结构设计，什么另它这么倍受青睐呢？在PCB设计中又如何能保证其良好的性能呢？带着这两个问题，我们进行下一部分的讨论。何为差分信号？通俗地说，就是驱动端发送两个等值、反相的信号，接收端通过比较这两个电压的差值来判断逻辑状态“0”还是“1”。而承载差分信号的那一对走线就称为差分走线。 差分信号和普通的单端信号走线相比，最明显的优势体现在以下三个方面： a.抗干扰能力强，因为两根差分走线之间的耦合很好，当外界存在噪声干扰时，几乎是同时被耦合到两条线上，而接收端关心的只是两信号的差值，所以外界的共模噪声可以被完全抵消。 b.能有效抑制EMI，同样的道理，由于两根信号的极性相反，他们对外辐射的电磁场可以相互抵消，耦合的越紧密，泄放到外界的电磁能量越少。 c.时序定位精确，由于差分信号的开关变化是位于两个信号的交点，而不像普通单端信号依靠高低两个阈值电压判断，因而受工艺，温度的影响小，能降低时序上的误差，同时也更适合于低幅度信号的电路。目前流行的LVDS（low voltage differential signaling）就是指这种小振幅差分信号技术。 …… 由于篇幅问题，这里对差分信号不做深入介绍了。

差分信号PCB规则

什么是差分信号？ 一个差分信号是用一个数值来表示两个物理量之间的差异。从严格意义上来讲，所有电压信号都是差分的，因为一个电压只能是相对于另一个电压而言的。在某些系统里，系统'地'被用作电压基准点。当'地'当作电压测量基准时，这种信号规划被称之为单端的。我们使用该术语是因为信号是用单个导体上的电压来表示的。 另一方面，一个差分信号作用在两个导体上。信号值是两个导体间的电压差。尽管不是非常必要，这两个电压的平均值还是会经常保持一致。我们用一个方法对差分信号做一下比喻，差分信号就好比是跷跷板上的两个人，当一个人被跷上去的时候，另一个人被跷下来了- 但是他们的平均位置是不变的。继续跷跷板的类推，正值可以表示左边的人比右边的人高，而负值表示右边的人比左边的人高。0 表示两个人都是同一水平。 图1 用跷跷板表示的差分信号 应用到电学上，这两个跷跷板用一对标识为V+和V-的导线来表示。当V+>V-时，信号定义成正极信号，当V+

高速电路 接口电平最佳详解.

高速电路 （由于高速电路有很多参考资料，本文并不侧重全面讲述原理、各种匹配和计算方法，而是侧重评析一些高速电路的优缺点，并对常用电路进行推荐使用。） 一、高速信号简介： 常见的高速信号有几种：ECL电平、LVDS电平、CML电平 其中ECL电平根据供电的不同还分为： ECL――负电源供电（一般为－5.2v） PECL――正5V供电 LVPECL――正3v3供电，还有一种2.5V供电 一般情况下，常见的高速信号都是差分信号，因为差分信号的抗干扰能力比较强，并且自身产生的干扰比较小，能够传输比较高的速率。 二、几种常见的高速信号： 1、PECL电平 从发展的历史来说，ECL信号最开始是采用－5.2V供电的（为何采用负电源供电下面会详细说明），但是负电源供电始终存在不便，后来随着工艺水平的提升，逐渐被PECL 电平（5V供电）所替代，后来随着主流芯片的低电源供电逐渐普及，LVPECL也就顺理成章地替代了PECL电平。

PECL信号的输出门特点： A、输出门阻抗很小，一般只有4～5欧姆左右： a、输出的驱动能力很强；直流电流能达到14mA； b、同时由于输出门阻抗很小，与PCB板上的特征阻抗Z0（一般差分100欧姆），相差 甚远当终端不是完全匹配的时候，信号传到终端后必然有一定的反射波，而反射波传会到源端后，也不能在源端被完全匹配，这样必然发送二次反射。正因为存在这样的二次反射，导致了PECL信号不能传输特别高的信号。一般155M、622M的信号还都在使用PECL/LVPECL信号，到了2.5G以上的信号就不用这种信号了。 c、 B、PECL信号的回流是依靠高电平平面（即VCC）回流的，而不是低电平平面回流。所以， 为了尽可能的避免信号被干扰，要求电源平面干扰比较小。也就是说，如果电源平面干扰很大，很可能会干扰PECL信号的信号质量。 a、这就是ECL信号出现之初为何选用负电源供电的根本原因。一般情况下，我们认为 GND平面是比较干净的平面。因为我们可以通过良好的接地来实现GND的平整（即干扰很小）。 b、从这个角度来说，PECL信号和LVPECL信号都是容易受到电源（VCC）干扰的，所以 必须注意保证电源平面的噪声不能太大。 C、对于输出门来说，P/N二个管脚不管输出是高还是低，输出的电流总和是一定的（即恒 流输出）。恒流输出的特性应该说是所有的差分高速信号的共同特点（LVDS/CML电平也是如此）。这样的输出对电源的干扰很小，因为不存在电流的忽大忽小的变化，这样对电源的干扰自然就比较小。而普通的数字电路，如TTL/CMOS电路，很大的一个弊病就是干扰比较大，这个干扰大的根源之一就是对电源电流的需求忽大忽小，从而导致供电平面的凹陷。 D、PECL的直流电流能达到14mA，而交流电流的幅度大约为8mA（800mV/100ohm），也就 是说PECL的输出门无论是输出高电平还是低电平，都有直流电流流过，换一句话说PECL 的输出门（三极管）始终工作在放大区，没有进入饱和区和截至区，这样门的切换速度就可以做得比较快，也就是输出的频率能达到比较高的原因之一。 下面是PECL电平的输入门结构： 其中分为二种：一种是有输入直流偏置的，一种是没有输入直流偏置，需要外接直流偏置的。 一般情况下，ECL/PECL/LVPECL信号的匹配电阻（差分100欧姆）都是需要外加的，芯片内部不集成这个电阻。 大家可以看到，VCC-1.3V为输入门的中间电平（即输入信号的共模电压），对于LVPECL 来说大约为2V，对于PECL来说为3.7V。 也就是说，我们要判断一个PECL/LVPECL电平输入能否被正常接收，不仅要看交流幅度能否满足输入管脚灵敏度的要求，而且要判断直流幅度是否在正常范围之内（即在VCC-1.3V 左右，不能偏得太大，否则输入门将不能正常接收）。在这一点上与LVDS有很大的差别，务必引起注意。

PCB布线设计规范

印制电路板设计规范 一、适用范围 该设计规范适用于常用的各种数字和模拟电路设计。对于特殊要求的，尤其射频和特殊模拟电路设计的需量行考虑。 应用设计软件为Pｒoteｌ9９SE。也适用于DXP Design软件或其他设计软件。 二、参考标准 GB ４５８8.3—８8??印制电路板设计和使用 Q/ＤKBA—Ｙ０04—１99９?华为公司内部印制电路板ＣＡD工艺设计规范 三、专业术语 1.PＣB（Priｎt cｉrcuit Board）:印制电路板 2.原理图（SCH图）：电路原理图，用来设计绘制,表达硬件电路之间各种 器件之间的连接关系图。 3.网络表(NetList表):由原理图自动生成的，用来表达器件电气连接的关系 文件。 四、规范目的 1.规范规定了公司PCＢ的设计流程和设计原则，为后续PCB设计提供了 设计参考依据。 2.提高ＰＣB设计质量和设计效率，减小调试中出现的各种问题，增加电 路设计的稳定性。 3.提高了PCB设计的管理系统性,增加了设计的可读性,以及后续维护的便 捷性。 4.公司正在整体系统设计变革中,后续需要自主研发大量电路板，合理的PC Ｂ设计流程和规范对于后续工作的开展具有十分重要的意义。 五、SCH图设计 5．1 命名工作 命名工作按照下表进行统一命名,以方便后续设计文档构成和网络表的生成。有些特殊器件,没有归类的，可以根据需求选择其英文首字母作为统一命名。

对于元器件的功能具体描述，可以在Lib Ref中进行描述。例如:元器件为按键，命名为U100,在Lib Ref中描述为KEＹ。这样使得整个原理图更加清晰,功能明确。 ５.2 封装确定 元器件封装选择的宗旨是 1. 常用性。选择常用封装类型,不要选择同一款不常用封装类型，方便元器件购买，价格也较有优势。 2. 确定性。封装的确定应该根据原理图上所标示的封装尺寸检查确认，最好是购买实物后确认封装。 ３. 需要性。封装的确定是根据实际需要确定的。总体来说,贴片器件占空间小，但是价格贵,制板相同面积成本高，某些场合下不适用。直插器件可靠性高,焊接方便,但所占空间大，高性能的MＣU已经逐步没有了直插封装。实际设计应该根据使用环境需求选择器件。如下几个例子说明情况： ａ．电阻贴片和直插的选择 选择直插和贴片电阻主要从精度和功率方面考虑。直插电阻一般精度较高,可以选择0.1%甚至更高的精度，功率可以根据需要选择。常见直插电阻的功率为１/4W。一般在模拟回路采用直插封装，能够更好的保证精度。(特殊情况下也可选择贴片,但须考虑成本问题） 贴片电阻精度一般常见的为5%。功率为1/１0Ｗ。基本用在数字电路。成本比直插高，但是占空间小。 b. ＢGA封装的问题 是否选择ＢGA封装的元器件,主要考虑实际的需求。BGA的特点是占空间小,管脚集成度高，可靠性好，受电磁干扰程度小。但是由于管脚密闭，对于管脚的调试不方便。同时由于BGＡ的环形管脚排布,使得ＢＧＡ封装的元器件对于电路板设计有更高要求，一般至少需要４层以上。BGA越复杂,板的层数要求越高,设计成本越高。 c. 电源芯片的封装问题 一般的数字电路常用的稳压器芯片如AS11１7-３.３/1．2等。选择封装的时候应该注意其三个管脚的定义是否与设计相同。确定电源芯片的封装定义。

什么叫差分信号差分信号详解

什么叫差分信号?差分信号详解 什么叫差分信号?差分信号详解 一个差分信号是用一个数值来表示两个物理量之间的差异。从严格意义上来讲，所有电压信号都是差分的，因为一个电压只能是相对于另一个电压而言的。在某些系统里，系统'地'被用作电压基准点。当'地'当作电压测量基准时，这种信号规划被称之为单端的。我们使用该术语是因为信号是用单个导体上的电压来表示的。 另一方面，一个差分信号作用在两个导体上。信号值是两个导体间的电压差。尽管不是非常必要，这两个电压的平均值还是会经常保持一致。我们用一个方法对差分信号做一下比喻，差分信号就好比是跷跷板上的两个人，当一个人被跷上去的时候，另一个人被跷下来了- 但是他们的平均位置是不变的。继续跷跷板的类推，正值可以表示左边的人比右边的人高，而负值表示右边的人比左边的人高。0 表示两个人都是同一水平。 图1 用跷跷板表示的差分信号 应用到电学上，这两个跷跷板用一对标识为V+和V-的导线来表示。当V+>V-时，信号定义成正极信号，当V+

SATA高速差分信号设计规则

PCB设计挑战和建议作为PC、服务器和消费电子产品中重要的硬盘驱动器接口，串行ATA(SATA)发展迅猛并日益盛行。随着基于磁盘的存储在所有电子市场领域中变得越来越重要，系统设计工程师需要知道采用第一代SATA(1.5Gbps)和第二代SATA(3.0Gbps)协议的产品设计中的独特挑战。此外，系统设计工程师还需要了解新的SATA特性，以使其用途更广，功能更强，而不仅仅是简单地代替并行ATA。充分利用这些新特性并克服设计中存在的障碍，对成功推出采用SATA接口的产品非常关键。 日趋复杂的PCB布局布线设计对保证高速信号(如SATA)的正常工作至关重要。由于第一代和第二代SATA的速度分别高达1.5Gbps和3.0Gbps，因此铜箔蚀刻线布局的微小改动都会对电路性能造成很大的影响。SATA信号的上升时间约为100ps，如此快的上升时间，再加上有限的电信号传输速度，所以即使很短的走线也必须当成传输线来对待，因为这些走线上有很大部分的上升(或下降)电压。 高频效应处理不好，将会导致PCB无法工作或者工作起来时好时坏。为保证采用FR4 PCB板的SATA设计正常工作，必须遵守下面列出的FR4 PCB布局布线规则。这些规则可分为两大类：设计使用差分信号和避免阻抗不匹配。 高速差分信号设计规则包括： 1.SATA是高速差分信号，一个SATA连接包含一个发送信号对和一个接收 信号对，这些差分信号的走线长度差别应小于5mil。使差分对的走线长度保持一致非常重要，不匹配的走线长度会减小信令之间的差值，增加误码率，而且还会产生共模噪声，从而增加EMI辐射。差分信号线对应该 在电路板表层并排走线(微带线)，如果差分信号线对必须在不同的层走 线，那么过孔两侧的走线长度必须保持一致。 2.差分信号线对的走线不能太靠近，建议走线间距是走线相对于参考平面高 度的6至10倍(最好是10倍)。 3.为减少EMI，差分对的走线间距不要超过150mil。 4.SATA差分对的差分阻抗必须为100欧姆。 5.为减少串扰，同一层其它信号与差分信号线对之间的间距至少为走线相对 于参考平面高度的10至15倍。 6.在千兆位传输速度的差分信号上不要使用测试点。 避免阻抗不匹配的设计规则包括：