FPGA课程设计实验报告(DOC)

合肥工业大学大学

实验报告

课程名称： FPGA设计

实验名称：移位乘法器设计 & 8位Booth乘法器设计姓名：陶辉

学号: 20114712

班级：电子科学与技术11-1班

指导教师：倪伟

合肥工业大学电子科学与应用物理学院制

移位乘法器

一、实验原理

移位和相加乘法原理，乘法通过逐项移位相加原理来实现，从被乘数的最低位开始，若为1，则乘数右移后与上一次的和相加；若为0，左移后以全零相加，直至被乘数的最高位。

移位乘法器工作流程图

二、实验步骤

算法主程序

module MUL(A,B,data

);

input [7:0] A;

input [7:0] B;

output [15:0] data;

wire [15:0] data;

reg [7:0] D;

reg [7:0] A1;

reg [7:0] B1;

reg C;

always @(A or B)

begin

A1 = A;

B1 = B;

D = 0;

C = 0;

repeat(8)

begin

if(A1[0]==1)

{C,D} = D + B1;

else

{C,D} = D + 0;

{C,D,A1} = {C,D,A1} >> 1;

end

end

assign data = {D,A1};

endmodule

移位乘法器测试文件

module test;

reg [7:0] A;

reg [7:0] B;

// Outputs

wire [15:0] data;

// Instantiate the Unit Under Test (UUT) MUL uut (

.A(A),

.B(B),

.data(data)

);

initial begin

// Initialize Inputs

A = 0;

B = 0;

// Wait 100 ns for global reset to finish

#20;

A = 8'b0000_0010;

B = 8'b0000_1101;

// Add stimulus here

end

endmodule

三、实验结果及分析

2进制输入输出结果

10进制输入输出结果

四、体会

通过移位乘法器的设计，简单的了解了ISE软件的基本功能，主要菜单选项，以及如何建立一个工程，如何在工程里面写程序和进行编译和综合等。

总体来说最困难的部分就是把这个移位乘法器的算法弄明白。可能我们平常自己算乘法没有任何困难，但是要通过编码的形式，让计算机能够了解整个算法的流程却不是一件容易的事情。在整个编写移位乘法器的过程中，看懂整个流程图花费了我很长的时间。

了解整个算法的流程之后编程自然顺理成章了。所以，我在之后做自己的课题“booth乘法器”的时候我也花费了很长的时间通过上网查询，详细了解这个算法的确切含义。

虽然花费了很长的时间在研究算法上，但是我觉得是值得的，因为那是最根本的地方。最后结果也如愿出来了。

所以，我觉得以后在编程的时候，了解你要编写模块的作用以及通过什么算法来实

现是一件很重要的事情。

8位booth乘法器设计

一、实验原理

Booth算法是一种十分有效的计算有符号数乘法的算法。算法的新型之处在于减法也可用于计算乘积。Booth发现加法和减法可以得到同样的结果。因为在当时移位比加法快得多，所以Booth发现了这个算法，Booth算法的关键在于把1分类为开始、中间、结束三种，如下图所示

当然一串0或者1的时候不操作，所以Booth算法可以归类为以下四种情况：

Booth算法根据乘数的相邻2位来决定操作，第一步根据相邻2位的4中情况来进行加或减操作，第二部仍然是将积寄存器右移，算法描述如下：

（1）根据当前为和其右边的位，做如下操作：

00: 0的中间，无任何操作；

01: 1的结束，将被乘数加到积的左半部分；

10：1的开始，积的左半部分减去被乘数；

11: 1的中间，无任何操作。

（2）将积寄存器右移1位。

因为Booth算法是有符号数的乘法，因此积寄存器移位的时候，为了保留符号位，进行算术右移。同时如果乘数或者被乘数为负数，则其输入为该数的补码，若积为负数，则输出结果同样为该数的补码。

二、实验步骤

主程序代码：

module booth8(data_on,data_out);

input data_on;

wire [15:0] data_on;

output [19:0] data_out;

wire [19:0] data_out;

reg [7:0] R0,R1,R2;

reg c1,p;

reg [4:0] i;

reg [3:0] tmp;

reg [19:0] data;

always@(data_on)

begin

R0=0;

R1=data_on[7:0];

R2=data_on[15:8];

p=0;

repeat(8)

begin

case({R2[0],p})

2'b00: R0=R0;

2'b01: R0=R0+R1;

2'b10: R0=R0-R1;

2'b11: R0=R0;

endcase

c1=R0[7];

{c1,R0,R2,p}={c1,R0,R2,p}>>1;

end

data=0;

repeat(16)

begin

repeat(5)

begin

{tmp,data}={tmp,data}<<4;

if(tmp>=5)

tmp=tmp+3;

else

tmp=tmp;

data[3:0]=tmp;

end

{data,R0,R2}={data,R0,R2}<<1;

end

end

assign data_out=data;

endmodule

顶层模块：

module top(

clk,rst,data_out,data_in);

input clk,rst;

output [19:0] data_out;

output [15:0] data_in;

wire [15:0] data_in;

reg [2:0] addra,ct;

reg clk1;

always@(posedge clk or negedge rst) begin

if(rst == 0)

begin

ct<=0;

clk1<=0;

end

else if(ct==7)

begin

clk1<=~clk1;

ct<=0;

end

else

ct<=ct+1;

end

booth8 U1(

.data_out(data_out),

.data_on(data_in)

);

rom U2(

.clka(clk1), // input clka

.addra(addra), // input [2 : 0] addra

.douta(data_in) // output [15 : 0] douta );

always@(posedge clk1 or negedge rst) begin

if (rst==0)

addra <= 0;

else

addra <= addra + 1;

end

endmodule

测试模块:

module test;

// Inputs

reg clk;

reg rst;

// Outputs

wire [19:0] data_out;

wire [15:0] data_in;

// Instantiate the Unit Under Test (UUT) top uut (

.clk(clk),

.rst(rst),

.data_out(data_out),

.data_in(data_in)

);

initial begin

// Initialize Inputs

clk = 0;

rst = 1;

#10 rst=0;

#10 rst=1;

// Wait 100 ns for global reset to finish

#800 $stop;

// Add stimulus here

end

always #5 clk=~clk;

endmodule

三、实验结果及分析

COE文件，输入的8组数据

cdc输出结果：

A：乘数B：被乘数data_booth:BCD输出积

A：乘数B：被乘数data_booth:十进制输出积

测试波形

四、体会

经过两个礼拜的不懈努力，终于把最后的实验结果按要求完成了。从一开始的一头雾水到逐渐明白了方向，了解了该如何操作。一切都是对未知知识上下求索。

虽然团队只有三个人，但是我们互相协助，各司其职，每个人分派自己的任务，并且每天按时按量完成；虽然我们三个人的基础不是很好，但是我们齐心协力，把劣势变成优势，把压力当成动力，每天在实验室忙完了还会主动的在寝室把没有做完的模块继续完善，或者把不了解的部分通过网上查资料、查课本、问同学等方式逐渐弄明白。

整个课程设计的过程中，老师和研究生学长以及周围的同学也给了我们很大的帮助，对于一些我们不了解的知识他们都无私的分享给我们。在此，特别向课程设计过程中那些帮助过我们的人表示我诚挚的谢意！

虽然两个礼拜时间不是很长，但那种做项目时沉心静气的心态以后值得继续保持！

fpga数字钟课程设计报告

f p g a数字钟课程设计报告 Prepared on 24 November 2020

课程设计报告 设计题目：基于FPGA的数字钟设计 班级：电子信息工程1301 姓名：王一丁 指导教师：李世平 设计时间：2016年1月 摘要 EDA（Electronic Design Automation）电子设计自动化，是以大规模可编程器件为设计载体，以硬件描述语言为系统逻辑描述的主要表达方式，通过相关的软件，自动完成软件方式设计得电子系统到硬件系统，最终形成集成电子系统或专用集成芯片。本次课程设计利用Quartus II 为设计软件，VHDL为硬件描述语言，结合所学知识设计一个多功能时钟，具有显示年、月、日、时、分、秒显示，计时，整点报时，设定时间等功能。利用硬件描述语言VHDL 对设计系统的各个子模块进行逻辑描述，采用模块化的思想完成顶层模块的设计，通过软件编译、逻辑化简、逻辑综合优化、逻辑仿真、最终完成本次课程设计的任务。 关键词：EDA VHDL语言数字钟 目录 摘要 1 课程设计目的 2 课程设计内容及要求

设计任务 设计要求 3 VHDL程序设计 方案论证 系统结构框图 设计思路与方法 状态控制模块 时分秒模块 年月日模块 显示模块 扬声器与闹钟模块 RTL整体电路 4 系统仿真与分析 5 课程设计总结，包括.收获、体会和建议 6 参考文献 1 课程设计目的 (1)通过设计数字钟熟练掌握EDA软件(QUARTUS II)的使用方法，熟练进行设计、编译，为以后实际工程问题打下设计基础。 (2)熟悉VHDL 硬件描述语言，提升分析、寻找和排除电子设计中常见故障的能力。 (3)通过课程设计，锻炼书写有理论根据的、实事求是的、文理通顺的课程设计报告。

FPGA设计的报告课程设计

FPGA课程设计 实 验 报 告

实验一：设计一个可控的100进制可逆计数器 一、实验要求 用DE2-115开发板下载。 （1）计数器的时钟输入信号周期为200ns。 （2）以十进制形式显示。 （3）有一个复位端clr和两个控制端plus和minus，在这些控制信号的作用 clr plus minus 功能 0 ××复位为0 1 1 0 递增计数 1 0 1 递减计数 1 1 1 暂停计数 二、关键词 可控制、可逆、100进制、复位、暂停、递增、递减 三、内容摘要 module updown_count(qout,reset,clk,plus,minus); output[7:0] qout;/*定义一个8位的输出，其目的是 低四位和高四位分别表示计数器的个位和十位。*/ input clk,plus,minus,reset;//定义四个输入，时钟，加计数，减计数和清零 reg[7:0] qout;//qout的数据类型为寄存器型 always @(posedge clk)//当clk上升沿到来时执行一遍下列程序 begin if(!reset) qout<=0;//当reset为低电平时，计数器执行清零功能，否则跳过else begin case({minus,plus})//case语句模块，包含加，减和暂停四个模块 2'b10: if (qout[3:0]==0)//判断个位是否为零，若不为零，跳到个位减一begin qout[3:0]<=9;//给个位赋值 if(qout[7:4]==0) qout[7:4]<=9;//判断十位是否为零，并且给十位赋值 else qout[7:4]<=qout[7:4]-1;//由于个位赋9，相当于向十位借一，因而十位减一end else qout[3:0]<=qout[3:0]-1;//个位减一 /*这一部分是减计数模块，其思路是：首先判断个位是否为零，若为零，则执行后面的程序，个位直接赋9，并且十位减一；否则个位减一*/ 2'b01: if (qout[3:0]==9)//判断个位是否为9，否则跳到个位加一begin

FPGA课程设计报告

F P G A 课 程 设 计 报 告 学部：信息科学与技术学部 专业：通信工程 班级：10级1班 学号：100103011125 姓名：万洁 指导老师：祝宏 合作伙伴：张紫君 2012.12.13

一．《任务书》： 实验一100进制的可逆计数器（11——12周）实验二交通灯控制系统（15周） 实验三多功能数字钟系统（14-15周）二．实验书写格式： 一：题目要求 二：程序代码 三：操作步骤及运行结果截图 四：心得体会 三．实验附录： 一：老师提供的资源 二：关于实验所用EP4CE115F29板的简介

实验一100进制的可逆计数器 一、设计一个可控的100进制可逆计数器，要求用实验箱下载。 （1）计数器的时钟输入信号周期为200ns。 （2）以十进制形式显示。 （3）有一个复位端clr和两个控制端plus和minus，在这些控制信号的作用下，计数器具有复位、增或减计数、暂停功能。 clr plus minus 功能 0 ××复位为0 1 1 0 递增计数 1 0 1 递减计数 1 1 1 暂停计数 二、程序如下： module keni100(CLR,CLK,PLUS,MINUS,OUT); //100进制的可逆计数器 input CLR,PLUS,MINUS,CLK; output [7:0]OUT; reg [7:0]OUT; always@(posedge CLK) begin if(!CLR) //如果CLR为零，输出为零；反之，运行else程序 OUT[7:0]<=0; else

begin if(PLUS==0 && MINUS==1) //100进制的递减计数 begin if (OUT[3:0]==0) begin OUT[3:0]<=9; if (OUT[7:4]==0) OUT[7:4]<=9; else OUT[7:4]<=OUT[7:4]-1; end else OUT[3:0]<=OUT[3:0]-1; end if(PLUS==1 && MINUS==0) //100进制的递增计数 begin if (OUT[3:0]==9) begin OUT[3:0]<=0; if (OUT[7:4]==9) OUT[7:4]<=0; else OUT[7:4]<=OUT[7:4]+1; end else OUT[3:0]<=OUT[3:0]+1; end if(PLUS==1 && MINUS==1) OUT<=OUT; //若PLUS和MINUS都为1，暂停计数 if(PLUS==0 && MINUS==0) OUT<=0; //若都为零，输出为零end end endmodule 三、运行程序 1、在quarters II9.1输入程序 打开quarters II界面，点击file→New,在出现的对话框，如图1.1所示，选择Text File，点击OK.

FPGA课程设计题目

1、彩灯控制器设计 内容及要求： 设计一个彩灯控制器，具体设计要求如下： （1）要有多种花型变化（至少设计5种），led至少16路 （2）多种花型可以自动变化 （3）彩灯变换的快慢节拍可以选择 （4）具有清零开关 （5）完成全部流程：设计规范文档、模块设计、代码输入、仿真、下载验证等，最后就课程设计本身提交一篇课程设计报告。 2、数字秒表设计 内容及要求： 设计一用于体育比赛的数字秒表，具体设计要求如下： （1）6位数码管显示，其中两位显示min，四位显示see，显示分辨率为0．01 s。 （2）秒表的最大计时值为59min59．99see。 （3）设置秒表的复位／启动键，按一下该键启动计时，再按即清0。依此循环。 （4）设置秒表的暂行／继续键。启动后按一下暂行，再按继续。依此循环。 （5）完成全部流程：设计规范文档、模块设计、代码输入、仿真、下载验证等，最后就课程设计本身提交一篇课程设计报告。 3、交通信号控制系统设计 内容及要求： 设计一个十字路口交通控制系统,具体设计要求如下： （1）东西（用A表示）、南北（用B表示）方向均有绿灯、黄灯、红灯指示，其持续时间分别是40秒、5秒和45秒, 交通灯运行的切换示意图和时序图分别如图1、图2所示。 （2）系统设有时钟,以倒计时方式显示每一路允许通行的时间。 （3）当东西或南北两路中任一路出现特殊情况时，系统可由交警手动控制立即进入特殊运行状态，即红灯全亮，时钟停止计时，东西、南北两路所有车辆停止通行；当特殊运行状态结束后，系统恢复工作，继续正常运行。 图1 交通灯运行切换示意图

B红 CP A绿 A黄 A红 B黄 B绿 5S 5S 图2 交通灯时序图 （4）完成全部流程：设计规范文档、模块设计、代码输入、仿真、下载验证等，最后就课程设计本身提交一篇课程设计报告。 4、简易密码锁设计 内容及要求 设计一个4位串行数字锁。 （1）开锁代码为4位二进制，当输入代码的位数与锁内给定的密码一致，且按规定程序开锁时，方可开锁，并点亮一个指示灯。否则进入“错误”状态，并发出报警信号。 （2）锁内的密码可调，且预置方便，保密性好。 （3）串行数字锁的报警由点亮一个灯，直到按下复位开关，报警才停下。此时，数字锁又自动等待下一个开锁状态。 （4）完成全部流程：设计规范文档、模块设计、代码输入、仿真、下载验证等，最后就课程设计本身提交一篇课程设计报告。 5、出租车计价器设计 内容及要求 （1）设一个出租车自动计费器，计费包括起步价、行驶计费和等待计费三个部分，用4个数码管显示出金额数目，最大值为999.9元，最小计价单位为0.1元。行驶里程在3公里范围内且等待时间未超过三分钟时按起步价8元计费；行驶里程超过三公里后按每公里2元收费；等待时间超过三分钟后按每分钟1元收费。等待时间用两个数码管显示，最大值为59分钟。 总费用=起步价+（里程-3km ）*里程单价+（等待时间-3）*等候单价 （2）能够实现的功能： 显示汽车行驶里程：用四位数字显示，单位为km 。 计程范围为0~99km ，计程分辨率为1km 。 显示等候时间：用两位数字显示分钟，单位为min 。计时范围为0~59min ，计时分辨率为1min 。

基于FPGA的VGA显示设计报告

正文 一，VGA时序标准 VGA是一种常用的显示输出接口，采用行场扫描控制结合RGB三色合成原理，输出 显示信号。每个VGA接口为15针接口，分三行排布，每行5针。如图所示： 图1.1 VGA接口 15针并未全部使用，有效的信号线共5根，即红绿蓝三基色信号线：R,G,B，每线电压从0V到0.71V变化，表示无色到饱和，依据电平高低，显示颜色的饱和程度。行同步控制信号，Hsync,控制每行扫描像素的有效和失效。场同步：Vsync,控制场方向，即整个图像显示过程的时间长度，场同步中的显示部分的时间长度，等于每行扫描时间的总和。 在不同刷新频率下，显示每个像素的时间是不同的，相同刷新频率下，每个像素显示时间是固定的，所以，不同的每个像素写入时间，导致了分辨率的不同。因为VGA的显示是逐行扫描，每行从左到右扫描，到了行尾，回归到下一行的行头，继续向尾部扫描。所以，显示原理是逐次写入每行的像素数据，直到整幅图像显示成功为止。 VGA显示的数据是不能锁存的，所以必须一次又一次的连续输入数据，72Hz的刷新率下，一秒钟显示72幅图像，所以，需要连续写入72幅图像，才能达到一秒的显示效果。所以，VGA显示图像，要反反复复写入图像数据，才能得到持续的显示效果。 图1.2 VGA接口线序 VGA显示，无法做到类似于TFT液晶屏的定点写入，VGA是扫描式暂时显示，所以时序显得尤为重要，时序出现失误，图像会出现走形，无法达到准确效果。而显示的时序控制主要依靠两条数据通道：行同步和场同步，即Hsync和Vsync，其控制了扫描显示的起点和终点，同时控制扫描起点的时间，通过时间的控制，达到确定的显示效果。 具体的控制时序图如下：

FPGA课程设计报告

2014年FPGA课程设计 课程设计报告 课程名称：FPGA课程设计 实验名称：直接数字合成器设计 姓名：李思彧 学号： 20114690 班级：电子科11-1 班 指导教师：倪伟 合肥工业大学电子科学与应用物理学院制

一、实验原理 直接数字式频率合成器（DDS）是将先进的数字处理理论与方法引入频率合成的一项新技术，DDS把一系列数字量形式的信号通过数/模转换器转换成模拟量形式的信号。DDS的具体工作过程是由N位相位累加器、N位加法器和N位累加寄存器组成。每来一个时钟脉冲，N位加法器将频率控制字K与N 位累加寄存器输出的累加相位数据相加，并把相加后的结果送至累加寄存器的输入端。累加寄存器一方面将上一时钟周期作用后所产生的新的相位数据反馈到加法器的输入端，使加法器在下一时钟的作用下继续与频率控制字K相加;另一方面将这个值作为取样地址送入幅度/相位转换电路，幅度/相位转换电路根据这个地址输出相应的波形数据。最后经D/A转换器和LPF将波形数据转换成所需要的模拟波形。 图1.直接数字式频率合成的基本框图 1 DDS的设计原理 DDS的原理图如图1所示。DDS实现频率合成主要是通过查表的方式进行的。正弦查询表是一个只读存储器(ROM)，以相位为地址，存有1个或多个按0°～360°相位划分幅值的正弦波幅度信息。相位累加器对频率控制字进行累加运算，若需要还可以加入相位控制字，得到的结果作为正弦波查询表的地址。正弦查询表的输出为数字化正弦幅度值，通过D／A转换器转化为近似正弦波的阶梯波，

再通过低通滤波器滤除高频成分和噪声最终得到一个纯正度很高的正弦波。1.1 建模 正弦波y=sin(2πx)，若以f量化的量化频率对其幅度值进行量化，一个周期可以得到M=f量化个幅度值。将这些幅度值按顺序存入到ROM。相位累加器在参考时钟的驱动下，每来1个脉冲，输出就会增加1个步长相位增量X，输出数据作为地址送入ROM中，读出对应的幅度值形成相应的波形。 1.2 参数设定 DDS输出信号频率： 其中，X为频率累加器设定值；N为相位累加器位数；fc为参考时钟频率。 例如，假定基准时钟为200 MHz，累加器的位数为32，频率控制字X 为： 0x08000000H，即为227，则： 再设定频率控制字X为0x80000000H，即为231，则： 可见，理论上通过设定DDS相位累加器位数N、频率控制字X和基准fc的值，就可以得到任一频率的输出。频率分辨率为：fres=fc／2N，由参考时钟和累加器的位数决定，当参考时钟的频率越高，相位累加器的位数越高，所得到的频率分辨率就越高。

FPGA设计报告

西安邮电学院 FPGA课程设计报告 题目：采用RAM实现计数器及FPGA功能验证 院系：电子工程学院 专业班级： 学生姓名： 导师姓名： 起止时间：2012-06-18至2012-06-29 2012年07 月01 日

FPGA课程设计报告提纲 1．任务 用一个10×8的双口RAM完成10个8位计数器，计数器的初值分别为 1~10，时钟频率为1MHz，计数器计数频率为1Hz。 用FPGA开发板上的按键作为计数器计数值的输出选择控制，数码管 （或led）作为选择计数器的计数值输出。 2．目的 采用RAM实现计数器及FPGA功能验证 3．使用环境(软件/硬件环境，设备等) 前仿modelsim 6.1f 后仿Quartus II 10.1 xilinx ise 9.1 FPGA课程设计详细内容 4.1 技术规范 功能： 1．先由复位键从选定的RAM地址中读出预置的8位初值存入计数模块。 2．由开始键开始计数，暂停键暂停计数并同时存入RAM中以选定的存储单元。 3. 双端口RAM为10×8RAM由一个地址切换键按顺序切换1~10个地址端 口。 4．读出数据开始计数暂 停计数存入数据 计数流程 5输出到数 码管显示 读取结果输出流程 6．分频：1Hz的秒计时频率，用来进行秒计时；

4.2 设计方案 信号定义： 分频：1Hz 的秒计时频率， 用来进行秒计时 分频：时钟信号clk ； 分频信号 clk_1hz ； 开始计时（使能） rst_n ； 切换端口 开始计 暂停计数 存入数据 计数：开始计数 rst_n 计数器复位 reset ； 计数输出 ain ； 计数暂停 pause ； 计数置数 reduce ；

(完整版)基于FPGA的温度传感器课程设计

FPGA课程设计论文 学生姓名周悦 学号20091321018 院系电子与信息工程学院 专业电子科学与技术 指导教师李敏 二Ｏ一二年5月28 日

基于FPGA的温度传感器系统设计 １引言 温度是一种最基本的环境参数,人们的生活与环境的温度息息相关,在工业生产过程中需要实时测量温度,在农业生产中也离不开温度的测量,因此研究温度的测量方法和装置具有重要的意义。测量温度的关键是温度传感器,温度传感器的发展经历了三个发展阶段:传统的分立式温度传感器;模拟集成温度传感器;智能集成温度传感器。目前,国际上新型温度传感器正从模拟式向数字式,从集成化向智能化、网络化的方向飞速发展。本文将介绍采用智能集成温度传感器DS18B20,并以FPGA为控制器的温度测量装置的硬件组成和软件设计，用液晶来实现温度显示。 ２电路分析 系统框图如下： 第一部分：DS18B20温度传感器 美国 Dallas 半导体公司的数字化温度传感器 DS1820 是世界上第一片支持 "一线总线"接口的温度传感器，在其内部使用了在板（ON-B0ARD）专利技术。全部传感元件及转换电路集成在形如一只三极管的集成电路内。一线总线独特而且经济的特点，使用户可轻松地组建传感器网络，为测量系统的构建引入全新概念。现在，新一代的 DS18B20 体积更小、更经济、更灵活。使你可以充分发挥“一线总线”的优点。 DS18B20 的主要特性：（1）适应电压范围更宽，电压范围：3.0～5.5V，在寄生电源方式下可由数据线供电（2）独特的单线接口方式，DS18B20 在与微处理器连接时仅需要一条口线即可实现微处理器与DS18B20 的双向通讯（3）DS18B20 支持多点组网功能，多个DS18B20 可以并联在唯一的三线上，实现组网多点测（4）DS18B20 在使用中不需要任何外

FPGA课程设计报告--简易电子琴的设计[1].doc

西安邮电大学 FPGA课程设计报告 题目：简易电子琴设计及FPGA功能验证 院系： 专业班级： 学生姓名： XX 导师姓名： XX 起止时间： 2012、6、18至2012、6、29

一、课程设计任务： 本设计一个简易电子琴，具体功能如下： 1、具有手动弹奏和自动播放功能； 2、以按键或开关作为电子琴的琴键，输出7个音节的音阶； 3、可以自动播放曲目至少两首。 二、课程设计目的： 1、培养综合运用知识和独立开展实践创新的能力； 2、深入学习Verilog HDL，了解其编程环境； 3、学会运用Modelsim和Quartus II等编程仿真软件； 4、将硬件语言编程与硬件实物功能演示相结合，加深理解Verilog HDL的学习； 三、使用环境： 1、软件：Modelsim和Quartus II等编程仿真软件； 2、硬件：FPGA开发板。 四、课程设计详细方案及功能验证： 1、总体实现方案： 1、简易电子琴的设计通过软硬件结合实现，硬件系统包括主控器芯片、9个按键、LED、蜂鸣器等，软件资源包括编写Verilog HDL程序的应用软件Modelsim和仿真软件Quartus II。电子琴有按键代替琴键的弹奏功能和自动播放功能。 2、整个程序总共分5个模块：主模块，按键模块，曲目1模块，曲目2模块，曲目3模块。 整个方案总共用了9个按键（key1~key9），按键key1~key7作为琴键，通过这七个按键键入不同的音阶。主模块中key8、key9两个按键用于选择是自动播放还是弹奏曲目，令mm=（key8、key9），用mm值的不同选择调用不同模块。如果mm=00，则程序调用按键模块；如果mm=01，则调用曲目1模块，播放曲目1；如果mm=10，则调用曲目2模块，播放曲目2；如果mm11，则调用曲目3模块，播放曲目3。 本次设计的框图：

(完整版)FPGA课程设计(最终版)

课程设计任务书 学生姓名：专业班级： 指导教师：工作单位：信息工程学院 题目: 电子琴的设计 课程设计目的： 《FPGA原理与应用》课程设计的目的是为了让学生熟悉基于VHDL语言进行FPGA开发的全流程，并且利用FPGA设计进行专业课程理论知识的再现，让学生体会EDA技术的强大功能，为今后使用FPGA进行电子设计奠定基础。 课程设计内容和要求 设计内容： （1）设计一个八音电子琴。 （2）由键盘输入控制音响，同时可自动演奏乐曲。 （3）用户可以将自己编制的乐曲存入电子琴，演奏时可选择键盘输入乐曲或者已存入的乐曲。 要求每个学生单独完成课程设计内容，并写出课程设计说明书、说明书应该包括所涉及到的理论部分和充足的实验结果，给出程序清单，最后通过课程设计答辩。 时间安排： 指导教师签名：年月日

系主任（或责任教师）签名：年月日

目录 摘要 (1) Abstract (2) 1设计意义和要求 (3) 1.1设计意义 (3) 1.2功能要求 (3) 2方案论证及原理分析 (4) 2.1实现方案比较 (4) 2.2乐曲实现原理 (4) 2.3系统组成及工作原理 (6) 3系统模块设计 (8) 3.1顶层模块的设计 (8) 3.2乐曲自动演奏模块的设计 (8) 3.3音阶发生器模块的设计 (9) 3.4数控分频器模块的设计 (9) 4程序设计 (11) 4.1VHDL设计语言和ISE环境简介 (11) 4.2顶层模块的程序设计 (12) 4.3乐曲自动演奏模块的程序设计 (13) 4.4音阶发生器模块的程序设计 (13) 4.5数控分频模块的程序设计 (14) 5设计的仿真与实现 (15) 5.1乐曲自动演奏模块仿真 (15) 5.2音调发生模块仿真 (18) 5.3数控分频模块仿真 (19) 5.4电子琴系统的仿真 (20) 5.5设计的实现 (22) 5.6查看RTL视图 (23) 5.7查看综合报告 (25) 6心得体会 (31) 7参考文献 (32) 8附录 (33)

FPGA课程设计报告--简易电子琴的设计

邮电大学 FPGA课程设计报告 题目：简易电子琴设计及FPGA功能验证 院系： 专业班级： 学生：XX 导师：XX 起止时间：2012、6、18至2012、6、29

一、课程设计任务： 本设计一个简易电子琴，具体功能如下： 1、具有手动弹奏和自动播放功能； 2、以按键或开关作为电子琴的琴键，输出7个音节的音阶； 3、可以自动播放曲目至少两首。 二、课程设计目的： 1、培养综合运用知识和独立开展实践创新的能力； 2、深入学习Verilog HDL，了解其编程环境； 3、学会运用Modelsim和Quartus II等编程仿真软件； 4、将硬件语言编程与硬件实物功能演示相结合，加深理解Verilog HDL的学习； 三、使用环境： 1、软件：Modelsim和Quartus II等编程仿真软件； 2、硬件：FPGA开发板。 四、课程设计详细方案及功能验证： 1、总体实现方案： 1、简易电子琴的设计通过软硬件结合实现，硬件系统包括主控器芯片、9个按键、LED、蜂鸣器等，软件资源包括编写Verilog HDL程序的应用软件Modelsim和仿真软件Quartus II。电子琴有按键代替琴键的弹奏功能和自动播放功能。 2、整个程序总共分5个模块：主模块，按键模块，曲目1模块，曲目2模块，

曲目3模块。 整个方案总共用了9个按键（key1~key9），按键key1~key7作为琴键，通过这七个按键键入不同的音阶。主模块中key8、key9两个按键用于选择是自动播放还是弹奏曲目，令mm=（key8、key9），用mm值的不同选择调用不同模块。如果mm=00，则程序调用按键模块；如果mm=01，则调用曲目1模块，播放曲目1；如果mm=10，则调用曲目2模块，播放曲目2；如果mm11，则调用曲目3模块，播放曲目3。 本次设计的框图：

数字电路与逻辑设计实验报告,基于FPGA的数字电子钟的设计与实现

学生实验实习报告册 学年学期： 课程名称： 实验项目：基于FPGA的数字电子钟的设计与实现 姓名： 学院和专业： 班级： 指导教师： 重庆邮电大学教务处制

1.系统顶层模块设计（如：图一 0） 图一0

2.主要功能模块电路设计 2.1分频模块 这是分频模块的顶层设计图主要完成了把50MHz的时钟信号降频为1KHz、500Hz、1Hz 图一 1 图一 1 这是其中100分频计数器的计数器图一 2 图一 2 2.2计时模块 分、秒计时模块（实现模60计数）图二 1 这是两个模60计数器， 图二 1

其中是连在一起的，把秒钟的进位信号接到分钟计数模块的接收端 2.2.1小时计时模块（实现模24计数图二 2） 这是模24计数器（如图：图二 2），是用74390来实现，47390 是下降沿有效 图二 2 2.3数码管动态显示模块 这是动态显示模块的顶层设计图，如图：图二 3 图二 3 2.3.1扫描模块couner6（实现6位数码管的扫描图二 4） 该模块需使用74390设计一个模6的计数器。实现了模值为6的计数功能其中应该接好 global 用作延时

图二 4 位选模块dig_select(3-8译码器用作控制哪一个数码显示器亮) 图二 5 该模块用于选择 6位数码管中的某一位显示相应字形。74138为 图二 5 2.3.2段选模块seg_select 图二 6 该模块功能是从6组4bit信号中选择一组作输出。 图二 6

2.3.3译码模块decoder（实现了把8421码，译码成数码管的显示）图二 7 图二 7 2.4整点报时 设计思路：首先要做到在整点的时候报时（也就是说再整点的时候蜂鸣器响），那么我们就观察在整点的时候电路有什么特征。 我们观察到的特征就是：在整点的时候秒钟，分钟都是为零的，也就是说在正点的时候分钟秒钟的二进制数每位都是为零的，那么这就是我们控制蜂鸣器响的条件了。那就是把秒钟分钟的每个线或非一下就好了。但是我们要实现蜂鸣器响几秒，那么就再秒钟的低两位上就不接，就实现了响四秒。 图三 1 2.5调时功能 在设计调时间功能的时候，首先就想到我们直接在计数器的cp信号上接上一个开关然后手动给cp然后计数器增加，但是我们在不用调时的时候就是正常的时钟，那么我们就用一个二选一数选器来实现选择计数器的cp信号的来自我们手动给还是来自上一个计数器的进位信号。

FPGA课程设计

FPGA课程设计 学院： 年级专业： 学生姓名： 日期：

题目：用Verilog语言设计一个程序来控制数码管动态显示0~F 小组成员： 指导老师： 开发板：A-C8V4 芯片型号：CycloneII EP2C8Q208C8N 设计目的： 本课程设计的目的是熟练掌握相关软件的使用和操作。能对Verilog语言程序进行编译，调试，以及通过计算机仿真，得到正确的仿真波形图，并根据所得仿真波形图分析判断并改进所设计的电路。在成功掌握软件操作基础上，将所数字电路的基础课知识与Verilog语言的应用型知识结合起来并与实际设计，操作联系起来，即“理论联系实际”。深入了解Verilog语言的作用与价值，对用硬件语言设计一个电路系统开始具备一个较完整的思路与较专业的经验。对EDA技术有初步的认识，并开始对EDA技术的开发创新有初步的理解。 设计内容：利用verilog语言设计一个程序，其功能是使LED数码管循环动态显示0~F 程序设计： module led0 (clk_50M,led_bit,dataout); input clk_50M; output [7:0] dataout; output led_bit; reg [7:0] dataout; reg led_bit; reg [27:0] count; always led_bit <= 'b0; always @ ( posedge clk_50M ) begin count<=count+1; end always @ ( posedge clk_50M ) begin case ( count[27:24] ) 0: dataout<=8'b11000000; 1: dataout<=8'b11111001; 2: dataout<=8'b10100100; 3: dataout<=8'b10110000; 4: dataout<=8'b10011001; 5: dataout<=8'b10010010; 6: dataout<=8'b10000010; 7: dataout<=8'b11111000; 8: dataout<=8'b10000000; 9: dataout<=8'b10010000; 10:dataout<=8'b10001000; 11:dataout<=8'b10000011; 12:dataout<=8'b11000110; 13:dataout<=8'b10100001; 1

武汉理工大学 FPGA综合设计报告

附件1： 学号：0121109320426 课程设计 题目DAC0832接口电路及程序设计 学院信息工程学院 专业通信工程 班级通信1104班 姓名张亚男 指导教师陈适 2014年6 月18日

课程设计任务书 学生姓名：张亚男专业班级：通信1104班 指导教师：陈适工作单位：信息工程学院 题目: DAC0832接口电路及程序设计 初始条件： VHDL程序设计及Quartus II仿真 要求完成的主要任务: （包括课程设计工作量及技术要求，以及说明书撰写等具体要求） 1、根据DAC0832 输出控制时序，利用接口电路图，通过改变输出数据设计一个锯齿 波发生器。 2、DAC0832是8位的D/A转换器，转换周期为1μs。 3、锯齿波形数据可以由256个点构成，每个点的数据长度为8位。 4、因为FPGA的系统时钟为50MHz，必须对其进行分频处理,这里进行64分频，得到 的锯齿波的频率为762.9Hz。 时间安排： 1、2014年6 月14 日，布置课设具体实施计划与课程设计报告格式的要求说明。 2、2014年6 月14 日至2014年6 月15 日，方案选择和电路设计。 3、2014年6 月16 日至2014年6 月17 日，电路调试和设计说明书撰写。 4、2014年6 月18 日，上交课程设计成果及报告，同时进行答辩。 指导教师签名：年月日 系主任（或责任教师）签名：年月日

目录 摘要....................................................... 错误！未定义书签。Abstract.................................................... 错误！未定义书签。 1 设计原理................................................. 错误！未定义书签。 1.1 DAC0832的功能描述.................................. 错误！未定义书签。 1.1.1 DAC0832的主要功能 (1) 1.1.2 DAC0832的引脚功能 (1) 1.1.3 DAC0832的内部结构 (2) 1.1.4 DAC0832的工作时序 .............................. 错误！未定义书签。 1.2 FPGA与DAC0832的接口电路 (4) 1.3 DAC0832输出控制时序................................ 错误！未定义书签。 2 VHDL程序设计........................................... 错误！未定义书签。 2.1 设计任务 (7) 2.2 DAC0832接口电路程序符号图 (7) 2.3 VHDL程序 (7) 3 程序仿真及分析........................................... 错误！未定义书签。 3.1 QuartusⅡ软件简介 (9) 3.1.1 QuartusⅡ软件开发环境及基本流程 (9) 3.1.2 具体设计流程 (11) 3.2 仿真结果及分析 (13) 4 总结及体会 (14) 5.参考文献 (15)

FPGA课程设计

河南机电高等专科学校 《可编辑逻程器件原理与应用课程设计》 题目：数字跑表 班级： 学号： 姓名： 2012年6月8日

数字跑表设计 一、设计题目 设计一个以0.01s为基准计时信号的实用数字式跑表 二、设计要求 1）跑表计时显示范围0.01s—59min59.99s,计时精度为10ms。 2）具有清零、启动计时、暂停计时功能，操作按键（开关）不超过2个。 3）时钟源误差不超过0.01s。 三、总体设计思路 数字秒表设计采用模块化思想，自顶向下设计。总体上含有分频模块、计时控制器模块、计数模块、LED显示模块四个基本模块。各模块功能如下：（1）分频模块 分频器通过对256Hz时钟分频产生100Hz时钟，它同COUNT10中的十进制计数器要求的时钟频率一致。 （2）计时控制器模块 计时控制器模块的作用是将按键信号转变为计时器的控制信号。本设计中设置了2个按键，即启动/暂停键和清零键，由它们产生的计数允许保持和清零信号。 （3）计时模块 计时器通过对10ms脉冲的计数，达到计时的目的。由于数字跑表的计时范围为0到59分59.99秒，所以计时模块COUNT共需四个十进制计数器和两个六进制计时器。 （4）LED显示模块 用于数字跑表的最后显示 四、设计步骤如下： （1）分频模块 由于试验箱没有100Hz的时钟源，所以应设计分频模块分频。将输出256Hz 的时钟频率经过分频得到100Hz的时钟源，作为百分之一秒位的时钟输入， 每产生一个时钟上升沿，计数器加1即为10ms。新建Text Editor,以VHDL语言设计分频模块，程序源码如下： library ieee; use ieee.std_logic_1164.all; entity DIV is Port (clr:in std_logic; clk:in std_logic; clkout:out std_logic); end DIV; architecture a of DIV is begin process (clk,clr)

fpga课程设计报告

第一部分 EDA技术的仿真 1、奇偶校验位产生器 1.1奇偶校验位的技术要求 奇偶校验是通信中常用的一种数据校验方式，试设计一个奇偶校验位产生器，根据输入字节（8位）产生相应的奇偶校验位（1的个数为奇数时输出低电平，即奇校验位为1）和偶校验位（1的个数为偶数时输出高电平，即偶校验位为1） 1.2奇偶校验位的原理 通过计算数据中“1”的个数是奇数还是偶数来判断数据的正确性。在被校验的数据后加一位校验位或校验字符用作校验码实现校验。 其生成方法是： 奇校验：确保整个被传输的数据中“1”的个数是奇数个，即载荷数据中“1”的个数是奇数个时校验位填“0”，否则填“1”； 偶校验：确保整个被传输的数据中“1”的个数是偶数个，即载荷数据中“1”的个数是奇数个时校验位填“1”，否则填“0”。 1.3奇偶校验位的功能及其仿真波形 奇偶校验位的功能具体见下表所示： 输入8位的二进制序列奇校验位 even 偶校验位 odd 1 1 0 1 0 0 1 1 1 0 1 0 0 0 1 1 1 0 0 1 其具体实现程序如下所示： module parity(data,odd,even); input [0:7]data; output odd,even; assign odd=^data; assign even=~odd; endmodule 根据程序我们得到如下的仿真波形： 图1 奇偶校验位仿真波形 中国计量学院信息工程学院课程设计报告P.2

2、十六位数据选择器 2.1数据选择器的原理 在多路数据传送过程中，能够根据需要将其中任意一路选出来的电路，叫做数据选择器，数据选择器(MUX)的逻辑功能是在地址选择信号的控制下，从多路数据中选择一路数据作为输出信号。 在数据选择器中，我们设定一个控制输入端ENA ，当ENA=1时，电路不能工作，输出Y=0；而当ENA=0时，电路才处于工作状态。由于我们设计的是16选1数据选择器，因而其有4个数据控制端，即S0，S1，S2，S3，根据这4个控制端的状态有选择性的输出。 2.2数据选择器的实现电路图 我们知道一个16选1的数据选择器是由5个4选1的数据选择器组成的，4选1的基本电路如下图所示： W[0..3]S[1..0] ENA f mux_4 inst2 在左图中，ENA 为使能控制输入端，低 电平有效，S 为两位的数据控制端，W 为输入端，f 为输出端。有上述4选1的原理图我们可以得到16选1的原理图： W[0..3]S[1..0]ENA f mux_4 inst W[0..3]S[1..0]ENA f mux_4 inst1 W[0..3]S[1..0]ENA f mux_4 inst2 W[0..3]S[1..0]ENA f mux_4 inst3 W[0..3]S[1..0]ENA f mux_4 inst4S3\32控制端 S1\S0控制端 图2 16选1数据选择器原理图 2.3数据选择器的功能仿真

课程设计报告FPGA

课程设计报告 自动售货机 学院：电子与通信工程学院 班级：微电子1班 姓名：刁飞鹏 学号：09110038

自动售货机设计 任务分析 任务要求利用开发系统板，设计一个自动售货机控制芯片。自动售货机平时处于待机状态，当有钱投入之后开始工作。利用三个按键作为投币信号，分别代表投币5元、10元、20元，投入钱币以后，采用七段数码管显示投入的金额；利用另外4个按键代表4种货物，可以在售货机上选择购买的货物，假设4种货物的售价分别为3元、6元、10元、17元。选择了货物之后，七段数码管显示购物之后的找币余额，并且用LED数码管指示灯显示是否有足够的金额购买，如果投币不够，报警指示灯亮起，并且显示余额为零。选择了购买物品之后，可以按键出货或者余额不足退币。 系统的输入信号包括8个按键开关、时钟信号，输出部分有2个LED、4个七段数码管，系统框图如图所示。 自动售货机控制芯片的外部时钟由晶振产生，该开发板系统实例中晶振频率为50Mhz。

系统设计 自动售货机控制芯片系统结构框图如图所示，包括三个模块：分频器模块、核心控制模块和按键与七段数码管控制模块。其中，分频器模块主要用于产生供按键、七段数码管扫描的时钟，这个扫描时钟的周期应该大约为0.01~0.001&同时，这个分频时钟也可用于核心模块的基本控制，由于扫描时钟要和按键、七段数码管控制电路构成一个同步电路，因此，必须使用同一个分频时钟。 核心控制模块的作用主要是控制系统的状态。系统一共有三种状态，需要使用两位状态寄存器存储状态数据，每个状态之间的转换由外部按键控制，在每一个状态下，有不同的七段数码管和指示灯的输出。 按键和数码管显示控制电路是对外部的矩阵按键以及动态显示硬 件进行驱动，该模块对矩阵按键进行扫描，输出经过扫描之后的按 键结果。并且可以把核心模块输出的二进制显示数据转化为BCD码, 通过BCD译码，以及动态显示技术最终输出到动态七段数码管上显

FPGA课程设计报告

F P G A课程设计报告 （实现多功能数字钟） 专业班级: 07通信2班 姓名：朱绍兴 学号：0701******** 时间：2009.12.30

一、标题:设计多功能数字钟控制电路 二、任务书:用MAX+PLU SⅡ软件及Verilog HDL语言设计 一个多功能的数字钟，包括有时、分、秒的计 时，以及校时（对小时、分钟和秒能手动调整 以校准时间）、正点报时（每逢整点，产生“嘀 嘀嘀嘀-嘟”，4短一长的报时音）等附加功能。 三、关键词：24进制、60进制、正点报时、校时、数字钟 四、总体方案：多功能数字钟控制电路框图是由三部分组成 的，即秒分时控制电路、整点报时控制电路、 时段控制电路。用Verilog HDL硬件描述语 言完成编译和仿真。 五、原理框图如下： ↓ ↓ ↓

六、Verilog HDL硬件描述语言编写的功能模块: /*秒计数器m60*/ module m60(M,CP60M,CPM,RD); output [7:0]M; output CP60M; input CPM; input RD; reg [7:0]M; wire CP60M; always@(negedge RD or posedge CPM) begin if(!RD) begin M[7:0]<=0; end else begin if((M[7:4]==5)&&(M[3:0]==9)) begin M[7:0]<=0; end else begin if(M[3:0]==9) begin M[3:0]<=0; if(M[7:4]==5) begin M[7:4]<=0;end else M[7:4]<=M[7:4]+1; end

FPGA硬件电子琴电路设计实验报告

. FPGA实验报告 题目：硬件电子琴电路设计 一．实验目的：学习利用数控分频器设计硬件电子琴实验。 二．实验原理及内容：主系统由3个模块组成,顶层设计文件中包含三个功能模块，Speakera.v 和ToneTaba.v ，NoteTabs.v 。 模块ToneTaba是音阶发生器，当8位发声控制输入Index中某一位为高电平时，则对应某一音阶的数值将从端口Tone输出，作为获得该音阶的分频预置值；同时由Code 输出对应该音阶简谱的显示数码，如‘5’，并由High输出指示音阶高8度显示。 模块Speakera中的主要电路是一个数控分频器，它由一个初值可预置的加法计数器构成，当模块Speakera由端口Tone获得一个2进制数后，将以此值为计数器的预置数，对端口Clk12MHZ输入的频率进行分频，之后由Spkout向扬声器输出发声。 增加一个NoteTabs模块用于产生节拍控制（Index数据存留时间）和音阶选择信号，即在NoteTabs模块放置一个乐曲曲谱真值表，由一个计数器的计数值来控制此真值表的输出，而由此计数器的计数时钟信号作为乐曲节拍控制信号，从而可以设计出一个纯硬件的乐曲自动演奏电路。 图1 硬件电子琴电路结构 三．实验步骤. 1.在QUARTUSII软件下创建一工程，工程名为songer，芯片名为EP2C35F672C6； 2.输入数控分频器程序并命名为Speakera.v，保存与工程相同的文件夹中。

. 其功能仿真波形和时序仿真波形分别如下: 3.输入音阶发生器程序并命名为ToneTaba.v ，保存与工程相同的文件夹中。 PreClk<=1'b0; Count4<=Count4+4'b1; end end always@(posedge PreClk)begin if(Count11>=11'h7FF) begin Count11<=Tone; FullSpkS<=1'b1; end else begin PreClk<=1'b1; Count4<=1;end else begin Count11<=Count11+11'b1; FullSpkS<=0; end end always@(posedge FullSpkS)begin Count2<=~Count2; if(Count2==1'b1) SpkS<=1'b1; else SpkS<=1'b0; end endmodule Module ToneTaba (Index,Code,High,Tone); input[3:0] Index; output[3:0] Code; output High; output[10:0] Tone; reg[3:0] Code=0; reg High=0; reg[10:0] Tone=0; always begin case(Index) 4'b0000 :begin Tone<=11'b11111111111; Code<=4'b0000;High<=1'b0;end//2047 4'b0001 :begin Tone<=11'b01100000101; Code<=4'b0001;High<=1'b0;end//773 4'b0010 :begin Tone<=11'b01110010000; Code<=4'b0010;High<=1'b0;end//912