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MicroBlaze的串口收发

在XPS中提供的UART IP只有Lite（精简版）可用，兼容16550模式的UART IP是

要付费的。Lite模式的UART比较简单，但是使用时也带来诸多问题，比如中断只有一种

模式，即收发都会触发中断并且无法区分，这个确实比较让人恼火。还好在大多数应用场合影响不大。

UART的收发控制有两种方式，一种是查询方式（polled），另一种是中断方式（Interrupt）。查询方式比较简单，不断查询状态寄存器即可。比较常用的是中断方式，ok，来看一段代码吧：

#include "xparameters.h"

#include "xgpio.h"

#include "xutil.h"

#include "xintc.h"

#include "xuartlite.h"

#include "xuartlite_l.h"

//首先定义中断函数

void uart_rev_handler(void)

{

while(!XUartLite_mIsReceiveEmpty(XPAR_RS232_UART_BASEADDR))

{

buff =XUartLite_RecvByte(XPAR_RS232_UART_BASEADDR);

XUartLite_SendByte(XPAR_RS232_UART_BASEADDR, buff);

}

int main()

{

xil_printf("--start the program test---\r\n");

XUartLite_Initialize(&RS232_Uart, XPAR_RS232_UART_DEVICE_ID);

//must enable mb_enable bit

microblaze_enable_interrupts();

XUartLite_EnableInterrupt(&RS232_Uart);

//register the isr

XIntc_RegisterHandler(XPAR_INTC_0_BASEADDR, \

XPAR_XPS_INTC_0_RS232_UART_INTERRUPT_INTR,\

(XInterruptHandler)uart_rev_handler, \

(void *)0);

//must enable XIntc_mMasterEnable

XIntc_mMasterEnable(XPAR_INTC_0_BASEADDR);

//must enable specific interrupt(s) in the interrupt controller.

XIntc_mEnableIntr(XPAR_INTC_0_BASEADDR, \

XPAR_PUSH_BUTTONS_POSITION_IP2INTC_IRPT_MASK\

|XPAR_DIP_SWITCHES_8BIT_IP2INTC_IRPT_MASK\

|XPAR_RS232_UART_INTERRUPT_MASK);

while(1)；

return 0;

}

可以看出，在UART中断函数中我们只做了一件事情，就是看接收FIFO中是否有数，如果有数的话就读出来。而不对发送产生的中断做出响应。

需要注意的是，要慎用XPS给出的API驱动函数，因为有些函数在调用的时候当条件不满足时会停下来等待，使得整个程序被挂起。

让我比较困惑的一个问题是：XPS驱动给出的API驱动中有两个函数分别是void XUartLite_SetRecvHandler(XUartLite * InstancePtr, XUartLite_Handler FuncPtr, void

* CallBackRef)和void XUartLite_SetSendHandler(XUartLite

* InstancePtr, XUartLite_Handler FuncPtr, void * CallBackRef)，看介绍是说设置中断函数当中断发生的时候被调用。但是在用这个两个函数的时候却无法正常调用UART中断函数，而且看这两个函数就很奇怪，因为我在系统中用了中断管理模块，所有的中断必须连接到中断管理模块上，但是这两个函数明显没有这个接口，那就不是这么用的！或许是当系统中只有UART中断时直接接到processor上的。Maybe, who konws?

rs串口verilog代码

UART是通用异步收发器的简称，其中有一种电平规范较RS232规范，它用-3~-15V表示正逻辑，3~15V表示负逻辑，通过FPGA芯片实现RS232通信首先要解决的就是FPGA电平和RS232电平之间的矛盾，通常采用MAX3232作为物理层的电平接口，根据MAX3232提供的标准配制方式把物理电路设计好后，接下来的通信就是要实现逻辑的接收和发送…… 设计最简单的RS232通信逻辑，FPGA实现将接收到的数据会发出去，总共两个数据传输引脚，一收一发。将此通信模块分为三个部分：接收模块，波特率控制模块，发送模块。工作原理：此模块接收MAX3232传过来的串行数据，对齐进行判断采样，校验，最后将数据流中的串行数据转换为八位并行数据，将此八位数据储存，或送给发送模块发送出去。根据RS232通信标准器串行数据分为起始位、数据位、校验位、停止位，空闲时为高电平，起始位通常为低电平，数据位通常为8位，校验位分为奇校验、偶校验等，停止位一位或两位且为高电平。FPGA接收模块对此数据进行异步接收，首先就要检测其数据传输开始标识，当然就是检测开始位，于是要有下降沿检测电路，检测到下降沿是输出一高脉冲，此电路可以用两个D触发器加上基本门电路实现，脉冲触发开始进入接收状态，输出接收状态标志位，使其为1，此标志位使能波特率控制模块输出采样脉冲，此计数脉冲触发接收模块中的计数器计数，加到相应的位就把当前的串行总线上的值赋给缓冲器，或对其判断，当计数完成11次计数后，已将8位串行数据转成并行数据到缓冲器中，且进行了校验的判断和停止位的判别，这是接收状态结束，接收状态位置0，计数器清零。对于波特率产生模块用于控制采样数据脉冲的周期，其周期就为串行数据传送一个bit所用的时间，根据此时间和时钟周期设置计数值。当接收模块完成工作时，接收状态位为0时可以触发发送模块，发送模块检测接收状态的下降沿，由此产生一高脉冲，与发送模块类似，根据波特率控制模块产生的计数脉冲将并行数据转成串行数据，并加上开始位、校验位、停止位。由此完成整个串行通信模块。要熟悉：下降沿检测程序设计，并转串设计等。顶层模块图如下所示：各模块的程序如下： //本程序实现rs232通信中的串行数据接收模块 module rs232_rx( //input clk,//50M的时钟输入 rst_n,//低电平复位信号输入 rx_cnt_pluse,//采样脉冲输入，总共11个采样脉冲，一个时钟宽度的高电平 rs232_in_s,//串行数据输入，空闲时为高电平，1bit低电平作为起始位，接着8bit数据位LSB传输模式，接着偶数校验位，接着1bit低电平作为停止位

verilog串口程序

串口通信是目前比较重要的一种通信方式，主要是用于计算机和外部的通信。首先简单的介绍一下串口通信的原理：串口用于ASCII码字符的传输。通信使用3根线完成：（1）地线，（2）发送，（3）接收。由于串口通信是异步的，端口能够在一根线上发送数据同时在另一根线上接收数据。其他线用于握手，但是不是必须的。串口通信最重要的参数是波特率、数据位、停止位和奇偶校验。对于两个进行通行的端口，这些参数必须匹配：a，波特率：这是一个衡量通信速度的参数。它表示每秒钟传送的bit的个数。例如300波特表示每秒钟发送300个bit。当我们提到时钟周期时，我们就是指波特率例如如果协议需要4800波特率，那么时钟是4800Hz。这意味着串口通信在数据线上的采样率为4800Hz。通常电话线的波特率为14400，28800和36600。波特率可以远远大于这些值，但是波特率和距离成反比。高波特率常常用于放置的很近的仪器间的通信，典型的例子就是GPIB设备的通信。b，数据位：这是衡量通信中实际数据位的参数。当计算机发送一个信息包，实际的数据不会是8位的，标准的值是5、7和8位。如何设置取决于你想传送的信息。比如，标准的ASCII码是0～127（7位）。扩展的ASCII码是0～255（8位）。如果数据使用简单的文本（标准ASCII码），那么每个数据包使用7位数据。每个包是指一个字节，包括开始/停止位，数据位和奇偶校验位。由于实际数据位取决于通信协议的选取，术语“包”指任何通信的情况。c，停止位：用于表示单个包的最后一位。典型的值为1，1.5和2位。由于数据是在传输线上定时的，并且每一个设备有其自己的时钟，很可能在通信中两台设备间出现了小小的不同步。因此停止位不仅仅是表示传输的结束，并且提供计算机校正时钟同步的机会。适用于停止位的位数越多，不同时钟同步的容忍程度越大，但是数据传输率同时也越慢。d，奇偶校验位：在串口通信中一种简单的检错方式。有四种检错方式：偶、奇、高和低。当然没有校验位也是可以的。对于偶和奇校验的情况，串口会设置校验位（数据位后面的一位），用一个值确保传输的数据

Verilog串口通讯设计

1 串口通信基本特点随着多微机系统的应用和微机网络的发展，通信功能越来越显得重要。串行通信是在一根传输线上一位一位地传送信息.这根线既作数据线又作联络线。串行通信作为一种主要的通信方式，由于所用的传输线少，并且可以借助现存的电话网进行信息传送，因此特别适合于远距离传送。在串行传输中，通信双方都按通信协议进行，所谓通信协议是指通信双方的一种约定。约定对数据格式、同步方式、传送速度、传送步骤、纠错方式以及控制字符定义等问题做出统一规定，通信双方必须共同遵守。异步起止式的祯信息格式为：每祯信息由四部分组成：a.1位起始位。b.5~8位数据位。传送顺序是低位在前，高位在后.依次传送。c.一位校验位，也可以没有。d.最后是1位或是2位停止位。FPGA(Field Pmgrammable Gate Array)现场可编程门阵列在数字电路的设计中已经被广泛使用。这种设计方式可以将以前需要多块集成芯片的电路设计到一块大模块可编程逻辑器件中，大大减少了电路板的尺寸，增强了系统的可靠性和设计的灵活性。本文详细介绍了已在实际项目中应用的基于FPGA的串口通讯设计。本设计分为硬件电路设计和软件设计两部分，最后用仿真验证了程序设计的正确性。 2 系统的硬件设计本方案的异步串行通信的硬件接口电路图如图1所示，主要由四部分组成：RS-485数据发送模块、FPGA串口模块、MAX3223和DB9。各部分功能简述如下：RS-485数据发送模块是将前续电路的数据发送到FPGA，供本电路处理，亦即本电路的输入。RS485是符合RS-485和RS-4225串口标准的低功耗半双工收发器件，有3.3V和5V两种，在本设计中选用了3.3V的器件SP3485。SP3485的内部结构示意图如图2所示在本设计中。485的7脚和8脚与前端信号相连接，用于接收输入的数据。数据格式是这样的：一帧数据有25位，报头是16个高电平和1个低电平，接下来是 8位有效的数据。传输速率为700k波特率。2脚是使能端，与FPGA的I/O口相连，由FPGA提供逻辑控制信号。1脚和4脚也与FPGA相连，由 FPGA对输入数据进行处理。图1异步串行通信硬件接口功能框图图2 SP3485的内部结构示意图FPGA串口模块是将由RS-485发送过来的数据进行处理，提取出8位有效数据，并按异步串口通讯的格式要求输出到MAX3223的12脚。FPGA选用Xilinx 公司的Spartan II系列xc2s50。此部分为该设计的主体。如上所述，输入数据的传输速率为700k波特率。为了使FPGA能够正确地对输入数据进行采样，提高分辨率能力和抗干扰能力，采样时钟必须选用比波特率更高的时钟，理论上至少是波特率时钟的2倍。在本设计中选用4倍于波特率的时钟，利用这种4倍于波特率的接收时钟对串行数据流进行检测和定位采样，接收器能在一个位周期内采样4次。如果没有这种倍频关系，定位采样频率和传送波特率相同，则在一个位周期中，只能采样一次，分辨率会差。比如，为了检测起始位下降沿的出现，在起始位的前夕采样一次之后，下次采样要到起始位结束前夕才进行。而假若在这个周期期间，因某种原因恰恰使接收时钟往后偏移了一点点，就会错过起始位。造成整个后面位的检测和识别错误。针对本设计，FPGA的软件共分了三个模块： 1.时钟分频模块。模块的功能是用来产生所需要的数据采集时钟和数据传输时钟。系统主频是40M的。数据采集时钟是2.8M的，发送时钟是11.2k。 2. 提取数据模块。由RS485发送过来的数据共有25位，其中只有8位是有效数据。为了发送这8位有效数据。必须先将其提取出来。提取的办法是这样的：通过连续检测到的16个高电平和一个低电平。判断8位有效数据的到来。然后按照串行数据传输的格式，在加上起始位和停止位后，将其存储于输出缓冲寄存器中。在这里，我们的串行数据输出格式是这样规定的，一位起始位，八位数据位，一位停止位，无校验位。 3.串行数据输出模块。这一模块相对比较简单，波特率选为11.2k，模块的

FPGA模拟串口自收发-Verilog

实现功能，FPGA里实现从PC串口接收数据，接着把接收到的数据发回去。波特率可选9600bps,可调1bit起始位，8bit数据，1bit停止位，无校验位。参考《VHDL硬件描述语言与和数字逻辑电路设计》模块介绍如下一、串口数据接收模块：特别注意一个数据位占4个clk_bps_4时钟周期。串口数据接收控制当数据接收端rxd出现起始位低电平，启动接收控制计数器rx_cnt,置位为8’b0111_00(28), 即rx_cnt[5:2]== 4’b0111(7),rx_cnt*1:0+ == 2'b00(0);一个计数周期开始，伴随clk_bps_4, rx_cnt加1（每一个数据位加4）串口接收数据移位控制(关键采样点的选取) 每当rx_cnt[1:0] == 2'b01,为了保证在rxd一位数据靠近中间位置采样；每4个clk_bps_4, rx_cnt[5:2]加1当rx_cnt[5:2] == 8,9,10….15，完成8位的数据采样，串并变换置位标志位rxdF数据接收标志 rxd出现起始位低电平, rxdF置1，表示数据接收开始；当rx_cnt计数到8’b1111_11(63),数据接收完成，rxdF置0 置位标志位rdFULL;//接收锁存器满标志空闲时rdFULL置0，当数据接收完成，数据锁存到do_latch,同时rdFULL置1,向上层模块表示数据以准备OK，可以来读取；rd置0，表示上层模块开始读取数据，rdFULL置0，表示数据已读走二、串口数据发送模块：数据发送依赖于wr（低电平有效）空闲时wr置1，数据发送时wr产生低电平脉冲，wr上升沿将数据锁存到din_latch; 串口数据发送控制： wr由0跳变为1后，启动发送控制计数器tx_cnt,置位为8’b0111_00(28), 即tx_cnt[5:2]== 4’b0111(7),tx_cnt[1:0] == 2'b00(0);一个计数周期开始，伴随clk_bps_4, tx_cnt加1（每一个数据位加4）

基于verilog的串口通信实验指导和源程序

自己看了很多材料以后，精心整理的串口通信实验原理和指导，在网上找了很多代码，大部分因为没有很好的注释，看起来很头疼，于是自己写了一份，附带详细的注释，在modelsim仿真器上已经得到验证，现在传上来，仅供参考。 PS1:最后部分给出了一个测试文件，写的非常简单，只是验证了功能，不是很好的测试； PS2：代码部分看上去有点乱，因为在word中代码的层次结构无法清晰显示，如有需要，下载后把代码copy到notepad++这种类似的专用变成工具里面，就很清晰的显示代码和注释了。第一部分：实验原理串行通信要求的传输线少，可靠性高，传输距离远，被广泛应用于计算机和外设的数据交换。通常都由通用异步收发器(UART)来实现串口通信的功能。在实际应用中，往往只需要UART的几个主要功能，专用的接口芯片会造成资源浪费和成本提高。随着FPGA/CPLD的飞速发展与其在现代电子设计中的广泛应用，FPGA/CPLD功能强大、开发过程投资小、周期短、可反复编程、保密性好等特点也越来越明显。因此可以充分利用其资源，在芯片上集成UART功能模块，从而简化了电路、缩小了体积、提高了可靠性，而且设计时的灵活性更大，周期更短。

UART简介 UART（Universal Asynchronous Receiver Transmitter通用异步收发器）是一种应用广泛的短距离串行传输接口。常常用于短距离、低速、低成本的通讯中。8250、8251、NS16450等芯片都是常见的UART器件。基本的UART通信只需要两条信号线（RXD、TXD）就可以完成数据的相互通信，接收与发送是全双工形式。TXD是UART发送端，为输出；RXD是UART接收端，为输入。 UART的基本特点是：（1）在信号线上共有两种状态，可分别用逻辑1（高电平）和逻辑0（低电平）来区分。在发送器空闲时，数据线应该保持在逻辑高电平状态。（2）起始位（Start Bit）：发送器是通过发送起始位而开始一个字符传送，起始位使数据线处于逻辑0状态，提示接受器数据传输即将开始。（3）数据位（Data Bits）：起始位之后就是传送数据位。数据位一般为8位一个字节的数据（也有6位、7位的情况），低位（LSB）在前，高位（MSB）在后。（4）校验位（parity Bit）：可以认为是一个特殊的数据位。校验位一般用来判断接收的数据位有无错误，一般是奇偶校验。在使用中，该位常常取消。（5）停止位：停止位在最后，用以标志一个字符传送的结束，它对应于逻辑1状态。（6）位时间：即每个位的时间宽度。起始位、数据位、校验位的位宽度是一致的，停止位有0.5位、1位、1.5位格式，一般为1位。（7）帧：从起始位开始到停止位结束的时间间隔称之为一帧。

Verilog实现串口接收多帧数据

`timescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////// // Company: // Engineer: // // Create Date: 19:50:45 04/19/2015 // Design Name: // Module Name: Serial_Decoder // Project Name: // Target Devices: // Tool versions: // Description: // // Dependencies: // // Revision: // Revision 0.01 - File Created // Additional Comments: // ////////////////////////////////////////////////////////////////////////////////// module Serial_Decoder( input wire clk_seri, //串口时钟，用于从串口发送命令给FPGA input wire rst, input wire RxD, output reg[1:0] modu_sel, //BPSK,QPSK,8PSK选择 output reg[13:0] ser_asf, //由串口发过来的asf output reg[31:0] ser_ftw, //由串口发过来的ftw output reg cmd_done, //上位机给FPGA发送指令结束 output reg[31:0] dina, //ROM存储器，用于存储外部PN码 output reg wea, output reg[1:0] addra ); reg cmd_rdy;//指令接收完成 reg [3:0] instr_code;//用于分辨命令，是asf还是ftw还是外部PN码 reg [31:0] cmd_data; //接收从上层发过来的命令 wire RxD_data_ready;

串口通讯设计之Verilog实现

串口通讯设计之 V e r i l o g实现 Revised as of 23 November 2020

串口通讯设计之V e r i l o g实现 FPGA串口模块是将由RS-485发送过来的数据进行处理，提取出8位有效数据，并按异步串口通讯的格式要求输出到MAX3223的12脚。FPGA选用Xilinx公司的SpartanII系列xc2s50。此部分为该设计的主体。如上所述，输入数据的传输速率为700k波特率。为了使FPGA能够正确地对输入数据进行采样，提高分辨率能力和抗干扰能力，采样时钟必须选用比波特率更高的时钟，理论上至少是波特率时钟的2倍。 1 串口通信基本特点随着多微机系统的应用和微机网络的发展，通信功能越来越显得重要。串行通信是在一根传输线上一位一位地传送信息.这根线既作数据线又作联络线。串行通信作为一种主要的通信方式，由于所用的传输线少，并且可以借助现存的电话网进行信息传送，因此特别适合于远距离传送。在串行传输中，通信双方都按通信协议进行，所谓通信协议是指通信双方的一种约定。约定对数据格式、同步方式、传送速度、传送步骤、纠错方式以及控制字符定义等问题做出统一规定，通信双方必须共同遵守。异步起止式的祯信息格式为：每祯信息由四部分组成：位起始位。 ~8位数据位。传送顺序是低位在前，高位在后.依次传送。c.一位校验位，也可以没有。d.最后是1位或是2位停止位。 FPGA(Field Pmgrammable Gate Array)现场可编程门阵列在数字电路的设计中已经被广泛使用。这种设计方式可以将以前需要多块集成芯片的电路设计到一块大模块可编程逻辑器件中，大大减少了电路板的尺寸，增强了系统的可靠性和设计的灵活性。本文详细介绍了已在实际项目中应用的基于FPGA的串口通讯设计。本设计分为硬件电路设计和软件设计两部分，最后用仿真验证了程序设计的正确性。 2 系统的硬件设计本方案的异步串行通信的硬件接口电路图如图1所示，主要由四部分组成：RS-485数据发送模块、FPGA 串口模块、MAX3223和DB9。各部分功能简述如下： RS-485数据发送模块是将前续电路的数据发送到FPGA，供本电路处理，亦即本电路的输入。RS485是符合RS-485和RS-4225串口标准的低功耗半双工收发器件，有和5V两种，在本设计中选用了的器件SP3485。在本设计中。485的7脚和8脚与前端信号相连接，用于接收输入的数据。数据格式是这样的：一帧数据有25位，报头是16个高电平和1个低电平，接下来是 8位有效的数据。传输速率为700k波特率。2脚是使能端，与FPGA的I/O口相连，由FPGA提供逻辑控制信号。1脚和4脚也与FPGA相连，由 FPGA对输入数据进行处理。 FPGA串口模块是将由RS-485发送过来的数据进行处理，提取出8位有效数据，并按异步串口通讯的格式要求输出到MAX3223的12脚。FPGA选用Xilinx公司的Spartan II系列xc2s50。此部分为该设计的主体。如上所述，输入数据的传输速率为700k波特率。为了使FPGA能够正确地对输入数据进行采样，提高分辨率能力和抗干扰能力，采样时钟必须选用比波特率更高的时钟，理论上至少是波特率时钟的2倍。在本设计中选用4倍于波特率的时钟，利用这种4倍于波特率的接收时钟对串行数据流进行检测和定位采样，接收器能在一个位周期内采样4次。如果没有这种倍频关系，定位采样频率和传送波特率相同，则在一个位周期中，只能采样一次，分辨率会差。比如，为了检测起始位下降沿的出现，在起始位的前夕采样一次之后，下次采样要到起始位结束前夕才进行。而假若在

Verilog程序6、UART(串口通信)

这个程序没有仿真、没有测试。。 1 UART功能设计 1．1 UART的工作原理异步通信时，UART发送／接收数据的传输格式如图1所示，一个字符单位由开始位、数据位、停止位组成。异步通信的一帧传输经历以下步骤： (1)无传输。发送方连续发送信号，处于信息“1”状态。 (2)起始传输。发送方在任何时刻将传号变成空号，即“1”跳变到“O”，并持续1位时间表明发送方开始传输数据。而同时，接收方收到空号后，开始与发送方同步，并期望收到随后的数据。 (3)奇偶传输。数据传输之后是可供选择的奇偶位发送或接收。 (4)停止传输。最后是发送或接收的停止位，其状态恒为“1”。其程序的结构框图如下：该程序的效果是串口接受到从计算机发送过来的数据后，又把数据发回给计算机，串口通信是串行的。其uart.v为顶层文件，包含其他模块，speed_select.v文件的作用为为uart_rx.v和uart_tx.v 设置波特率。

uart.v(顶层文件) `timescale 1ns / 1ps ///////////////////////////////////////////////////////////////////// ///////////// // Company: // Engineer: // // Create Date: 16:08:27 11/12/2010 // Design Name: // Module Name: uart // Project Name: // Target Devices: // Tool versions: // Description: // // Dependencies: // // Revision: // Revision 0.01 - File Created // Additional Comments: // ///////////////////////////////////////////////////////////////////// ///////////// module uart(clk,rst_n,rs232_rx,rs232_tx); input clk,rst_n,rs232_rx; output rs232_tx; wire bps_start1,bps_start2,clk_bps1,clk_bps2,rx_int; wire [7:0] rx_data; //发送模块的时钟 speed_select speed_tx ( .clk(clk), .rst_n(rst_n), .bps_start(bps_start2), .clk_bps(clk_bps1) ); //接受模块的时钟 speed_select speed_rx ( .clk(clk), .rst_n(rst_n), .bps_start(bps_start2), .clk_bps(clk_bps2)

verilog编写的uart程序

// UART_FPGA.v 顶层模块，实现由ARM控制FPGA读取串口数据，经过ARM返回给FPGA串口发送出去； `timescale 1ns/1ns module UART_FPGA( //EMIF PIN input wire [10:0] EADDR_pin /* synthesis syn_noclockbuf = 1 */, inout wire [15:0] EDATA_pin , input wire EnOE_pin /* synthesis syn_noclockbuf = 1 */, input wire EnWE_pin /* synthesis syn_noclockbuf = 1 */, input wire EnGCS1_pin /* synthesis syn_noclockbuf = 1 */, output wire EINT2_pin , //LED_run output wire LED_run_pin , //UART output wire UART_TXD0 , input wire UART_RXD0 /* synthesis syn_noclockbuf = 1 */, //test signal output wire TXD_test, output wire RXD_test, output reg TXD_start, output wire EINT2_test, output wire TXD_over_test, output wire uart_send_WR, //FPGA SYSTEM PIN input wire nRESET_pin /* synthesis syn_noclockbuf = 1 */, input wire CLK_50M_pin ); wire [15:0] write_data;

Verilog编写的RS232(Uart)程序

module my_uart_top( clk,rst_n, rs232_rx,rs232_tx ); input clk; lk(clk), st_n(rst_n), .bps_start(bps_start1), .clk_bps(clk_bps1) , ); my_uart_rx my_uart_rx( .clk(clk), st_n(rst_n), .rs232_rx(rs232_rx), .rx_data(rx_data), .rx_int(rx_int), .clk_bps(clk_bps1), % .bps_start(bps_start1) ); lk(clk), st_n(rst_n), .bps_start(bps_start2), .clk_bps(clk_bps2) ); ` my_uart_tx my_uart_tx( .clk(clk), st_n(rst_n), .rx_data(rx_data), .rx_int(rx_int), .rs232_tx(rs232_tx), .clk_bps(clk_bps2), .bps_start(bps_start2) ); . endmodule module my_uart_rx( clk,rst_n, rs232_rx,rx_data,rx_int, …

clk_bps,bps_start ); input clk; // 50MHz主时钟 input rst_n; //低电平复位信号 input rs232_rx; // RS232接收数据信号 input clk_bps; // clk_bps的高电平为接收或者发送数据位的中间采样点 output bps_start; //接收到数据后，波特率时钟启动信号置位 ` output[7:0] rx_data; //接收数据寄存器，保存直至下一个数据来到 output rx_int; //接收数据中断信号,接收到数据期间始终为高电平 //---------------------------------------------------------------- reg rs232_rx0,rs232_rx1,rs232_rx2,rs232_rx3; //接收数据寄存器，滤波用 wire neg_rs232_rx; //表示数据线接收到下降沿 always @ (posedge clk or negedge rst_n) begin { if(!rst_n) begin rs232_rx0 <= 1'b0; rs232_rx1 <= 1'b0; rs232_rx2 <= 1'b0; rs232_rx3 <= 1'b0; end else begin rs232_rx0 <= rs232_rx; : rs232_rx1 <= rs232_rx0; rs232_rx2 <= rs232_rx1; rs232_rx3 <= rs232_rx2; end end //下面的下降沿检测可以滤掉<20ns-40ns的毛刺(包括高脉冲和低脉冲毛刺)， //这里就是用资源换稳定（前提是我们对时间要求不是那么苛刻，因为输入信号打了好几拍） //（当然我们的有效低脉冲信号肯定是远远大于40ns的）， assign neg_rs232_rx = rs232_rx3 & rs232_rx2 & ~rs232_rx1 & ~rs232_rx0; //接收到下降沿后neg_rs232_rx置高一个时钟周期 //---------------------------------------------------------------- reg bps_start_r; reg[3:0] num; //移位次数 reg rx_int; //接收数据中断信号,接收到数据期间始终为高电平

verilog串口收发

1.//UART串行口模块,波特率9600bps 2.//陈鹏 3.//20110118 4. 5.module UART ( 6. sys_clk,//系统时钟输入 7. reset_n,//异步复位输入 8. Rx,//数据输入引脚 9. NewRxData,//接收到新数据 10. RxDATA//RxDATA当前接收的数据 11. ); 12. 13. input sys_clk,reset_n,Rx; 14. output NewRxData; 15. output [7 : 0] RxDATA; 16. reg [7 : 0] RxDATA; 17. 18. parameter SYS_CLK = 20000000;//系统时钟 19. parameter Rx_CLK = 9600;//9600bps 20. parameter RxDATA_W = 12;//波特率时钟发生器分频寄存器位宽 21. parameter RXCLK_DATA = SYS_CLK / Rx_CLK - 1;//波特率分频器时钟分频值 (2083) 22. 23. 24. //波特率时钟发生器 25. reg [RxDATA_W-1 : 0] clk_cnt; 26. reg EN_RXCLK;//使能接收时钟 27. wire RX_CLK;//接收波特率时钟 28. always @ (posedge sys_clk or negedge reset_n) 29. if(!reset_n) 30. clk_cnt <= 12'd0; 31. else if(!EN_RXCLK)//不需要使能时钟 32. clk_cnt <= 12'd0; 33. else if(clk_cnt == RXCLK_DATA) 34. clk_cnt <= 12'd0; 35. else 36. clk_cnt <= clk_cnt + 1'b1; 37. 38. assign RX_CLK = (clk_cnt == RXCLK_DATA/2);//产生接收时钟 39. 40. 41. //接收数据线下降沿检测,用来启动数据接收 42. //采用边沿检测法,因为数据线空闲位高,起始位位低,因此1帧数据开始有一个下降沿 43. reg RxThis,RxLast;

ADDA等一些芯片的verilog程序

/* AD0809 module v1.0 work up to 5M sample = 25us 40khz for normal clk = 2.5M sample = 30us 33khz */ module ad0809( clkin, adclk, eoc, st, ale, datain, oe, dataout ); input clkin; input eoc; input [7:0]datain; output st; output ale; output oe; output adclk; output [7:0]dataout; reg adclk; reg [7:0]dataout; reg st; reg oe; reg ale; //frequence divider for AD parameter Div_adclk = 8'd9;//(9+1)*2=20 adclk=2.5M parameter Div_clk_state = 4'd4;//(4+1)*2=10 clk_state=5M

reg [8:0]div_cnt_ad;//frequence div cnt reg [3:0]div_cnt_state; reg clk_state; always@(negedge clkin)begin if(div_cnt_ad != Div_adclk) div_cnt_ad <= div_cnt_ad + 1'b1; else begin div_cnt_ad <= 0; adclk <= ~adclk; end if(div_cnt_state != Div_clk_state) div_cnt_state <= div_cnt_state + 1'b1; else begin div_cnt_state <= 0; clk_state <= ~clk_state; end end /*AD convert*/ reg [3:0]state; reg [7:0]delay; initial begin state <= 4'd0; end always@(negedge clk_state)begin case(state) 4'd0:begin //clear all st <= 1'b0; oe <= 1'b0; ale <= 1'b0;

串口通信Verilog代码

Verilog串口通信代码 module ck(clk,rst_n,rs232_rx,rs232_tx); input clk; // 50MHz主时钟 input rst_n; //低电平复位信号 input rs232_rx; // RS232接收数据信号 output rs232_tx; // RS232发送数据信号 wire bps_start; //接收到数据后，波特率时钟启动信号置位 wire clk_bps; // clk_bps的高电平为接收或者发送数据位的中间采样点 wire[7:0] rx_data; //接收数据寄存器，保存直至下一个数据来到 wire rx_int; //接收数据中断信号,接收到数据期间始终为高电平 //---------------------------------------------------- speed_select speed_select( .clk(clk), //波特率选择模块，接收和发送模块复用，不支持全双工通信 .rst_n(rst_n), .bps_start(bps_start), .clk_bps(clk_bps) ); my_uart_rx my_uart_rx( .clk(clk), //接收数据模块 .rst_n(rst_n), .rs232_rx(rs232_rx), .clk_bps(clk_bps), .bps_start(bps_start), .rx_data(rx_data), .rx_int(rx_int) ); my_uart_tx my_uart_tx( .clk(clk), //发送数据模块 .rst_n(rst_n), .clk_bps(clk_bps), .rx_data(rx_data), .rx_int(rx_int), .rs232_tx(rs232_tx), .bps_start(bps_start) ); endmodule module speed_select(clk,rst_n,bps_start,clk_bps);

串口通讯设计之Verilog实现

串口通讯设计之Verilog实现 FPGA串口模块是将由RS-485发送过来的数据进行处理，提取出8位有效数据，并按异步串口通讯的格式要求输出到MAX3223的12脚。FPGA选用Xilinx公司的Spartan II系列xc2s50。此部分为该设计的主体。如上所述，输入数据的传输速率为700k波特率。为了使FPGA能够正确地对输入数据进行采样，提高分辨率能力和抗干扰能力，采样时钟必须选用比波特率更高的时钟，理论上至少是波特率时钟的2倍。 1 串口通信基本特点随着多微机系统的应用和微机网络的发展，通信功能越来越显得重要。串行通信是在一根传输线上一位一位地传送信息.这根线既作数据线又作联络线。串行通信作为一种主要的通信方式，由于所用的传输线少，并且可以借助现存的电话网进行信息传送，因此特别适合于远距离传送。在串行传输中，通信双方都按通信协议进行，所谓通信协议是指通信双方的一种约定。约定对数据格式、同步方式、传送速度、传送步骤、纠错方式以及控制字符定义等问题做出统一规定，通信双方必须共同遵守。异步起止式的祯信息格式为：每祯信息由四部分组成： a.1位起始位。 b.5~8位数据位。传送顺序是低位在前，高位在后.依次传送。 c.一位校验位，也可以没有。 d.最后是1位或是2位停止位。 FPGA(Field Pmgrammable Gate Array)现场可编程门阵列在数字电路的设计中已经被广泛使用。这种设计方式可以将以前需要多块集成芯片的电路设计到一块大模块可编程逻辑器件中，大大减少了电路板的尺寸，增强了系统的可靠性和设计的灵活性。本文详细介绍了已在实际项目中应用的基于FPGA 的串口通讯设计。本设计分为硬件电路设计和软件设计两部分，最后用仿真验证了程序设计的正确性。 2 系统的硬件设计本方案的异步串行通信的硬件接口电路图如图1所示，主要由四部分组成：RS-485数据发送模块、FPGA串口模块、MAX3223和DB9。各部分功能简述如下： RS-485数据发送模块是将前续电路的数据发送到FPGA，供本电路处理，亦即本电路的输入。RS485是符合RS-485和RS-4225串口标准的低功耗半双工收发器件，有3.3V和5V两种，在本设计中选用了3.3V的器件SP3485。在本设计中。485的7脚和8脚与前端信号相连接，用于接收输入的数据。数据格式是这样的：一帧数据有25位，报头是16个高电平和1个低电平，接下来是8位有效的数据。传输速率为700k波特率。2脚是使能端，与FPGA的I/O口相连，由FPGA提供逻辑控制信号。1脚和4脚也与FPGA相连，由FPGA对输入数据进行处理。 FPGA串口模块是将由RS-485发送过来的数据进行处理，提取出8位有效数据，并按异步串口通讯的格式要求输出到MAX3223的12脚。FPGA选用Xilinx公司的Spartan II系列xc2s50。此部分为该设计的主体。如上所述，输入数据的传输速率为700k波特率。为了使FPGA能够正确地对输入数据进行采样，提高分辨率能力和抗干扰能力，采样时钟必须选用比波特率更高的时钟，理论上至少是波特率时钟的2倍。

FPGA模拟串口自收发-Verilog

8'b1111_11( 63), 数据接收完成，rxdF 置0 置位标志位rdFULL; 5，完成一位起始位，8 位的数据位发送，随后txd 置1(停止位)，完成并串转换置位标志位txdF ，tdEMPTY st_n(rst_n), .clk_bps_4(clk_bps_4), .wr(wr), .tdEMPTY(tdEMPTY), .DATA(DATA), .txd(txd) );st_n(rst_n), .clk_bps_4(clk_bps_4), .rd(rd), .rdFULL(rdFULL), .do_latch(do_latch), .rxd(rxd) ); /* 针对9600bps ，生成的时钟信号，用于接收数据采样与数据发送*/ Baudrate baud(.clk(clk), .rst_n(rst_n), .clk_bps_4(clk_bps_4)); Endmodule 串口数据接收模块： module Uart_RX(rst_n, clk_bps_4, rd, rdFULL, do_latch, rxd); input rst_n; // 低电平复位 input clk_bps_4; //4 倍于波特率时钟信号即一个数据位占4 个时钟周期 input rd;// 接收使能, 低电平有效 output reg[7:0] do_latch;// 接收数据锁存 output reg rdFULL;// 接收锁存器满标志 input rxd;// 串口引脚输入 reg[7:0] data_r = 8'bx; // 接收数据寄存器 reg[5:0] rx_cnt; reg rxdF;// 数据接收标志，RX模块内部信号

Verilog实现串口通信(好)

FPGA实现串行接口RS232 时间:2007-06-29 来源: 作者: 点击：26463 字体大小:【大中小】 - 串行接口(RS-232) 串行接口是连接FPGA和PC机的一种简单方式。这个项目向大家展示了如果使用FPGA来创建RS-232收发器。整个项目包括5个部分 RS232是怎样工作的如何产生需要的波特率发送模块接收模块应用实例 RS-232接口是怎样工作的作为标准设备，大多数的计算机都有1到2个RS-232串口。特性 RS-232有下列特性: 使用9针的"DB-9"插头(旧式计算机使用25针的"DB-25"插头). 允许全双工的双向通讯(也就是说计算机可以在接收数据的同时发送数据). 最大可支持的传输速率为10KBytes/s. DB-9插头你可能已经在你的计算机背后见到过这种插头它一共有9个引脚，但是最重要的3个引脚是: 引脚2: RxD (接收数据). 引脚3: TxD (发送数据). 引脚5: GND (地). 仅使用3跟电缆，你就可以发送和接收数据. 串行通讯数据以每次一位的方式传输；每条线用来传输一个方向的数据。由于计算机通常至少需要若干位数据，因此数据在发送之前先“串行化”。通常是以8位数据为1组的。。先发送最低有效位，最后发送最高有效位。异步通讯 RS-232使用异步通讯协议。也就是说数据的传输没有时钟信号。接收端必须有

某种方式，使之与接收数据同步。对于RS-232来说，是这样处理的: 串行线缆的两端事先约定好串行传输的参数（传输速度、传输格式等）当没有数据传输的时候，发送端向数据线上发送"1" 每传输一个字节之前，发送端先发送一个"0"来表示传输已经开始。这样接收端便可以知道有数据到来了。开始传输后，数据以约定的速度和格式传输，所以接收端可以与之同步每次传输完成一个字节之后，都在其后发送一个停止位("1") 让我们来看看0x55是如何传输的: 0x55的二进制表示为：。但是由于先发送的是最低有效位，所以发送序列是这样的: 1-0-1-0-1-0-1-0. 下面是另外一个例子: 传输的数据为0xC4，你能看出来吗? 从图中很难看出来所传输的数据，这也说明了事先知道传输的速率对于接收端有多么重要。数据传输可以多快? 数据的传输速度是用波特来描述的，亦即每秒钟传输的数据位，例如1000波特表示每秒钟传输1000比特的数据, 或者说每个数据位持续1毫秒。波特率不是随意的，必须服从一定的标准，如果希望设计波特的RS-232接口，对不起，你很不幸运，这是不行的。常用的串行传输速率值包括以下几种： 1200 波特. 9600 波特. 38400 波特. 波特(通常情况下是你可以使用的最高速度). 在波特传输速度下, 每位数据持续(1/) = 8.7μs. 如果传输8位数据,共持续8 x 8.7μs = 69μs。但是每个字节的传输又要求额外的“开始位”和“停止位”,所以实际上需要花费10 x 8.7μs = 87μs的时间。最大的有效数据传输率只能达到11.5KBytes每秒。在波特传输速度下,一些使用了不好的芯片的计算机要求一个长的停止位(1.5或2位数据的长度)，这使得最大传输速度降到大约10.5KBytes每秒物理层电缆上的信号使用正负电压的机制: "1" 用-10V 的电压表示(或者在-5V 与-15V之间的电压). "0" 用+10V 的电压表示(或者在5V 与15V之间的电压). 所以没有数据传输的电缆上的电压应该为-10V或-5到-10之间的某个电压。