湘潭大学计算机原理实验一算术逻辑单元ALU实验报告

计算机原理与设计

实验报告

实验一算术逻辑单元ALU

姓名： XXX

学号： 2013551728

班级： 13级软件工程2班

实验日期： 2014年 10 月22 日

一．实验目的

1．理解算术逻辑单元ALU的工作原理。

2．掌握算术逻辑单元ALU的设计方法。

3．验证32位算术逻辑单元ALU的加、减、与、移位功能。

4．按给定数据，完成几种指定的算术和逻辑运算。

二．实验内容

算术逻辑单元ALU的设计如图1-1所示。其中运算器addsub32能实现32位的加减运算。参加运算的两个32位数据分别为A[31..0]和B[31..0]，运算模式由aluc[3..0]的16种组合决定，而aluc[3..0]的值由4位2进制计数器LPM_COUNTER产生，计数时钟是Sclk（图1-1）；r[31..0]为输出结果，Z为运算后的零标志位。ALU功能如表1-1所示。

表1-1 ALU的运算功能

注1、* 表示每一位都移至下一更高有效位, “+”是逻辑或，“加”是算术加

三．实验步骤

（1）设计ALU元件

ALU元件设计代码：

module alu (a,b,aluc,r,z);

input [31:0] a,b;

input [3:0] aluc;

output [31:0] r;

output z;

assign r = cal(a,b,aluc);

assign z = ~|r;

function [31:0] cal;

input [31:0] a,b;

input [3:0] aluc;

casex (aluc)

4'bx000: cal=a+b;

4'bx100: cal=a-b;

4'bx001: cal=a&b;

4'bx101: cal=a|b;

4'bx010: cal=a^b;

4'bx110: cal={b[15:0],16'h0};

4'bx011: cal=b<

4'b0111: cal=b>>a[4:0];

4'b1111: cal=$signed(b)>>>a[4:0];

endcase

endfunction

endmodule

（2）以原理图方式建立顶层文件工程

原理图如下：

（3）查看波形图波形图如下：

（4）分配引脚结构图如下：

引脚分配表如下：

四．实验任务

（1）按图1-1所示，在本验证性示例中用数据选择开关（键3控制）的高/低电平选择总线通道上的8位数据进入对应的数据锁存器lpm_latch中；即首先将键3输入高电平，用键2、键1分别向DA[7..0] 置数01010101（55H），这时在数码管4/3上显示输入的数据（55H）；然后用键3输入低电平，再用键2、键1分别向DB[7..0]置数10101010（AAH），这时在数码管2/1上显示输入的数据（AAH）；这时表示在图1-1中的两个锁存器中分别被锁入了加数55H和被加数AAH。可双击图1-1的ALU元件，了解其Verilog HDL描述。

（2）键6控制时钟SCLK，可设置表1-1的aluc[3..0]=0 ~ F。现连续按动键6，设置操作方式选择aluc[3..0]=0000（加法操作），使数码管8显示0，以验证ALU的算术运算功能：当键7设置clr=0时，数码管6/5=FF（55H+AAH=FFH）；

当键7设置cn=1（复位）时，数码管7/6/5=100（Z=1）；

键KEY6控制时钟SCLK，设置aluc[3..0]=0~F，KEY7设置clr=0或clr=1，验证ALU 的逻辑运算功能，并记录实验数据。

表1-2 DA[7..0]，DB[7..0]设置值检查

表1-3给定了寄存器DRl=DA[7..0]和DR2=DB[7..0]的数据(十六进制)，要求根据此数据对照逻辑功能表所得的理论值(要求课前完成)与实验结果值进行比较(均采用正逻辑0)。

表1-3

四．实验心得

这次实验总体难度并不大，较难的地方是由于第一次接触Quartus这个软件，所以刚开始在应用上出现了很多问题，比如不知道该如何封装元件、如何测试波形、如何设置引脚等等。为了解决这样的问题我上网搜索了很多资料，也请教了老师和同学，最终学会了这些，让我受益很大。

数字逻辑个性课实验报告

学生学号0121410870432实验成绩 学生实验报告书 实验课程名称逻辑与计算机设计基础 开课学院计算机科学与技术学院 指导教师姓名肖敏 学生姓名付天纯 学生专业班级物联网1403 2015--2016学年第一学期

译码器的设计与实现 【实验要求】： （1）理解译码器的工作原理，设计并实现n-2n译码器，要求能够正确地根据输入信号译码成输出信号。（2）要求实现2-4译码器、3-8译码器、4-16译码器、8-28译码器、16-216译码器、32-232译码器。 【实验目的】 （1）掌握译码器的工作原理； （2）掌握n-2n译码器的实现。 【实验环境】 ◆Basys3 FPGA开发板，69套。 ◆Vivado2014 集成开发环境。 ◆Verilog编程语言。 【实验步骤】 一·功能描述 输入由五个拨码开关控制，利用led灯输出32种显示 二·真值表

三·电路图和表达式

四·源代码 module decoder_5( input [4:0] a, output [15:0] d0 ); reg [15:0] d0; reg [15:0] d1; always @(a) begin case(a) 5'b00000 :{d1,d0}=32'b1000_0000_0000_0000_0000_0000_0000_0000; 5'b00001 :{d1,d0}=32'b0100_0000_0000_0000_0000_0000_0000_0000; 5'b00010 :{d1,d0}=32'b0010_0000_0000_0000_0000_0000_0000_0000; 5'b00011 :{d1,d0}=32'b0001_0000_0000_0000_0000_0000_0000_0000; 5'b00100 :{d1,d0}=32'b0000_1000_0000_0000_0000_0000_0000_0000; 5'b00101 :{d1,d0}=32'b0000_0100_0000_0000_0000_0000_0000_0000; 5'b00110 :{d1,d0}=32'b0000_0010_0000_0000_0000_0000_0000_0000; 5'b00111 :{d1,d0}=32'b0000_0001_0000_0000_0000_0000_0000_0000; 5'b01000 :{d1,d0}=32'b0000_0000_1000_0000_0000_0000_0000_0000; 5'b01001 :{d1,d0}=32'b0000_0000_0100_0000_0000_0000_0000_0000; 5'b01010 :{d1,d0}=32'b0000_0000_0010_0000_0000_0000_0000_0000; 5'b01011 :{d1,d0}=32'b0000_0000_0001_0000_0000_0000_0000_0000; 5'b01100 :{d1,d0}=32'b0000_0000_0000_1000_0000_0000_0000_0000; 5'b01101 :{d1,d0}=32'b0000_0000_0000_0100_0000_0000_0000_0000; 5'b01110 :{d1,d0}=32'b0000_0000_0000_0010_0000_0000_0000_0000; 5'b01111 :{d1,d0}=32'b0000_0000_0000_0001_0000_0000_0000_0000; 5'b10000 :{d1,d0}=32'b0000_0000_0000_0000_1000_0000_0000_0000; 5'b10001 :{d1,d0}=32'b0000_0000_0000_0000_0100_0000_0000_0000; 5'b10010 :{d1,d0}=32'b0000_0000_0000_0000_0010_0000_0000_0000; 5'b10011 :{d1,d0}=32'b0000_0000_0000_0000_0001_0000_0000_0000; 5'b10100 :{d1,d0}=32'b0000_0000_0000_0000_0000_1000_0000_0000; 5'b10101 :{d1,d0}=32'b0000_0000_0000_0000_0000_0100_0000_0000; 5'b10110 :{d1,d0}=32'b0000_0000_0000_0000_0000_0010_0000_0000; 5'b10111 :{d1,d0}=32'b0000_0000_0000_0000_0000_0001_0000_0000; 5'b11000 :{d1,d0}=32'b0000_0000_0000_0000_0000_0000_1000_0000; 5'b11001 :{d1,d0}=32'b0000_0000_0000_0000_0000_0000_0100_0000; 5'b11010 :{d1,d0}=32'b0000_0000_0000_0000_0000_0000_0010_0000;

华中科技大学计算机学院数字逻辑实验报告2(共四次)

数字逻辑实验报告（2） 姓名： 学号： 班级： 指导教师： 计算机科学与技术学院 20 年月日

数字逻辑实验报告（2）无符号数的乘法器设计

一、无符号数的乘法器设计 1、实验名称 无符号数的乘法器的设计。 2、实验目的 要求使用合适的逻辑电路的设计方法，通过工具软件logisim进行无符号数的乘法器的设计和验证，记录实验结果，验证设计是否达到要求。 通过无符号数的乘法器的设计、仿真、验证3个训练过程，使同学们掌握数字逻辑电路的设计、仿真、调试的方法。 3、实验所用设备 Logisim2.7.1软件一套。 4、实验内容 （1）四位乘法器设计 四位乘法器Mul4 4实现两个无符号的4位二进制数的乘法运算，其结构框图如图3-1所示。设被乘数为b(3:0)，乘数为a(3:0)，乘积需要8位二进制数表示，乘积为p(7:0)。 图3-1 四位乘法器结构框图 四位乘法器运算可以用4个相同的模块串接而成，其内部结构如图3-2所示。每个模块均包含一个加法器、一个2选1多路选择器和一个移位器shl。 图3-2中数据通路上的数据位宽都为8，确保两个4位二进制数的乘积不会发生溢出。shl是左移一位的操作，在这里可以不用逻辑器件来实现，而仅通过数据连线的改变（两个分线器错位相连接）就可实现。

a(0)a(1)a(2)a(3) 图3-2 四位乘法器内部结构 （2）32 4乘法器设计 32 4乘法器Mul32 4实现一个无符号的32位二进制数和一个无符号的4位二进制数的乘法运算，其结构框图如图3-3所示。设被乘数为b(31:0)，乘数为a(3:0)，乘积也用32位二进制数表示，乘积为p(31:0)。这里，要求乘积p能用32位二进制数表示，且不会发生溢出。 图3-3 32 4乘法器结构框图 在四位乘法器Mul4 4上进行改进，将数据通路上的数据位宽都改为32位，即可实现Mul32 4。 （3）32 32乘法器设计 32 32乘法器Mul32 32实现两个无符号的32位二进制数的乘法运算，其结构框图如图3-4所示。设被乘数为b(31:0)，乘数为a(31:0)，乘积也用32位二进制数表示，乘积为p(31:0)。这里，要求乘积p能用32位二进制数表示，且不会发生溢出。 图3-4 32 32乘法器结构框图 用32 4乘法器Mul32 4作为基本部件，实现32 32乘法器Mul32 32。 设被乘数为b(31:0)=(b31b30b29b28···b15b14b13b12···b4b3b2b1b0)2 乘数为a(31:0)=(a31a30a29a28···a15a14a13a12···a3a2a1a0)2 =(a31a30a29a28)2 228+···+ ( a15a14a13a12)2 212+···+ (a3a2a1a0)2 20

数字逻辑实验报告

. 武汉理工大学

2017 年月日 实验一：一位全加器 实验目的： 1. 掌握组合逻辑电路的设计方法； 2. 熟悉Vivado2014 集成开发环境和Verilog 编程语言； 3. 掌握1 位全加器电路的设计与实现。 试验工具： 1.Basys3 FPGA 开发板 2.Vivado2014 集成开发环境和Verilog 编程语言。 实验原理： Ci+A+B={Co，S} 全加器真表

全加器逻辑表达式 S=A○+B○+Ci Co=A.B+ (A○+B).Ci 全加器电路图 实验步骤： (一)新建工程： 1、打开 Vivado 2014.2 开发工具，可通过桌面快捷方式或开始菜单中 Xilinx Design Tools->Vivado 2014.2 下的 Vivado 2014.2 打开软件； 2、单击上述界面中 Create New Project 图标，弹出新建工程向导。 3、输入工程名称、选择工程存储路径，并勾选Create project subdirectory选项，为工程在指 定存储路径下建立独立的文件夹。设置完成后，点击Next。注意：工程名称和存储路径中不能出现中文和空格，建议工程名称以字母、数字、下划线来组成 4、选择RTL Project一项，并勾选Do not specify sources at this time，为了跳过在新建工 程的过程中添加设计源文件。 5、根据使用的FPGA开发平台，选择对应的FPGA目标器件。（在本手册中，以Xilinx大学计 划开发板Digilent Basys3 为例，FPGA 采用Artix-7 XC7A35T-1CPG236-C 的器件，即Family 和Subfamily 均为Artix-7，封装形式（Package）为CPG236，速度等级（Speed grade）为-1，温度等级（Temp Grade）为C）。点击Next。 6、确认相关信息与设计所用的的FPGA 器件信息是否一致，一致请点击Finish，不一致，请返 回上一步修改。 7、得到如下的空白Vivado 工程界面，完成空白工程新建。

ALU(算术逻辑运算单元)的设计,南京理工大学紫金学院vhdl实验报告,eda

EDA技术与应用 实验报告 实验名称：ALU(算术逻辑运算单元)的设计 姓名： 学号： 班级：通信 时间：2013 南京理工大学紫金学院电光系

一、实验目的 1、学习包集和元件例化语句的使用。 2、学习ALU电路的设计。 二、实验原理 1、ALU原理 ALU的电路原理图如图1 所示，主要由算术运算单元、逻辑单元、选择单元构成。 图1 ALU功能表如表1 所示。 表1 2、元件、包集 在结构体的层次化设计中,采用结构描述方法就是通过调用库中的元件或者已经设计好的模块来完成相应的设计。在这种结构体中，功能描述就像网表一样来表示模块和模块之间的互联。如ALU 是由算术单元、逻辑单元、多路复用器互相连接而构成。而以上三个模块是由相应的VHDL 代码产生的，在VHDL 输入方式下，如果要将三个模块连接起来，就要用到元件例化语句。

元件例化语句分为元件声明和元件例化。 （1）元件声明 在VHDL 代码中要引入设计好的模块，首先要在结构体的说明部分对要引入的模块进行说明。然后使用元件例化语句引入模块。 元件声明语句格式： component 引入的元件（或模块）名 port( 端口说明); end component; 注意：元件说明语句要放在“architecture”和“begin”之间。 （2）元件例化语句 为将引入的元件正确地嵌入到高一层的结构体描述中，就必须将被引用的元件端口信号与结构体相应端口信号正确地连接起来，元件例化语句可以实现该功能。 元件例化语句格式： 标号名：元件名（模块名） port map（端口映射）； 标号名是元件例化语句的唯一标识，且结构体中的标识必须是唯一的；端口映射分为：位置映射、名称映射。 位置映射指 port map 中实际信号的书写顺序与component 中端口说明中的信号书写顺序一致，位置映射对书写顺序要求很严格，不能颠倒；名称映射指port map 中将引用的元件的端口信号名称赋予结构体中要使用元件的各个信号，名称映射的书写顺序要求不严格，顺序可以颠倒。 （3）包集 在实体及结构体中定义的对象、数据类型，对另外代码的实体是不能使用的。但是在同一工程的不同VHDL 文件中，有些对象、数据类型、子程序等常常被重复使用。为方便VHDL 代码的编写，简化电路设计，故引入包集。包集也称为程序包。 包集主要由两部分组成：程序包说明和程序包体。其中，程序包体是可选的，一般程序包说明列出所有项的名称，而程序包体给出各项的细节。 程序包说明中包含的内容很多，只要是通用的全局量，都可以在程序包中加以说明。主要内容如下： 对象（常量、变量、信号）的数据类型说明。 对象（常量、变量、信号）子类型的数值范围说明。 函数与过程说明。 元件语句说明。 程序包说明的书写格式如下： package 程序包名 is 说明语句； end 程序包名； 程序包名：设计者自定义便于记忆的标识符。说明语句：包括各种类型的说明语句。

数字逻辑实验报告。编码器

数字逻辑实验实验报告 脚分配、1）分析输入、输出，列出方程。根据方程和IP 核库判断需要使用的门电路以及个数。 2）创建新的工程，加载需要使用的IP 核。 3）创建BD 设计文件，添加你所需要的IP 核，进行端口设置和连线操作。 4）完成原理图设计后，生成顶层文件（Generate Output Products）和HDL 代码文件（Create HDL Wrapper）。 5）配置管脚约束（I/O PLANNING），为输入指定相应的拨码开关，为输出指定相应的led 灯显示。

6）综合、实现、生成bitstream。 7）仿真验证，依据真值表，在实验板验证试验结果。

实验报告说明 数字逻辑课程组 实验名称列入实验指导书相应的实验题目。 实验目的目的要明确，要抓住重点，可以从理论和实践两个方面考虑。可参考实验指导书的内容。在理论上，验证所学章节相关的真值表、逻辑表达式或逻辑图的实际应用，以使实验者获得深刻和系统的理解，在实践上，掌握使用软件平台及设计的技能技巧。一般需说明是验证型实验还是设计型实验，是创新型实验还是综合型实验。 实验环境实验用的软硬件环境（配置）。 实验内容（含电路原理图/Verilog程序、管脚分配、仿真结果等；扩展内容也列入本栏）这是实验报告极其重要的内容。这部分要写明经过哪几个步骤。可画出流程图，再配以相应的文字说明，这样既可以节省许多文字说明，又能使实验报告简明扼要，清楚明白。 实验结果分析数字逻辑的设计与实验结果的显示是否吻合，如出现异常，如何修正并得到正确的结果。 实验方案的缺陷及改进意见在实验过程中发现的问题，个人对问题的改进意见。 心得体会、问题讨论对本次实验的体会、思考和建议。

湘潭大学(已有09试题)

湘潭大学 哲学与社会学学院 西方哲学史（一）2004——2007 马克思主义哲学原理2004——2007 科学技术哲学2005——2007 历史文化学院 历史学专业基础综合（全国统考试卷）2007——2009（2007——2009有答案）史学理论2005 商学院 西方经济学2001——2009 运筹学2005——2007 管理学原理（企业管理、技术经济与管理专业）2009 管理学原理（企业管理、技术经济与管理、教育经济与管理专业）2008 管理学原理（企业管理、会计学、技术经济与管理、教育经济与管理专业）2007 管理学（一）（企业管理专业）2005 管理学（旅游管理专业）2008 管理学（二）（旅游管理专业）2005——2006 会计学2004 财务会计2005——2006，2009 教育经济学2007——2009 法学院 法学基础课（含法理学、宪法学、中国法制史、民法总论、刑法总论）2007——2008 法学综合（含法理学、宪法学、民法学、刑法学）2000——2002 法学综合（含法理学、宪法学、法制史）2003——2004 法学综合（含法理学、宪法学、民法学、中国法制史、刑法学）2006 法理学2004——2008 行政法学2007——2008 刑事诉讼法学2001——2004，2006 诉讼法学（含民事诉讼法学、刑事诉讼法学）2005，2007——2008 民事诉讼法学2001——2004，2006 行政诉讼法学2003——2004 中国刑法学2008 刑法学2001——2006 刑法学（一）2003——2005，2007 中国法制史2003——2004，2007——2008 法律史（一）2003——2006 宪法学2004——2006 刑事诉讼法学（A）（刑法学专业）2002

湘潭大学大学物理2答案(教师版)

大学物理2答案 练习一 1、D ， 2、C ， 3、C ， 4、2 03Q a πεD, 5、 () j y a qy 2 /322042+πε， (j 为y 方向单位矢量)，2/a ±， 6、 ()3 0220824R qd d R R qd εεπ≈-ππ，从O 点指向缺口中心点． 练习二 1、A 2、A 3、 12 q q ε+， 1 232 01(q q )49 q R πε++，4．22(r )L a ρπ- 5解：设杆的左端为坐标原点O ，x 轴沿直杆方向．带电直杆的电荷线密度为λ=q / L ，在x 处取一电荷元 d q = λd x = q d x / L ，它在P 点的场强： () 2 04d d x d L q E -+π= ε() 2 04d x d L L x q -+π= ε总场强为 ?+π=L x d L x L q E 020)(d 4－ε() d L d q +π=04ε 方向沿x 轴，即杆的延长线方向． 6解：如图在圆上取?Rd dl = ?λλd d d R l q ==，它在O 点产生场强大小为 2 0π4d d R R E ε? λ= 方向沿半径向外 则??ελ ?d sin π4sin d d 0R E E x = = ??ελ ?πd cos π4)cos(d d 0R E E y -= -= 积分R R E x 000 π2d sin π4ελ ??ελπ == ? 0d cos π400 =-=? ??ελ π R E y ∴R E E x 0π2ελ ==，方向沿x 轴正向． 练习三 1、C 2、D 3、0， 0R r σε 4、－3σ / (2ε0) ，－σ / (2ε0)， 3σ / (2ε0) Ｐ L d d q x (L+d －x ) d E x O

计算机组成原理实验报告 算术逻辑运算单元实验

西华大学数学与计算机学院实验报告 课程名称：计算机组成原理年级：2011级实验成绩： 指导教师：祝昌宇姓名：蒋俊 实验名称：算术逻辑运算单元实验学号：312011*********实验日期：2013-12-15 一、目的 1. 掌握简单运算器的数据传输方式 2. 掌握74LS181的功能和应用 二、实验原理 （1）ALU单元实验构成 1、结构试验箱上的算术逻辑运算单元上的运算器是由运算器由2片74LS181构成8字长的ALU 单元。 2、2片74LS373作为2个数据锁存器（DR1、DR2），8芯插座ALU-OUT作为数据输入端，可通过短8芯扁平电缆，把数据输入端连接到数据总线上。 3、运算器的数据输出由一片74LS244（输出缓冲器）来控制，8芯插座ALU-OUT作为数据输出端，可通过短8芯扁平电缆把数据输出端连接到数据总线上。 （2）ALU单元的工作原理 数据输入锁存器DR1的EDR1为低电平，并且D1CK有上升沿时，把来自数据总线上的数据打入锁存器DR1。同样，使EDR2为低电平，并且D2CK有上升沿时，把来自数据总线上的数据打入锁存器DR2。 算术逻辑运算单元的核心是由2片74LS181构成，它可以进行2个8位二进制数的算术逻辑运算，74LS181的各种工作方式可通过设置其控制信号来实现（S0、S1、S2、S3、M、CN）。当实验者正确设置了74LS181的各个控制信号，74LS181会运算数据锁存器DR1、DR2内的数据。由于DR1、DR2已经把数据锁存，只要74LS181的控制信号不变，那么74LS181的输出数据也不会发生改变。 输出缓冲器采用74LS244，当控制信号ALU-O为低电平时，74LS244导通，把74LS181的运算结果输出到数据总线；ALU-O为高电平时，74LS244的输出为高阻。

华中科技大学数字逻辑实验报告

华中科技大学数字逻辑实验报告 姓名: 专业班级: 学号: 指导老师： 完成时间：

实验一：组合逻辑电路的设计 一、实验目的： 1．掌握组合逻辑电路的功能测试。 2．验证半加器和全加器的逻辑功能 3．学会二进制的运算规律。 二、实验所用组件： 二输入四与门74LS08,二输入四与非门74LS00,二输入四异或门74LS86,六门反向器74LS04芯片，三输入三与非门74L10，电线若干。 三、实验内容： 内容A：全加全减器。 实验要求： 一位全加/全减法器，如图所示： 电路做加法还是做减法运算是由M决定的，当M=0做加法，M=1做减法。当作为全加法起时输入A.B和Cin分别为加数，被加数和低位来的进位，S和数，Co位向上位的进位。当作为全减法器时输入信号A,B和Cin分别为被减数，减数和低位来的借位，S为差，Co为向上的借位。 实验步骤： 1．根据功能写出输入/输出观察表：

2． 3．做出卡诺图，确定输出和激励的函数表达式：

4．根据逻辑表达式作出电路的平面图： 5．检查导线以及芯片是否完好无损坏，根据平面图和逻辑表达式连接电路。 实验结果： 电路连接好后，经检测成功实现了一位全加/全减法器的功能。 内容B：舍入与检测电路的设计： 试验要求： 用所给定的集合电路组件设计一个多输出逻辑电路，该电路的输入为8421码，F1为“四

舍五入”输出信号，F2为奇偶检测输出信号。当电路检测到输入的代码大宇或等于（5）10时，电路的输出F1=1；其他情况F1=0。当输入代码中含1的个数为奇数时，电路的输出F2=1，其他情况F2=0。该电路的框图如下所示： （1）按照所设计的电路图接线，注意将电路的输入端接试验台的开关，通过拨动开关输入8421代码，电路输入按至试验台显示灯。 （2）每输入一个代码后观察显示灯，并将结果记录在输入/输出观察表中。 实验步骤 1．按照所给定的实验要求填写出F1，F2理论上的真值表。 2．根据真值表给出F1和F2的卡诺图。

2014研究生入学考试试卷(B卷) 湘潭大学 大学物理 期末复习

湘潭大学2014年硕士研究生入学考试初试试题答案(B 卷) 考试科目名称及代码： 832 普通物理（一） 适 用 专 业： 070200 物理学；080500材料科学与工程 注意：所有答题一律写在答题纸上，否则无效。 一 选择题（每小题5分，共50分） 1.一运动质点在某瞬时位于矢径r (x ,y )的端点处，其速度大小为 ()dr A dt ； ()dr B dt ； ()d r C dt ； ()D [ D ] 2.下列叙述中正确的是 （A ）物体的动量不变，动能也不变； （B ）物体的动能不变，动量也不变； （C ）物体的动量变化，动能也一定变化； （D ）物体的动能变化，动量却不一定变化。 [ A ] 3.设声波在媒质中的传播速度为u ，声源的频率为v s 。若声源S 不动，而接收器R 相对于媒质以速度v B 沿着S 、R 连线向着声源S 运动，则位于S 、R 连线中点的质点P 的振动频率为： （A ）s v ； （B ） B s u v v u +； （ C ）s B u v u v +； （ D ）s B u v u v -。 [ A ] 4.在一密闭容器中，储有A 、B 、C 三种理想气体，处于平衡状态。A 种气体的分子数密度为n 1，它产生的压强为P 1，B 种气体的分子数密度为2n 1，C 种气体的分子数密度为3n 1，则混合气体的压强P 为 （A ）3P 1； （B ）4P 1； （C ）5P 1； （D ）6P 1。 [ D ] 5.质子在加速器中被加速，当其动能为静止能量的4倍时，其质量为静止质量的 （A ）4倍； （B ）5倍； （C ）6倍； （D ）8倍。 [ B ]

计算机组成原理--实验二算术逻辑运算实验

实验二算术逻辑运算实验 一、实验目的 （1）了解运算器芯片（74LS181）的逻辑功能。 （2）掌握运算器数据的载入、读取方法，掌握运算器工作模式的设置。 （3）观察在不同工作模式下数据运算的规则。 二、实验原理 1.运算器芯片（74LS181）的逻辑功能 74LS181是一种数据宽度为4个二进制位的多功能运算器芯片，封装在壳中，封装形式如图2-3所示。 5V A1 B1 A2 B2 A3 B3 Cn4 F3 BO A0 S3 S2 S1 S0 Cn M F0 F1 F2 GND 图 2-3 74LS181封装图 主要引脚有： （1）A0—A3：第一组操作数据输入端。 （2）B0—B3：第二组操作数据输入端。 （3）F0—F3：操作结果数据输入端。 （4）F0—F3：操作功能控制端。 （5）：低端进位接收端。

（6）：高端进位输出端。 （7）M：算数/逻辑功能控制端。 芯片的逻辑功能见表2-1.从表中可以看到当控制端S0—S3为1001、M为0、 为1时，操作结果数据输出端F0—F3上的数据等于第一组操作数据输入端A0—A3上的数据加第二组操作数据输入端B0—B3上的数据。当S0—S3、M、 上控制信号电平不同时，74LS181芯片完成不同功能的逻辑运算操作或算数运算操作。在加法运算操作时，、进位信号低电平有效；减法运算操作时，、 借位信号高电平有效；而逻辑运算操作时，、进位信号无意义。 2.运算器实验逻辑电路 试验台运算器实验逻辑电路中，两片74LS181芯片构成一个长度为8位的运算器，两片74LS181分别作为第一操作数据寄存器和第二操作数据寄存器，一片74LS254作为操作结果数据输出缓冲器，逻辑结构如图2-4所示。途中算术运算操作时的进位Cy判别进位指示电路；判零Zi和零标志电路指示电路，将在实验三中使用。 第一操作数据由B-DA1(BUS TO DATA1)负脉冲控制信号送入名为DA1的第一操作数据寄存器，第二操作数据由B-DA2(BUS TO DATA2)负脉冲控制信号送入名为DA2的第二操作数据寄存器。74LS181的运算结果数据由（ALU TO BUS）低电平控制信号送总线。S0—S3、M芯片模式控制信号同时与两片74LS181的S0—S3、M端相连，保证二者以同一工作模式工作。实验电路的低端进位接收端Ci与低4位74LS181的相连，用于接收外部进位信号。低4为74LS181的与高4位74LS181的上相连，实现高、低4位之间进位信号的传递。高4位之间进位信号的传递。高4位74LS181的送进位Cy判别和进位指示电路。 表2-1 74LS181 芯片逻辑功能表

数字逻辑实验报告

数字逻辑实验报告：加法器

安徽师范大学 学院实验报告 专业名称软件工程 实验室 实验课程数字逻辑 实验名称加法器实验姓名 学号 同组人员 实验日期 2013.3.26

注：实验报告应包含（实验目的，实验原理，主要仪器设备和材料，实验过程 和步骤，实验原始数据记录和处理，实验结果和分析，成绩评定）等七项内容。具体内容可根据专业特点和实验性质略作调整，页面不够可附页。 实验目的：学会使用实验箱搭建基本组合逻辑电路。 实验原理：全加器是中规模组合逻辑器件，它实现二进制数码的加法运算，是计算机中最基本的运算单元电路。一位加法器有三个输入端Ａi 、B i 、C i -1,即被加数，有两个输出端S i 和B i 即相加及向高一位的进位输出。 (全加真值表) Si=A i B i C i -1+A i B i C i -1+A i B i C i -1+A i B i C i -1 C i =A i B i +A i C i -1+B i C i -1 全加器主要用于数值运算；另外，全加器还可以实现组合逻辑函数。 主要仪器设备和材料：数字逻辑电路实验装置、芯片 74LS32、芯片 74LS08、 芯片74LS86，导线 实验过程和步骤： ①关闭实验箱的电源开关，将三个芯片正确地安装在实验箱装置上； ②分别用三根导线将三个芯片的第14号引脚与实验箱左下角的+5V 连接起来，，再分别用三根导线将三个芯片的第7号引脚与实验箱左下角的GND 连接 Ａi B i C i -1 S i B i 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1

算术逻辑运算实验

实验报告 实验项目：算术逻辑运算实验(试验一) 课程名称：计算机组成原理 姓名：学号同组姓名：学号：实验位置（机号）： 实验日期 实验1.掌握简单运算器的数据传送通路 目的2.验证运算器功能发生器（74LS181）的组合功能 3.验证带进为控制的算术运算器功能发生器（74LS181）的功能 4.按指定的数据完成几种制定的算术运算 5.验证移位控制的组合功能 实验YY-Z02计算机组成原理教学实验系统一台，排线若干。设备 实验 内容1.实验原理 （算 运算器实验原理图 法、 程 T4______ ALU-B 序、

_____ _____ 进位CyCn 步骤 299-B 判零_____ M 74LS2 电路CyNCn 和方 S0 99 ALU S1 法） (74LS181) S2 S3 _____I/O-RINPUT Ai =“0”B-DA1DA1 (74LS273)DA2

(74LS273)B-DA2 实验中所用的运算器数据通路图如图1-1所示，算术逻辑实验接线图如图1-2所示。图中所示的是由两片段74LS181芯片以并/串形式构成的8位字长的运算器。右方为低压4位运算芯片，左方为高4位运算芯片。低位芯片的进位输出端C（n+4）与高芯片的进位输入端CN相连，高位芯片的进位输出引至外部。两个芯片的控制端S0~S3和M各自相连。 2.实验步骤 1)算数逻辑运算 i.输入单元置数一 ii.设置I/O-R# = 0 iii.ALU-B# =1 iv.B-DA1 _|￣|_将输入单元的输入数据存入DA1中 v.输入单元置数据二 vi.B-DA2 _|￣|_将数据存入DA2中 vii.设置S 3 -------S 0、M、Cn根据要求按照定义操作设置完成运算viii. ix. x.I/O-R# = 1 ALU-B = 0运算结果送总线 IO-W￣|＿|￣总线数据送显示单元显示 数据1.算数逻辑运算

数字逻辑设计实验报告-实验13教材

浙江大学城市学院实验报告 课程名称 数字逻辑设计实验 实验项目名称 实验十二 数据选择器应用 学生姓名 专业班级 学号 实验成绩 指导老师（签名 ） 日期 注意： ● 务请保存好各自的源代码，已备后用。 ● 完成本实验后,将实验项目文件和实验报告，压缩为rar 文件，上传ftp 。如没有个人 文件夹，请按学号_姓名格式建立。 ftp://wujzupload:123456@10.66.28.222:2007/upload ● 文件名为：学号_日期_实验XX ，如30801001_20100305_实验0 1 一. 实验目的和要求 1. 掌握数据选择器的逻辑功能和使用方法。 2. 学习用数据选择器构成组合逻辑电路的方法。 二. 实验内容、原理及实验结果与分析 1、用74LS151实现逻辑函数 要求实现BC A AC C B A Y ++=，自己写出设计过程，画出接线图，并验证其逻辑功能。 计算得到m0=m7=0，m2=m4=m5=m6=1，m1=m3=D (1) 设计原理图 (2) 仿真，模拟验证，若组合成总线显示时，需要注意高低位

(3)组合输出信号 (4)配置管脚 (5)下载到FPGA

(6) 74LS151的输入端接逻辑电平输出（拨位开关），输出端Z 接逻辑电 平显示（发光二极管）。逐项测试电路的逻辑功能，记录测试结果。 2、用74LS151实现逻辑函数 要求实现逻辑函数C B CD A B A F ++=，自己写出设计过程，画出接线图，并验证其逻辑功能。芯片插法，电源、地线接法与实验内容1相同，这里只需要自己实现逻辑函数，然后连线实现其功能。 (1) 设计原理图 (2) 仿真，模拟验证，若组合成总线显示时，需要注意高低位

湘潭大学大学物理练习题答案下

练习二十三 气体动理论基础（一） １、 （Ｂ）； （ 10‘） ２、 （Ｄ）； （10‘） ３、 １.３３×１０５ Ｐa （15‘） ４、３.４４×１０２０ （ 8‘）； １.６×１０-５ Kg ／m 3 （ 8‘）； ２Ｊ。（9’） ５、解：（20‘）（１）Ｍ／Ｍmolmol ＝Ｎ／Ｎ0 ∴N ＝ＭＮ０／Ｍmol MN E M N E w k mol k == ＝8.27×10-21 J8. 8.81E-21 （２）K K w T 40032== 425.60K ６、解：（20‘） 22 112 1 RT V P RT V P νν== 1212/2P P T T = 2 1 2 1 2`12P P T T v v == 练习二十四 气体动力学基础（二） 1、（Ｃ） 2、（Ｃ） 3、6.23×103 ； 6.21×10-21 1.035×10-20 4、氩；氦 5、解：飞机在高为h 的空气密度 RT p μρ= 地面的空气密度 RT p μ ρ00= 5.00 0==p p ρρ 由 RT gh e p p μ-=0 3301053.55 .01 ln 8.9102927331.8ln ?=???== -p p g RT h μm ６、解:（１）设分子数为Ｎ. 据 Ｅ＝N (i ／2) kT 及P ＝（Ｎ／Ｖ）ｋＴ 得 P ＝2 Ｅ／（ｉＶ）＝1.35×105Ｐａ．

（２）由 KT N KT E w 2523 = 得 w ＝３Ｅ／（５Ｎ）＝7.5×10-21 J ． 又 KT N E 25= 得 Ｔ＝2Ｅ／(5Ｎｋ)＝362 Ｋ． 练习二十五 热力学基础（一） 1、（C ） 2、（C ） 3、－︱A 1︱ ；－︱A 2︱ 4、 )1 1( 2 1V V a - ；降低 5、解：（１）ｐ－Ｖ图如图． （２）Ｔ1＝273＋27＝300Ｋ 据 Ｖ1／Ｔ1＝Ｖ2／Ｔ2， 得 Ｔ2＝ＶＴ1／Ｖ1＝600Ｋ Ｑ＝νＣp （Ｔ2－Ｔ1）＝1.25×104Ｊ （３） ?Ｅ＝０ （４） 据Ｑ＝?Ｅ＋Ａ ∴ Ａ＝Ｑ＝1.25×104 Ｊ 6、解： 氦气为单原子分子理想气体，ｉ＝３ （１） 定容过程，Ｖ＝常量，Ａ＝０ 据 Ｑ＝?Ｅ＋Ａ 可知 J T T C M M E Q V m o l 623)(12=-= ?= （２）定压过程，ｐ＝常量， J T T C M M Q P mol 4121004.1)(?=-= Ｅ与（１）相同． Ａ＝Ｑ－?Ｅ＝417Ｊ （３）Ｑ＝０， ?Ｅ与（１）同 Ａ＝－?Ｅ＝－623Ｊ （负号表示外界作功） 练习二十六 热力学基础（二） 1、（D ） 2、（D ） 3、29.1 J ／（K ·mol ） ；20.8 J ／（K ·mol ） V 1 V 2 V

华中科技大学数字逻辑实验

数字逻辑实验报告（1）数字逻辑实验1 一、系列二进制加法器 设计50% 二、小型实验室门禁系 统设计50% 总成绩 姓名： 学号： 班级： 评语：（包含：预习报告内容、实验过程、实验结果及分析）

指导教师： 计算机科学与技术学院 20 年月日 数字逻辑实验报告系列二进制加法器设计预习报告

一、系列二进制加法器设计 1、实验名称 系列二进制加法器设计。 2、实验目的 要求同学采用传统电路的设计方法，对5种二进制加法器进行设计，并利用工具软件，例如，“logisim”软件的虚拟仿真功能来检查电路设计是否达到要求。 通过以上实验的设计、仿真、验证3个训练过程使同学们掌握传统逻辑电路的设计、仿真、调试的方法。 3、实验所用设备 Logisim2.7.1软件一套。 4、实验容 对已设计的5种二进制加法器，使用logisim软件对它们进行虚拟实验仿真，除逻辑门、触发器外，不能直接使用logisim软件提供的逻辑库元件，具体容如下。 （1）一位二进制半加器 设计一个一位二进制半加器，电路有两个输入A、B，两个输出S和C。输入A、B分别为被加数、加数，输出S、C为本位和、向高位进位。 （2）一位二进制全加器 设计一个一位二进制全加器，电路有三个输入A、B和Ci，两个输出S和Co。输入A、B和Ci分别为被加数、加数和来自低位的进位，输出S和Co为本位和和向高位的进位。 （3）串行进位的四位二进制并行加法器 用四个一位二进制全加器串联设计一个串行进位的四位二进制并行加法器，

电路有九个输入A3、A2、A1、A0、B3、B2、B1、B0和C0，五个输出S3、S2、S1、S0和C4。输入A= A3A2A1A0、B= B3B2B1B0和C0分别为被加数、加数和来自低位的进位，输出S= S3S2S1S0和Co为本位和和向高位的进位。 （4）先行进位的四位二进制并行加法器 利用超前进位的思想设计一个先行进位的四位二进制并行加法器，电路有九 个输入A 3、A 2 、A 1 、A 、B 3 、B 2 、B 1 、B 和C ，五个输出S 3 、S 2 、S 1 、S 和C 4 。输入 A= A 3A 2 A 1 A 、B= B 3 B 2 B 1 B 和C 分别为被加数、加数和来自低位的进位，输出S= S 3 S 2 S 1 S 和C o 为本位和和向高位的进位。 （5）将先行进位的四位二进制并行加法器封装成一个组件并验证它的正确性 将设计好的先行进位的四位二进制并行加法器进行封装，生成一个“私有”库元件并验证它的正确性，以便后续实验使用，封装后的逻辑符号参见图1-1所示。 图1-1“私有”的先行进位的四位二进制并行加法器 5、实验方案设计 （1）一位二进制半加器的设计方案

数字逻辑实验报告模板

实验名称： 数字逻辑实 验 系 别： 年 级： 专 业： 班 级： 学 号： 姓 名： 成 绩： 任课教师： 2016 年 5 月 21 日 试验一门电路逻辑功能及测试

1、实验目的 1、熟悉门电路逻辑功能 2、熟悉数字逻辑学习机及示波器的使用 2、实验仪器及材料 器件： 74LS00 二输入端四与非门 2片 74LS20 四输入端双与非门 1片 74LS86 二输入端四异或门 1片 3、预习要求 1、复习门电路工作原理及相应的逻辑表达式 2、熟悉所用集成电路的引线位置及各引线用途 3、了解双踪示波器使用方法 4、实验内容 实验前先检查机器电源是否正常。 1、测试门电路逻辑功能 （1）选用双四输入与非门74LS20一只，插入电路板，连线后根据芯片图检测门电路功能是否正确。 （2）将电平开关按表1.1置位，分别测出输出电压及逻辑状态。 表1.1 输入输出 1234Y H H H H L H H H L L H H L L L H

L L L L 2、 异或门逻辑功能测试 （1）二输入四异或门电路74LS86，按图1.2接线，输入端1，2，4，5接电平开关，输出端A、B、y接电平显示发光二 极管。 （2）将电平开关按表1.2置位，将结果填入表中。 输入 输出 A B Y L L H L H H H H H H L H L L L L L L H L H H L H 3、逻辑电路的逻辑关系 （1）用74LS00按图1.3，1.4接线，将输入输出的逻辑关系分别填入表1.3，1.4中。

（2）写出上面两个电路逻辑表达式。 5、思考 怎样判断门电路逻辑功能是否正常？

(完整版)湘潭大学大学物理练习册答案习题解答(1-22上)

练习一 运动的描述 （一） 1．（D ） 2.（D ） 3．217,5s m s m 4．m m π5, 10 5．（1）s m t x V 5.0-=??= （2）()s m v t t dt dx v 62,692-=-== （3） ()()()()质点反向运动 时，,05.125.25.1215.1===?-?+?-?=v s t m S 6．答：矢径是从坐标原点至质点所在位置的有向线段。 位移是由前一时刻质点所在位置引向后一时刻质点所在位置的有向线段， 它们的一般关系为 r r r ρρρ-=? 若把坐标原点选在质点的初始位置，则00=r ρ ，任意时刻质点对此位置的 位移为r r ρ ρ =?，即此时r ρ 既是矢径也是位移。 练习二 运动的描述 （一） 1． ()()s m t t s rad t t 612, 34223-- 2．（c ） 3．三 ， 三至六 4．s m s m s m 20, 3103.17= 5． 10 32, 224, 43 2 10 2 +===∴===?? ??t x dt t dx t v tdt dv t dt dv a t x v t 6．根据已知条件确定常量K 2 22224,4, 4Rt R v t s d ra Rt v t k ======ωωω

2 2 22 2 228.3532168841s m a a a s m R v a s m Rt dt v d a s m Rt v s t n n =+=========ττ时， 练习三 运动定律与力学中的守恒定律（一） 1．（D ） 2. （C ） 3． 4．θ2cos 1 5．因绳子质量不计，所以环受到的摩擦力在数值上等于张力T ，设2m 对地 加速度为/ 2a ，取向上为正；1m 对地加速度为1a （亦即绳子的加速度）向下 ?????-==-=-21/2 /2221 11a a a a m g m T a m T g m ()()()2 12 121/22 1212212 22112m m a m g m m a m m m m a g T m m a m g m m a +--= +-= ++-= 解得： 6．(1)子弹进入沙土后受力为－kv,由牛顿定律有

数字逻辑实验报告-Verilog时序逻辑设计

电子科技大学 实验报告 学生姓名：任彦璟学号：2015040101018 指导教师：吉家成米源王华 一、实验项目名称：Verilog时序逻辑设计 二、实验目的： 掌握边沿D触发器74x74、同步计数器74x163、4位通用移位寄存器74x194，的工作原理。 设计移位寄存器74x194设计3位最大序列长度线性反馈移位寄存器（LFSR：Linear Feedback Shift Register）计数器。 设计同步计数器74x163 。 三、实验内容： 1．设计边沿D触发器74x74。 2．设计通用移位寄存器74x194。 3．采用1片74x194和其它小规模逻辑门设计3位LFSR计数器。 4．设计4位同步计数器74x163。 四、实验原理： 74x74逻辑电路图

CLK_D CLR_L_D S1_L S1_H S0_L S0_H w1 w2 w3 w4 w5 w6 w7 w8 w9 w10 w11 w12 w13 w14 w15 w16 w17 w18 w19 w20 74x194逻辑电路图 3位LFSR逻辑电路图

74x163逻辑电路图 上图的设计可以采用门级描述，也可以采用教材《数字设计—原理与实践》（第4版）第525页的表8-20中的行为描述 五、实验器材（设备、元器件）： PC 机、Windows XP 、Anvyl 或Nexys3开发板、Xilinx ISE 14.7开发工具、 Digilent Adept 下载工具。 六、实验步骤： 实验步骤包括：建立新工程，设计代码与输入，设计测试文件，设置仿真，查看波形，约束与实现、生成流代码与下载调试。 七、关键源代 码及波形图： 1．D 触发器的Verilog 代码 源码如下 module vr74x74(CLK, D, PR_L, CLR_L, Q, QN); input CLK, D, PR_L, CLR_L ; output Q, QN ; wire w1, w2, w3, w4 ; nand (w1, PR_L, w2, w4); nand (w2, CLR_L, w1, CLK) ; nand (w3, w2, CLK, w4) ; nand (w4, CLR_L, w3, D) ; nand (Q, PR_L, w2, QN); nand (QN, Q, w3, CLR_L); endmodule