Cadence 17.0 PCB Edit 新功能连载(三)

Cadence 17.0 PCB Editor 新功能连载（三）

Footprint建立

上期我们讲到了17.0 Pad Designer的全新界面介绍以及PAD的建立，今天我们就一起来学习通过17.0来创建一个footprint，那么现在我们通过几个实例来为大家呈现新建Footprint的完整流程。

其实对于17.0创建Footprint来说，和之前版本的流程大同小异，只是在前期建立pad上有着不一样的界面和database。接下来我们首先看下第一个案例，建立一个微型麦克风的封装。

首先来看下案例中datasheet的封装尺寸，

在datasheet中我们可以看到这个封装是由2个对称的pin以及一个中间为non-PT钻孔的pad，所以做封装之前，我们首先得准备好这几个pad，当然我这已经有做好的现成的，我将他命名为：dnt_1_55od_095idmm.pad ，smdcrt_90x68_crn1_mm.pad smdcrt_90x68_crn4_mm.pad 具体这些pad怎么去建请回到第二章学习^_^

有了这几个pad，我们就开始建库了。

1.打开Allegro PCB Deisgner软件，File->New

取名为：inmp801

类型选择：Package symbol

2. 设置相关Design参数

a. Setup-> Design Parameters…

b.其他相关设置如下图。

3. 接下里就是放置pin了，

a. 加入Pin 1

使用: smdcrt_90x68_crn1_mm.pad

将它放到此坐标: X -.7600 Y .6100

b. 加入Pin 2

使用: smdcrt_90x68_drn4_mm.pad

将它放到此坐标: X -.7600 Y .-6100

c. 加入Pin 3

使用: dnt_1_55od_095idmm.pad

将它放到此坐标: .X 7600 Y 0.0000

4. 加入Package Pin One 属性给到第1pin

Note: 这个“pkg_pin_one ”属性在Allegro 16.6 (QIR 4)中曾经提到过. 这是一个描述器件第一pin的属性. 这个属性在IDX 以及IPC-2581 输出过程中会被认定为器件第1pin.

a. Edit->Properties

b. 选择pin1并左击

c. 点击后会出现Edit Property 对话框，选择Edit Property

d. 选择apply，并ok即可。

e. 加上器件outline外框

I,加入assembly outline,PACKAGE GEOMETRY/PLACE_BOUND_TOP

II,在place_bound_top上加入器件最大高度Package_height_max 0.9800mm

iii 加上丝印silkscreen

iv 如图在pin旁加上小圆圈标识，并在Marking_Usage中赋予pin_one的属性

Note：这个属性是用来输出到IPC-2581或者CAM软件时用来指定第1pin标识的。

v. 最后加上丝印即可。

这样一个微型麦克风的封装就建立好了，今天就介绍到这里，下一章节我们继续来讨论其他类型封装的建立。

Date: 2015-01-27

Author: 陈敏敏/Peter Chen

Version: Cadence V17.0

Keywords: Allegro PCB Editor

cadence仿真步骤(精)

CDNLive! Paper – Signal Integrity (SI for Dual Data Rate (DDR Interface Prithi Ramakrishnan iDEN Subscriber Group Plantation, Fl Presented at Introduction The need for Signal Integrity (SI analysis for printed circuit board (PCB design has become essential to ensure first time success of high-speed, high-density digital designs. This paper will cover the usage of Cadence’s Allegro PCB SI tool for the design of a dual data rate (DDR memory interface in one of Motorola’s products. Specifically, this paper will describe the following key phases of the high-speed design process: Design set-up Pre-route SI analysis Constraint-driven routing Post-route SI analysis DDR interfaces, being source synchronous in nature, feature skew as the fundamental parameter to manage in order to meet setup and hold timing margins. A brief overview of source synchronous signaling and its challenges is also presented to provide context. Project Background This paper is based on the design of a DDR interface in an iDEN Subscriber Group phone that uses the mobile Linux Java platform. The phone is currently in the final stages of system and factory testing, and is due to be released in the market at the end of August 2007 for Nextel international customers. The phone has a dual-core custom processor with an application processor (ARM 11 and a baseband processor (StarCore running at 400MHz and 208MHz respectively. The processor has a NAND and DDR controller, both supporting 16-bit interfaces. The memory device used is a multi-chip package (MCP with stacked NAND (512Mb and DDR (512Mb parts. The NAND device is run at 22MHz and the DDR at 133MHz. The interface had to be supported over several memory vendors, and consequently had to account for the difference in timing margins, input capacitances, and buffer drive strengths between different dies and packages. As customer preference for smaller and thinner phones grows, the design and placement of critical components and modules has become more challenging. In addition to incorporating various sections such as Radio Frequency (RF, Power Management, DC, Audio, Digital ICs, and sub-circuits of these modules, design engineers must simultaneously satisfy the rigid placement requirements for components such as speakers, antennas, displays, and cameras. As such, there are

【Revit技巧】Revit和Navisworks使用心得

【Revit 技巧】Revit和Navisworks使用心得 时间:2013-08-06 09:57点击次数: 928 次 【作者：李晓丹】 Revit目前在大型设计院已经有了多次应用，正在培训和学习使用Revit的设计院则更多。目前通过Revit中国本地化插件，建筑图纸已经100%出图。但是从BIM应用的长远角度看，Revit以及Navisworks等的价值不应仅仅体现在设计阶段，更应该在建设项目全寿命周期体现其价值，施工阶段作为承上启下的阶段，充当着将设计意图付诸实施，转化为建 筑成品的重要作用。目前虽然也有一些施工单位使用Revit，但是仅仅停留在建模层面上，由于种种限制，Revit并不能立即给施工单位带来效益，致使一些单位在是否推广Revit问题上徘徊不定。我认为除了目前中国BIM应用的不足外，BIM软件自身的不足也很明显。下面将以一个实际模型为基础，通过Revit和Navisworks的实际使用来说明一些问题并提出可能得解决措施。 首先，作者认为，Revit对于设计单位和施工单位均存在不足之处。 对于设计单位来说，出施工图纸只是目前传递信息和交流沟通的一种有效方式，清楚地展示设计意图才是真正的目的， 而在这一点上，由于Revit软件更多地服务于设计人员建模，当设计人员向甲方展示设计模型时只能简单地通过三维轴 测图和透视图观察外立面，如图1,2,3所示。很难将全部的设计意图展现出来：1）缺少漫游等操作功能；2）目前的2014版本只能按类型过滤，不能分层或分区域过滤；3）Revit 2014早期的版本没有“爆炸视图”，难以展示内部连接关系。 图1 Revit轴测图（开启日光路径和阴影） 图2 西南向渲染

(完整版)HSPICE与CADENCE仿真规范与实例..

电路模拟实验专题 实验文档

一、简介 本实验专题基于SPICE（Simulation Program With Integrated Circuit）仿真模拟，讲授电路模拟的方法和spice仿真工具的使用。 SPICE仿真器有很多版本，比如商用的PSPICE、HSPICE、SPECTRE、ELDO，免费版本的WinSPICE，Spice OPUS等等，其中HSPICE和SPECTRE功能更为强大，在集成电路设计中使用得更为广泛。因此本实验专题以HSPICE和SPECTRE作为主要的仿真工具，进行电路模拟方法和技巧的训练。 参加本实验专题的人员应具备集成电路设计基础、器件模型等相关知识。 二、Spice基本知识(2) 无论哪种spice仿真器，使用的spice语法或语句是一致的或相似的，差别只是在于形式上的不同而已，基本的原理和框架是一致的。因此这里简单介绍一下spice的基本框架，详细的spice语法可参照相关的spice教材或相应仿真器的说明文档。 首先看一个简单的例子，采用spice模拟MOS管的输出特性，对一个NMOS管进行输入输出特性直流扫描。V GS从1V变化到3V，步长为0.5V；V DS从0V变化到5V，步长为0.2V；输出以V GS为参量、I D与V DS之间关系波形图。 *Output Characteristics for NMOS M1 2 1 0 0 MNMOS w=5u l=1.0u VGS 1 0 1.0 VDS 2 0 5 .op .dc vds 0 5 .2 Vgs 1 3 0.5 .plot dc -I(vds) .probe *model .MODEL MNMOS NMOS VTO=0.7 KP=110U +LAMBDA=0.04 GAMMA=0.4 PHI=0.7 .end 描述的仿真电路如下图，

实验一、Cadence软件操作步骤

实验一基本门电路设计——电路仿真 一、实验内容： 完成CMOS 反相器的电路设计完成CMOS 反相器的电路设计 实验目的 掌握基本门电路的设计方法掌握基本门电路的设计方法 熟悉Cadence 的设计数据管理结构，以及定制设计的原理图输入、电路仿真、版图设计、版图验证工具的使用 二、实验目的：基于csmc05工艺，完成一个具有逻辑反相功能的电路 设计要求：设计要求： 1.反相器的逻辑阈值在Vdd/2附近，即噪声容限最大 2.反相器的版图高度限制为24微米，电源和地线宽度各为2微米 3.反相器宽度限制为mos 器件不折栅 4.为了给顶层设计留出更多的布线资源，版图中只能使用金属1和多晶硅作为互连线，输入，输出和电源、地线等pin脚必须使用金属1 5.版图满足设计规则要求，并通过LVS 检查 三、设计过程： 启动icfb 1.建立自己的设计库 2.用Virtuoso Schematic Composer 画电路图 3. 在Analog Design Environment中进行电路仿真 4. 用Virtuoso （XL）Layout Editer 画版图 5. 利用diva 工具进行DRC检查，用dracula进行DRC和LVS验证。 四、实验步骤 1.Cadence软件操作步骤： （1）.点击桌面虚拟机快捷方式图标； （2）.打开虚拟机（存放路径：F:\cadence）； （3）.启动虚拟机

（4）.单击右键，Open Teminal,弹出终端对话框，输入Cadence启动命令icfb&(&是后台运行的意思)。 2.. 新建一个库 建立自己的Design Lib 第一步： CIW-> Tools-Library manager 第二步：File-New 弹出“New Library ”对话框，在“Name”项填写要建的design lib的名字，这里是“lesson1”，选择“Attach to an existing techfile” 第三步： 弹出”Attach Design Library to Technology File”对话框，在“Technology Library”中选择st02

Navisworks应用(全部)金典

小引： Revit MEP作为BIM技术的一个平台已经得到了越来越广泛的重视与应用。但是，就如同人类需要工具来帮助自己更好的做各种事情一样，Revit也不是万能的，因为基于Revit 平台开发的各种第三方软件就起到了重要的作用，Navisworks就是其中之 一。Navisworks于2007年被Autodesk公司收购，之前一直是三维协同校审领域的领军公司。原先主要应用于AEC和工厂设计中的三维检查、校审。收购后逐渐应用到各种建筑设计中来进行更为直观的3D漫游、模型合并、碰撞检查，为建筑设计提供了完整的设计审查方案，延伸了设计数据的用途。 在传统二维设计中，有一个很大的问题就是难以对各个专业所设计内容进行整合检查，从而导致各专业在绘图上发生碰撞及冲突，影响工程的施工。Revit中虽然也有漫游，碰撞检查之类的功能，但其软件性质决定这类功能在应用上的局限，并且使用起来并不是那么方便。举个简单的例子，一个稍微大一点项目如果要进行三维动态观察或者漫游，对机器的配

置要求会非常高，而且效果不好。但Navisworks就可以轻松地解决这些问题。 言归正传，通过本人近段时间对Navisworks的学习，对其已经有了一定的了解，特来与大家分享分享经验，如有纰漏请指正。 由于内容较多，第一篇中主要简单介绍下如何用Navisworks开始工作，其他内容今后陆续奉上 （本文主要以Revit MEP2011为平台介绍，其他专业可参考） （一）如何开始 首先，怎样将Revit画的东西导入Navisworks呢？ 本帖隐藏的内容 如上图所示我们一般用第一种方法，将Revit文件先导出成NWC格式，再用Navisworks打开，最后发布成NWF或NWD格式供第三方使用（NWD为Navisworks自带的免费看图软件格式，给甲方什么的就可以导出成这种格式，毕竟不是所有人都会花钱去买这个软件的）如果先安装Revit MEP再安装Navisworks的话，就会在下图位置多出一个按钮，点击进入导出界面，此时可进行必要的设置

Cadence仿真简介

时序计算和Cadence仿真结果的运用 中兴通讯康讯研究所EDA设计部余昌盛刘忠亮 摘要：本文通过对源同步时序公式的推导，结合对SPECCTRAQuest时序仿真方法的分析，推导出了使用SPECCTRAQuest进行时序仿真时的计算公式，并对公式的使用进行了说明。 关键词：时序仿真源同步时序电路时序公式 一．前言 通常我们在时序仿真中，首先通过时序计算公式得到数据信号与时钟信号的理论关系，在Cadence仿真中，我们也获得了一系列的仿真结果，怎样把仿真结果正确的运用到公式中，仿真结果的具体含义是什么，是我们正确使用Cadence仿真工具的关键。下面对时序计算公式和仿真结果进行详细分析。 二．时序关系的计算 电路设计中的时序计算，就是根据信号驱动器件的输出信号与时钟的关系（Tco——时钟到数据输出有效时间）和信号与时钟在PCB上的传输时间（Tflytime）同时考虑信号驱动的负载效应、时钟的抖动（Tjitter）、共同时钟的相位偏移（Tskew）等，从而在接收端满足接收器件的建立时间（Tsetup）和保持时间（Thold）要求。通过这些参数，我们可以推导出满足建立时间和保持时间的计算公式。 时序电路根据时钟的同步方式的不同，通常分为源同步时序电路（Source-synchronous timing）和共同时钟同步电路（common-clock timing）。这两者在时序分析方法上是类似的，下面以源同步电路来说明。 源同步时序电路也就是同步时钟由发送数据或接收数据的芯片提供。图1中，时钟信号是由CPU驱动到SDRAM方向的单向时钟，数据线Data是双向的。 图1

图2是信号由CPU 向SDRAM 驱动时的时序图，也就是数据与时钟的传输方向相同时 的情况。 Tsetup ’ Thold ’ CPU CLK OUT SDRAM CLK IN CPU Signals OUT SDRAM Signals IN Tco_min Tco_max T ft_clk T ft_data T cycle SDRAM ’S inputs Setup time SDRAM ’S inputs Hold time 图2 图中参数解释如下： ■ Tft_clk ：时钟信号在PCB 板上的传输时间； ■ Tft_data ：数据信号在PCB 板上的传输时间； ■ Tcycle ：时钟周期 ■ Tsetup’：数据到达接收缓冲器端口时实际的建立时间； ■ Thold’：数据到达接收缓冲器端口时实际的保持时间； ■ Tco_max/Tco_min ：时钟到数据的输出有效时间。 由图2的时序图，我们可以推导出，为了满足接收芯片的Tsetup 和Thold 时序要求，即 Tsetup’>Tsetup 和Thold’>Thold ，所以Tft_clk 和Tft_data 应满足如下等式： Tft_data_min > Thold – Tco_min + Tft_clk （公式1） Tft_data_max < Tcycle - Tsetup – Tco_max + Tft_clk (公式2) 当信号与时钟传输方向相反时，也就是图1中数据由SDRAM 向CPU 芯片驱动时，可 以推导出类似的公式： Tft_data_min > Thold – Tco_min - Tft_clk （公式3） Tft_data_max < Tcycle - Tsetup – Tco_max - Tft_clk （公式4） 如果我们把时钟的传输延时Tft_clk 看成是一个带符号的数，当时钟的驱动方向与数据 驱动方向相同时，定义Tft_clk 为正数，当时钟驱动方向与数据驱动方向相反时，定义Tft_clk 为负数，则公式3和公式4可以统一到公式1和公式2中。 三．Cadence 的时序仿真 在上面推导出了时序的计算公式，在公式中用到了器件手册中的Tco 参数，器件手册中 Tco 参数的获得，实际上是在某一种测试条件下的测量值，而在实际使用上，驱动器的实际 负载并不是手册上给出的负载条件，因此，我们有必要使用一种工具仿真在实际负载条件下 的信号延时。Cadence 提供了这种工具，它通过仿真提供了实际负载条件下和测试负载条件 下的延时相对值。 我们先来回顾一下CADENCE 的仿真报告形式。仿真报告中涉及到三个参数：FTSmode 、

cadence信号完整性仿真步骤

Introduction Consider the proverb, “It takes a village to raise a child.” Similarly, multiple design team members participate in assuring PCB power integrity (PI) as a design moves from the early concept phase to becoming a mature product. On the front end, there’s the electrical design engineer who is responsible for the schematic. On the back end, the layout designer handles physical implemen-tation. Typically, a PI analysis expert is responsible for overall PCB PI and steps in early on to guide the contributions of others. How quickly a team can assure PCB PI relates to the effectiveness of that team. In this paper, we will take a look at currently popular analysis approaches to PCB PI. We will also introduce a team-based approach to PCB PI that yields advantages in resource utilization and analysis results. Common Power Integrity Analysis Methods There are two distinct facets of PCB PI – DC and AC. DC PI guarantees that adequate DC voltage is delivered to all active devices mounted on a PCB (often using IR drop analysis). This helps to assure that constraints are met for current density in planar metals and total current of vias and also that temperature constraints are met for metals and substrate materials. AC PI concerns the delivery of AC current to mounted devices to support their switching activity while meeting constraints for transient noise voltage levels within the power delivery network (PDN). The PDN noise margin (variation from nominal voltage) is a sum of both DC IR drop and AC noise. DC PI is governed by resistance of the metals and the current pulled from the PDN by each mounted device. Engineers have, for many years, applied resistive network models for approximate DC PI analysis. Now that computer speeds are faster and larger addressable memory is available, the industry is seeing much more application of layout-driven detailed numerical analysis techniques for DC PI. Approximation occurs less, accuracy is higher, and automation of How a Team-Based Approach to PCB Power Integrity Analysis Yields Better Results By Brad Brim, Sr. Staff Product Engineer, Cadence Design Systems Assuring power integrity of a PCB requires the contributions of multiple design team members. Traditionally, such an effort has involved a time-consuming process for a back-end-focused expert at the front end of a design. This paper examines a collaborative team-based approach that makes more efficient use of resources and provides more impact at critical points in the design process. Contents Introduction (1) Common Power Integrity Analysis Methods (1) Applying a Team-Based Approach to Power Integrity Analysis (3) Summary (6) For Further Information (7)

cadence仿真流程

第一章在Allegro 中准备好进行SI 仿真的PCB 板图 1)在Cadence 中进行SI 分析可以通过几种方式得到结果： * Allegro 的PCB 画板界面，通过处理可以直接得到结果，或者直接以*.brd 存盘。 * 使用SpecctreQuest 打开*.brd，进行必要设置，通过处理直接得到结果。这实际与上述方式类似，只不过是两个独立的模块，真正的仿真软件是下面的SigXplore 程序。 * 直接打开SigXplore 建立拓扑进行仿真。 2)从PowerPCB 转换到Allegro 格式 在PowerPCb 中对已经完成的PCB 板，作如下操作： 在文件菜单，选择Export 操作，出现File Export 窗口，选择ASCII 格式*.asc 文件格式，并指定文件名称和路径(图1.1)。 图1.1 在PowerPCB 中输出通用ASC 格式文件

图1.2 PowerPCB 导出格式设置窗口 点击图1.1 的保存按钮后出现图1.2 ASCII 输出定制窗口，在该窗口中，点击“Select All”项、在Expand Attributes 中选中Parts 和Nets 两项，尤其注意在Format 窗口只能选择PowerPCB V3.0 以下版本格式，否则Allegro 不能正确导入。 3)在Allegro 中导入*.ascPCB 板图 在文件菜单，选择Import 操作，出现一个下拉菜单，在下拉菜单中选择PADS 项，出现PADS IN 设置窗口(图1.3)，在该窗口中需要设置3 个必要参数： 图1.3 转换阿三次文件参数设置窗口 i. 在的一栏那填入源asc 文件的目录

navisworks新功能

Navisworks2015新功能 BIM 360 Glue 集成 使用BIM 360 Glue 附加模块将Navisworks 模型发布到云。安装Naviworks 2015 时，附加模块将自动激活，从而更易于在团队中共享最新的项目信息和协调BIM 工作流。 请参见BIM 360 Glue 附加模块。 二维Quantification Quantification 现在支持集成的二维和三维数据集。您可以跟踪现有几何图形（如图纸上的楼层平面图）以生成自动二维算量，并将其添加到Quantification 项目中。您可以使用二维Quantification 工具计算线性、区域和计数算量。

请参见Perform_2D_Takeoff。 三维Quantification 我们已启用一键算量，以进行更有效的Quantification 工作流。现在可以将父组或整个选择树拖放到工作簿中的项目上，以立即进行算量。还可以在执行算量的同时添加注释以标注对象。

请参见添加注释和算量方法。 Autodesk 渲染 使用“Autodesk 渲染”引擎从多种格式的项目数据创建真实照片级的内容。将RVT 和DWG 文件导入Navisworks 时，“Autodesk 渲染”支持多核处理和使用一致材质。 请参见Autodesk 渲染。

ReCap 增强功能 ReCap 点云引擎现已改进实景捕获。增强功能包括能够选择和碰撞点云数据集中扫描的子集，而不是整个扫描数据集。您还可以更改点云密度以获得更不透明或更透明的模型渲染。下图显示了100%（顶部）和50%（底部）的点云密度： 请参见ReCap 文件读取器。 红线批注工具的增强功能 我们已向“红线批注”功能添加了一个箭头工具，以便更有效地注释视点。使用现有的颜色和厚度选项更改红线批注的外观。 性能改进 CPU 阻挡消隐现在可支持可视化大型数据集。这意味着曲面将对某些视点隐藏，例如，当曲面位于不透明对象（如墙）后面时。

PCB设计---AD封装库转Allegro封装库操作

AD封装库转Allegro封装库操作 此转换过程需要用到3种设计软件：Altium Designer（AD）、Pads、Allegro； 整个转换过程，完成封装库转换并生成可用的allegro封装库，共需要4三个阶段： 1.AD封装转成Pads文件； 2.在Pads文件中封装转换成ACSII文件； 3.在Allegro软件中，将Pads文件转换成Allegro文件； 4.导出Allegro库，进行编辑优化； AD封装转成Pads文件 1.在AD中新建封装库，或者从现有的PCB中导出封装库文件 从AD的PCB中导出封装库操作：打开PCB文件：design---make pcb library，生成lib文件

2.打开Altium，新建PCB文件并和PCBLIB文件保存在同一路径下； 3.在PCB中放入需要转换的封装 a)添加库路径：place-component…

b)手动在PCB文件中放置需要转换的封装库：选中对应封装，在PCB中空白区域点 击放置；点击鼠标右键可以结束当前放置，在弹出界面可以进行下一个封装放置或者点击cancel结束封装库放置；

4.将放入封装的PCB另存为4.0版本；至此，AD软件中操作完成； 在Pads文件中封装转换成ACSii文件 1.打开Pads layout，导入4.0版本的AD文件；注意文件类型选择，见下图：

2.打开的文件导出ASC文件，版本为5.0，设置见下图： 点击确定后，生成xxx.asc文件；Pads操作至此完成。

Pads文件转换成Allegro文件 1.新建brd文件，并设置库路径； 2.导入Pads生成的asc文件，操作如下： Files-→Import-→CAD Translators-→PADS…

cadence入门教程

本文介绍cadence软件的入门学习，原理图的创建、仿真，画版图和后仿真等一全套过程，本教程适合与初学着，讲到尽量的详细和简单，按照给出的步骤可以完全的从头到尾走一遍，本教程一最简单的反相器为例。 打开终端，进入文件夹目录，输入icfb&启动软件，主要中间有个空格。 启动后出现下图： 点击Tools的Library Manager，出现如下： 上面显示的是文件管理窗口，可以看到文件存放的结构，其中Library就是文件夹，Cell就是一个单元，View就是Cell的不同表现形式，比如一个mos管是一个Cell，但是mos管有原理图模型，有版图模型，有hspice参数模型，有spectre参数模型等，这就列举了Cell的4个View。他们之间是树状的关系，即，Library里面有多个Cell，一个Cell里面有多个View。应该保持一个好习惯就是每个工程都应该建立一个Library，Cell和View之间的管理将在后面介绍。

现在建立工程，新建一个Library，如下左图，出现的对话框如下有图： 在上右图中选择合适的目录，并敲入名字，这里取的是inv，这就是新建的文件夹的名字，以后的各种文件都在这个文件夹下。OK后出现下面对话框 这个对话框是选择是否链接techfile，如果只是原理图仿真而不用画版图，就选择Dont need a techfile，这里我们要画版图，而且有工艺库，选择Attach to an existing techfile，OK 后出现下面对话框：

在technology Library选择tsmc18rf，我们使用的是这个工艺库。Inv的文件夹就建好了，在Library Manager就有它了，如下图： 文件夹建好了后，我们要建立原理图，在inv的Library里面新建Cell如下：

ad绘制元件封装操作总结

聿发光二极管：颜色有红、黄、绿、蓝之分，亮度分普亮、高亮、超亮三个等级，常用的封装形式有三类：0805、1206、1210 羆二极管：根据所承受电流的的限度，封装形式大致分为两类，小电流型（如1N4148）封装为1206，大电流型（如IN4007）暂没有具体封装形式，只能给出具体尺寸：5.5X3X0.5 螁电容：可分为无极性和有极性两类，无极性电容下述两类封装最为常见，即0805、0603；而有极性电容也就是我们平时所称的电解电容，一般我们平时用的最多的为铝电解电容，由于其电解质为铝，所以其温度稳定性以及精度都不是很高，而贴片元件由于其紧贴电路版，所以要求温度稳定性要高，所以贴片电容以钽电容为多，根据其耐压不同，贴片电容又可分为A、B、C、D四个系列，具体分类如下： 荿类型封装形式耐压 腿A 3216 10V 膃B 3528 16V 薃C 6032 25V 膈D 7343 35V 艿拨码开关、晶振：等在市场都可以找到不同规格的贴片封装，其性能价格会根据他们的引脚镀层、标称频率以及段位相关联。 薄电阻：和无极性电容相仿，最为常见的有0805、0603两类，不同的是，她可以以排阻的身份出现，四位、八位都有，具体封装样式可参照MD16仿真版，也可以到设计所内部PCB库查询。 羁注： 膁A\B\C\D四类型的封装形式则为其具体尺寸,标注形式为LXSXH 莈1210具体尺寸与电解电容B类3528类型相同 羅0805具体尺寸：2.0X1.25X0.5 蚃1206具体尺寸：3.0X1.50X0.5 羀***规则 莈印制电路板（PCB）是电子产品中电路元件和器件的支撑件。它提供电路元件和器件之间的电气连接。随着电子技术的飞速发展，PCB的密度越来越高。PCB设计的好坏对抗干扰能力影响很大。实践证明，即使电路原理图设计正确，印制电路板设计不当，也会对电子产品的可靠性产生不利影响。例如，如果印制板两条细平行线靠得很近，则会形成信号波形的延迟，在传输线的终端形成反射噪声。因此，在设计印制电路板的时候，应注意采用正确的方法，遵守PCB设计的一般原则，并应符合抗干扰设计的要求。 一、PCB设计的一般原则

Cadence软件介绍

Cadence软件介绍 Cadence 是一个大型的EDA 软件，它几乎可以完成电子设计的方方面面，包括ASIC 设计、FPGA 设计和PCB 板设计。Cadence 在仿真、电路图设计、自动布局布线、版图设计及验证等方面有着绝对的优势。Cadence 包含的工具较多几乎包括了EDA 设计的方方面面。下面主要介绍其产品线的范围。 1、板级电路设计系统 包括原理图输入、生成、模拟数字/混合电路仿真，fpga设计，pcb编辑和自动布局布线mcm电路设计、高速pcb版图的设计仿真等等。包括： A、Concept HDL原理图设计输入工具, 有for NT和for Unix的产品。 B、Check Plus HDL原理图设计规则检查工具。（NT & Unix） D、Allegro Expert专家级PCB版图编辑工具（NT & Unix) E、SPECTRA Expert AutoRouter 专家级pcb自动布线工具 F、SigNoise信噪分析工具 G、EMControl 电磁兼容性检查工具 H、Synplify FPGA / CPLD综合工具 I、HDL Analyst HDL分析器 J、Advanced Package Designer先进的MCM封装设计工具 2、Alta系统级无线设计 这部分包括： A、SPW (Cierto Signal Processing Work System)信号处理系统。 可以说，spw包括了matlab的很多功能，连demo都有点象。它是面向

电子系统的模块化设计、仿真和实现的环境。它的通常的应用领域包括无线和有线载波通信、多媒体和网络设备。在进行算法设计、滤波器设计、c Code生成、软/硬件结构联合设计和硬件综合的理想环境。 它里面非常有意思的就是信号计算器。 B、HDS (Hardware Design System)硬件系统设计系统 它现在是SPW的集成组件之一。包括仿真、库和分析扩展部分。可以进行spw的定点分析行为级和rtl级的代码生成。 C、Mutimedia多媒体（Multimedia Design Kit) 它可以进行多媒体应用的设计，包括电视会议系统、数字电视等等以及任何种类的图象处理系统的设计。 D、无线技术Wireless（IS-136 Verification Environment) 无线电技术标准系统级验证工具，可以在系统级的抽象层上生成、开发和改进遵守IS-54/136 标准的信号处理算法。在完成硬件结构设计后，就可以使用hds直接生成可综合的hdl描述和相应的标准检测程序（testbench）。 E、IS-95无线标准系统级验证 同上。 F、BONeS网络协议分析和验证的设计工具。 它是一套软件系统，专门用来做多媒体网络结构和协议的设计的。可以用来快速的生成和分析结构单元之间的信息流的抽象模型，并建立一个完整的无线网络的运作模型。例如，用户可以改进atm转换器的算法，并建立其基于微处理器包括高速缓存和内存和总线、通信处理方法的应用模型。 G、VCC 虚拟协同设计工具包 它是用来进行基于可重用的ip核的系统级设计环境。 3、逻辑设计与验证（LDV） LDV包括的模块有：

Allegro IBIS仿真流程

Allegro IBIS仿真流程 2009-09-27 20:08:36| 分类：Pcb | 标签：|字号大中小订阅 https://www.wendangku.net/doc/e811370631.html,/EDA/20090214105502.htm 第一章在Allegro中准备好进行SI 仿真的PCB 板图 1）在Cadence 中进行SI 分析可以通过几种方式得到结果： * Allegro 的PCB 画板界面，通过处理可以直接得到结果，或者直接以*.brd 存盘。 * 使用SpecctreQuest 打开*.brd，进行必要设置，通过处理直接得到结果。这实际与上述方式类似，只不过是两个独立的模块，真正的仿真软件是下面的SigXplore 程序。 * 直接打开SigXplore 建立拓扑进行仿真。 2）从PowerPCB 转换到Allegro 格式 在PowerPCb 中对已经完成的PCB 板，作如下操作： 在文件菜单，选择Export 操作，出现File Export 窗口，选择ASCII 格式*.asc 文件格式，并指定文件名称和路径（图1.1）。 图1.1 在PowerPCB 中输出通用ASC 格式文件

图1.2 PowerPCB 导出格式设置窗口 点击图1.1 的保存按钮后出现图1.2 ASCII 输出定制窗口，在该窗口中，点击“Select All”项、在Expand Attributes 中选中Parts 和Nets 两项，尤其注意在Format 窗口只能选择PowerPCB V3.0 以下版本格 式，否则Allegro 不能正确导入。 3）在Allegro 中导入*.ascPCB 板图 在文件菜单，选择Import 操作，出现一个下拉菜单，在下拉菜单中选择PADS 项，出现PADS IN 设置窗口（图1.3），在该窗口中需要设置3 个必要参数： 图1.3 转换阿三次文件参数设置窗口 i. 在的一栏那填入源asc 文件的目录 ii. 在第二栏指定转换必须的pads_in.ini 文件所在目录（也可将此文件拷入工作目录中，此例） iii. 指定转换后的文件存放目录 然后运行“Run”，将在指定的目录中生成转换成功的.brd 文件。 注：pads_in.ini 所在目录路：.\Psd_14.2\Tools\PCB\bin 中。

AD6.9中提取元件封装的几种方法

AD6.9中提取元件封装的几种方法 在电路板设计中，封装是否准确，合适美观对最终设计结果有很大影响。对于自制元件，如何快速准确地绘制封装呢？当然最简单的方法是利用查找功能找到已有的或者类似的封装提取出来稍作修改使用，其次是利用工具中的元件封装向导，根据图示的尺寸输入相应数值自动生成封装。提取封装的操作主要有以下几种办法。 1。找到封装所在的库文件，打开后从Pcb library面板中选中相应n个封装， 右键菜单选复制，然后打开自己的封装库，点开Pcb library面板执行右键菜单中的Paste n Components粘贴n个封装，当然也可以用Ctrl + C,Ctrl + V来 复制粘贴，不过这样偶尔会“失灵”。对于软件自带的集成元件库，在打开时候会提示要进行什么操作，选择提取资源就可以打开为一个原理图库和一个封装库来使用了，复制粘贴的办法如上。 2。其实封装也在于积累，在平时，看到别人电路板中有漂亮精巧的封装，也可 以提取出来为我所用。执行设计菜单中的生成PCB库命令，软件会自动提取电路板中的封装并生成一个元件库，然后要做的和上面的一样了，找到你想要的封装然后复制粘贴保存。 3。从PCB中提取单个封装。先生成PCB封装库再复制封装的办法虽然能将好的 封装一网打尽，可是大多数时候会比较麻烦，查找不便，更多时候我们仅仅是需要使用其中的一两个封装。这时候就可以在PCB中选中要提取封装的元件，复制，切换到自己的封装库，点开Pcb library面板粘贴或者新建一个封装后粘贴到封装中，这两种操作的不同之处是前一种可以保留封装的相关信息，如描述、高度等，而后一种却只是保留了封装。其实这样复制粘贴还有一个妙用，自己做的Logo、签名之类也可以用这样的方法制作成一个封装保存，在以后的使用中，更加方便。我之前都是用bmp2pcb那个小软件生成Logo，保存在一个PCB文件中，每次需要用的时候打开复制粘贴，因为其中的元素是散的每次都要全部选中了才能挪动或者复制粘贴，使用起来比较麻烦。当然，Logo的制作流程也比较复杂，有空再总结吧。

基于Cadence的电源完整性仿真步骤

目录 1.设置电路板的参数 (2) 1.1调用设置向导 (2) 1.2板框（Board Outline） (3) 1.3 Stuck-up设置 (3) 1.4 DC Net-Plane Association (4) 1.5 DC Power Pair Setup (5) 1.6选择去耦电容 (5) 1.7选择电容模型 (6) 2.单节点仿真 (7) 3.多节点仿真 (9) 3.1网格化电源平面 (9) 3.2设置多节点仿真的参数 (9) 3.3放置元件 (10) 3.4进行多节点仿真 (11)

1.设置电路板的参数 在Allegro PCB PI 610中打开要仿真的电路板，在这里以UL2为例介绍，仿真其VCC33电源平面的完整性，如图1-1所示： 图1-1 UL2的PCB图 1.1调用设置向导 在PCB PI 610中选择“Analyze”→“Power Integrity”出现提示对话框，点击“确定” 后出现设置向导窗口，如图1-2所示： 图1-2 电源完整性设置向导

1.2板框（Board Outline） 点击“Next”进入设置向导里的“Board Outline”窗口，如图1-3所示： 图1-3 Board Outline窗口 PI 610需要一个板框来进行布局和电源平面提取。如果板框不完整或不存在，则上图的右上角会有信息显示。 1.3 Stack-up设置 点击“Next”进入设置向导里的“Stack-up”窗口，如图1-4所示： 图1-4 Stack-up窗口

PI 610需要叠层关系来计算电源对从而为平面建模。如果叠层不存在或者不包含平面层，则屏幕右上角会有信息显示。 在这里可以调整叠层关系（Edit stack-up）或从另一个设计中导入（Import stack-up）。 屏幕右上角会有相应的示意图，如图1-5所示： 图1-5叠层视图 当不勾选“Physical view”时，各层均一显示；勾选后各层按比例显示。 1.4 DC Net-Plane Association 点击“Next”进入设置向导里的“DC Net-Plane Association”窗口，如图1-6所示： 图1-6 DC Net-Plane Association窗口