数电EDA大作业一报告

EDA课程设计——函数信号发生器

EDA课程设计——函数信号发生器 实验报告 学院（系） 专业、班级 学生姓名 学号 小组其他队员： 指导教师

（1）实验要求 （2）总体设计思路 （3）程序仿真 （4）实验结果 （5）心得体会 一．实验要求 （1）利用VHDL语言设计一个多功能信号发生器，可以产生正弦波，三角波，锯齿波和方波的数字信号。

（2）焊接一个D/A转换器，对输出的数字信号转换成模拟信号并在示波器上产生波形。 （3）在电路板上可以对波形进行选择输出。 （4）在电路板上可以对波形的频率与幅度进行调节。 二．总体设计思路 信号发生器主要由分频，波形数据的产生，四选一多路选择，调幅和D/A转换五个部分组成。 总体框架图如下： （1）分频 分频器是数字电路中最常用的电路之一，在FPGA的设计中也是使用效率非常高的基本设计。实现的分频电路一般有两种方法：一是使用FPGA芯片内部提供的锁相环电路，如ALTERA提供的PLL（Phase Locked Loop），Xilinx提供的DLL（Delay Locked Loop）；二是使用硬件描述语言，如

VHDL、Verilog HDL等。本次我们使用VHDL进行分频器设计，将奇数分频，和偶数分频结合起来，可以实现50%占空比任意正整数的分频。 分频器原理图： 在我们本次试验中的实现即为当按下按键时，频率自动减半。如当输入为100MHZ，输出为50MHZ。 （2）信号的产生。 根据查找资料，我们最终确定了在QUARTUS中波形数据产生的方法，即利用地址信号发生器和LPM_ROM模块。ROM 的地址信号发生器，有七位计数器担任。LPM_ROM底层是FPGA 中的M4K等模块。然后在VHDL顶层程序设计中将两部分调用从而实现信号的发生。ROM中存放不同的初始化MIF文件（存放不同波形的数据）从而产生不同的波形。 信号产生模块：

函数信号发生器的设计 EDA课程设计

摘要 本说明书首先介绍了VHDL语言的特点及发展史；接着简要说明了D/A接口（函数发生器）的工作原理及设计思想和设计方案的确定；然后着重解释了使用VHDL语言设计D/A接口（函数发生器）的具体操作步骤及主要流程。为了更加详细的解释清楚主要流程在本课程设计说明书中还附加了相应的图片。最后还附加了实现设计的VHDL源程序。 关键词：VHDL D/A接口设计

绪论 EDA是电子设计自动化(Electronic Design Automation)的缩写。EDA技术就是依赖功能强大的计算机，在EDA工具软件平台上，对以硬件描述语言 HDL(Hardware Description Language)为系统逻辑描述手段完成的设计文件，自动地完成逻辑编译、化简、分割、综合、布局布线以及逻辑优化和仿真测试，直至实现既定的电子线路系统功能。EDA技术使设计者的工作仅局限于利用软件的方式来完成对系统硬件功能的实现，可以说EDA技术的产生与发展是电子设计技术的一个巨大进步。EDA技术融合了众多电子设计技术和计算机辅助技术，使得它在现代电子学方面的应用越来越广泛，也成为电子、电气类大学生必须熟练掌握的一种设计工具。 硬件描述性语言HDL是EDA技术的重要组成部分，常见HDL的有VHDL、HDL、ABEL、Verilog、AHDL、SystemC等。其中VHDL、Verilog在现在的EDA 设计中使用的最多，也拥有了几乎所有主流EDA工具的支持，而相对于其他语言VHDL更加完善。VHDL是英文全名是VHSIC(Very High Speed Integrated Circuit) Hardware Description Language,是硬件描述语言的业界标准之一。它作为一个规范语言和建模语言，具有与具体硬件电路无关及设计平台无关的特性，而且还有很强的电路行为描述和建模能力，能从多个层次的数字系统进行建模和描述，从而大大简化了硬件设计的任务，提高了设计效率和可靠性。 D/A转换器的功能是把二进制数字信号转换为与其数值成正比的模拟信号。AD558是并行8位D/A转换芯片，应用CPLD可以完成对AD558的控制。CPLD 与CPLD结合之后可以完成函数发生器的基本功能：波形输出。要实现这种结合就需要应用VHDL语言完成D/A接口的设计。通过合适的VHDL语言可以完成递增斜波、递减斜波、三角波、递增阶梯波的输出。

EDA大作业

信号发生器的设计 要求： (1) 产生方波、三角波、锯齿波、正弦波 （2）产生波形的模式可选 （3）频率为10KHz 设计方案： 1.总体设计思路 1.1 设计步骤 此设计将按模块式实现，据设计要求，设计总共分四大步份完成：（1）产生波形（四种波形：方波、三角波、矩形波和锯齿波）信号；（3）频率为10KHZ 幅度固定； 1.2设计思想 利用VHDL编程，依据基本数字电路模块原理进行整合。系统各部分所需工作时钟信号由输入系统时钟信号得到。总体设计框图如下图1所示： 波形输出

2. 方案论证 2.1方案 采用VHDL语言来编程，然后下载文件到FPGA来实现。VHDL语言是电子设计领域的主流硬件描述语言,具有很强的电路描述和建模能力，能从多个层次对数字系统进行建模和描述，从而大大降低了硬件设计任务，提高了设计效率和可靠性,要比模拟电路快得多。该方案是利用FPGA具有的静态可重复编程和动态在系统重构的特性，使得硬件的功能可以像软件一样通过编程来修改，极大地提高了电子系统设计的灵活性和通用性，设计图如图2。 图2 FPGA总体设计图 (需要修改) 通过FPGA软件扫描方式将波形数据读出传输给DAC0832（为8分辨率的D/A 转换集成芯片㈠ ）产生波形输出。这种方法在软、硬件电路设计上都简单，且与 我们的设计思路紧密结合。 3硬件选择 4软件设计 4.1.1波形产生模块 本设计用VHDL语言根据傅立叶函数采集点进行扫描，分别产生正弦波、三角波和矩形波。以下介绍各种常用周期信号的傅立叶函数展开式。 4.1.3正弦波 （1）设计思想 正弦波发生分为两个步骤，即正弦波幅值采样存储和正弦波波形的还原输出。幅值采样是将一个周期正弦波进行64等分，如图3所示，将64个采样点

EDA作业

1.简单PLD器件包括哪几种类型的器件？他们之间有什么相同点和 不同点？ 答：PLD器件一般可分为4种：PROM、PLA、PAL、GAL器件 相同点： 简单PLD的典型结构是由与非门阵列、或门阵列组成，能够以“积之和” 的形式实现布尔逻辑函数，因为其任意一个组合逻辑都可以用“与或”表达式来描述，所以能够完成大量的组合逻辑功能，并且具有较高的速度和较好的性能。 不同点： PROM：（1）与阵列固定，或阵列可编程 （2）当输入的数目太大时，器件功耗增加，巨大阵列开关时间也会导 致其速度缓慢，但其价格低，易于编程，没有布局、布线问题，性能 完全可以预测。 PLA：（1）与阵列和或阵列都可编程 （2）由于与阵列可编程，使得PROM中由于输入增加而导致规模增加的问题不复存在，从而有效地提高芯片的利用率，其用于含有复杂的随 机逻辑值换的场合是较为理想，但其慢速特性和相对高的价格妨碍了 它被广泛使用。 PAL：（1）或阵列固定，与阵列可编程 （2）与阵列可编程特性使输入项可以增多，而固定的或阵列又使器件得以简化。在这种结构中，每个输出是若干乘积项之和，乘积项数目有 时固定的。其结构对于大多数逻辑函数是有效的，同时此结构也提供 了较高的性能和速度,一度成为PLD发展史的主流。 GAL：其吸收先进的浮栅技术，并与CMOS的静态RAM结合，成了E2PROM 技术，从而使GAL具有了可电擦写、可重复编程、可设置加密功能。 GAL的输出可由用户来定义，他的每个输出端都集成着一个可编程的 输出逻辑宏单元。 2.Altera公司MAX7000系列CPLD有什么特点？ MAX7000系列是高密度、高性能的CMOS CPLD，采用先进的0.8umCMOS EEPROM技术制造，它提供600~5000可用门，引线端子到引线端子的延时为6ns，计数器频率可达151.5MHz，它主要有逻辑阵列块、宏单元、扩展乘积项、可编程连线阵列和I/O控制模块组成。

(完整word版)EDA计算器设计大作业

计算器设计 专业：电子信息工程 设计者：

摘要 本文介绍了一个简单的计算器的设计，该设计采用了现场可编程逻辑器件FPGA设计，并基于VHDL语言实现加减乘除功能，并用十进制显示在数码管上。系统由计算部分、输入部分、选择部分、输出部分组成，计算部分为加法器、减法器、乘法器和除法器组成。使用Altera公司的QuartusII开发软件进行功能仿真并给出仿真波形，并下载到试验箱,用实验箱上的按键开关模拟输入，用数码管显示十进制计算结果。通过外部按键可以完成四位二进制数的加、减、乘、除四种运算功能，其结果简单，易于实现。 关键字：VHDL，计算器，QuartusII

目录 一．实验目的 (4) 二、流程图 (4) 三．顶层原理图 (5) 四、各个模块 (6) (1)加法器模块 (6) 1、封装元件 (6) 2、加法器程序 (7) 3、仿真结果 (7) （2）减法器模块 (8) 1、封装元件 (8) 2、减法器程序 (9) 3、仿真结果 (10) 4、硬件运行结果 (11) （3）乘法器模块 (12) 1、封装元件 (12) 2、乘法器的设计思想 (12) 3、乘法器程序 (13) 4、仿真结果 (14) 5、硬件运行结果 (14) （4）除法器模块 (15) 1、封装元件 (15) 2、除法器设计思想 (15) 3、除法器程序 (16) 4、仿真结果 (16) 5、硬件运行结果 (17) （5）8位除法器 (18) 1、封装元件 (18) 2、8位除法器设计思想 (18) 3、8位除法器程序 (19) 4、仿真结果 (21) （6）数码管七段译码电路 (22) 1、封装元件 (22) 2、共阴极七段显示码十六进制转换表 (22) 3、七段译码器程序 (23) 4、仿真结果 (23) （7）选择模块 (24) 1、封装元件 (24) 2、程序 (25) 五、管脚锁定 (25) 六、小结与收获 (26)

EDA课程设计-正弦信号发生器的设计

《EDA技术》设计报告 设计题目正弦信号发生器的设计 院系：信息工程学院 专业：通信工程____ 学号： 姓名：__________

一．设计任务及要求 1.设计任务: 利用实验箱上的D/A 转换器和示波器设计正弦波发生器，可以在示波器上观察到正弦波 2.设计要求: （1） 用VHDL 编写正弦波扫描驱动电路 （2）设计可以产生正弦波信号的电路 （3）连接实验箱上的D/A 转换器和示波器，观察正弦波波形 二．设计方案 （1）设计能存储数据的ROM 模块，将正弦波的正弦信号数据存储在在ROM 中，通过地址发生器读取，将正弦波信号输入八位D/A 转化器，在示波器上观察波形 （2）用VHDL 编写正弦波信号数据，将正弦波信号输入八位D/A 转化器，在示波器上观察波形 三．设计框图 图 1 设计框图 信号发生器主要由以下几个部分构成：计数器用于对数据进行采样，ROM 用于存储待采样的波形幅度数值，TLV5620用于将采集的到正弦波数字量变为模拟量，最后通过示波器进行测量获得的波形。其中，ROM 设置为7根地址线，8个数据位，8位并行输出。TLV5260为串行输入的D/A 转换芯片，因此要把ROM 中并行输出的数据进行并转串。 四．实现步骤 1.定制ROM 计 数 器 7根地址线 8 位 R O M 并转串输出 CLK TLV5620D/A 转换 RST

ROM的数据位选择为8位，数据数选择128个。利用megawizard plug-in manager定制正弦信号数据ROM宏功能块，并将上面的波形数据加载于此ROM中。如图3所示。 图2 ROM存储的数据 图3 调入ROM初始化数据文件并选择在系统读写功能 2.设计顶层

青岛理工大学eda作业

EDA上机实验报告 实验1：T触发器 一、实验目的 1、认识T触发器。 2、掌握T触发器的逻辑功能和动作特点。

3、利用VHDL软件实现具有T触发器的数字电路。 二、实验原理 设计的是一个不带置位的T触发器，数据输入端为t,时钟输入端为clk，两个反相的输出端a,b。 当t=0时，T触发器保持前一状态的值； 当t=1时，T触发器状态在时钟边沿（上升沿）的作用下发生翻转。 三、程序及仿真图 library ieee; use ieee.std_logic_1164.all; entity T is port(t, clk: in std_logic; a: out std_logic; b: out std_logic); end T; architecture Behavioral of T is signal buf: std_logic:= '0'; begin process(clk) begin if clk' event and clk = '1' then if(t ='1') then buf <= not buf;

else buf <= buf; end if; end if; end process; a <= buf; b <= not buf; end Behavioral; 信号t的设置： 参数设置：

仿真图： 四．实验遇到的难点以及解决方法

开始输入程序的时候，综合总是显示正确，但是无法仿真成功，究其原因是没有对信号buf赋初值。在程序综合的时候，信号的初 值不是必须的，综合时初值是被忽略的，如果没有给信号buf赋初值，可成功综合但不能成功仿真，一定要注意这一点。 实验2函数发生器 一、实验原理及方法 脉冲发生器就是要产生一个脉冲波形，而可控脉冲发生器则是 要产生一个周期和占空比可变的脉冲波形。可控脉冲发生器的 实现原理比较简单，可以简单的理解为一个计数器对输入的时 钟信号进行分频的过程。通过改变计数器的上线来达到改变周 期的目的，通过改变电平翻转的阀值来达到改变占空比的目的。 二、VHDL实现 1、程序实现过程： entity hanshu is port(clk, reset: in std_logic; q: out std_logic_vector(7 downto 0)); end hanshu; architecture a of hanshu is

eda课程设计 信号发生器

目录 1. 引言 (1) 2. VHDL语言及Quartus II软件介绍 (2) 2.1 VHDL语言 (2) 2.2 Quartus II软件 (2) 3.总体设计思想及流程 (3) 4. 具体程序实现模块 (4) 4.1倍频器模块 (4) 4.2主程序模块 (4) 4.3 波形显示模块 (5) 4.4频率显示模块 (5) 5. 软件仿真 (6) 6. 硬件显示 (7) 7. 总结与体会 (8) 参考文献 (9) 附录 (10) 附录1. 整体系统原理图 (10) 附录2. 主程序 (11)

1. 引言 信号发生器是一种能够产生多种波形，如三角波、方波、锯齿波、正弦波的仪器。信号发生器在电路实验和设备检测以及通信、雷达、导航、宇航等领域有广泛的应用。正因为其在生活中应用的重要性，人们它做了大量的研究，总结出了许多实现方式。可以基于FPGA 、VHDL、单片机、DOS技能、数字电路等多种方法实现。简易信号发生器是信号发生器的一种。可以实现信号发生器的一些基本功能。本次课程设计要求设计的是一种简易信号发生器。 在本设计中要求设计的简易信号发生器是采用VHDL来实现的简易多功能信号发生器。它能产生正弦波,三角波和方波。且对各种波形的要求如下：（1）设计任意信号发生器，使之能够生成正弦波、三角波和方波； （2）电路的外部频率为40MHz，要求信号发生器可产生0-1KHz、 1KHz~10KHz、10KHz~1MHz三档频率的信号； （3）要求具有波形选择和频率选择的功能； （4）在同一频率档内，可实现频率的加减； （5）要求显示波形的同时能够进行频率的调节； （6）要求能够显示波形：A——正弦波；B——三角波；C——方波； （7）要求能够显示频率值； （8）可用示波器进行波形的观测。

EDA作业详解

《EDA技术(II)》课程论文 题目：基于VHDL的数字频率计设计学院：信息与电气工程学院 专业：电气工程及其自动化 姓名：曹家华182440027 王媛182440033 高琳185140054 指导教师：郑伟 成绩： 完成日期：2016 年7 月10 日

随着电子技术的发展，当前数字系统的设计正朝着速度快、容量大、体积小、重量轻的方向发展。推动该潮流迅猛发展的引擎就是日趋进步和完善的设计技术。目前数字频率计的设计可以直接面向用户需求，根据系统的行为和功能要求，自上至下的逐层完成相应的描述、综合、优化、仿真与验证，知道生成器件。上述设计过程除了系统行为和功能描述以外，其余所有的设计过程几乎都可以用计算机来自动地完成，也就是说做到了电子设计自动化（EDA）这样做可以大大地缩短系统的设计周期，以适应当今品种多、批量小的电子市场的需求，提高产品的竞争能力。 1．设计内容 分析数字频率计的功能，完成功能模块的划分，分别用VHDL语言完成底层模块的设计和以原理图的方法完成顶层模块的设计，分别对各个模块以及顶层模块进行仿真分析，最后在硬件开发平台上进行测试。 2．设计原理 频率信号易于传输，抗干扰性强，可以获得较好的测量精度。因此，频率检测是电子测量领域最基本的测量之一。频率计的基本原理是用一个频率稳定度高的频率源作为基准时钟，对比测量其他信号的频率。通常情况下计算每秒内待测信号的脉冲个数，即闸门时间为1s。闸门时间可以根据需要取值，大于或小于1S都可以。闸门时间越长，得到的频率值就越准确，但闸门时间越长，则每测一次频率的

间隔就越长。闸门时间越短，测得的频率值刷新就越快，但测得的频率精度就受影响。一般取1s作为闸门时间。 3.设计功能 四位十进制数字频率计用四组七段译码显示的数字频率计，其频率测量范围为1Hz～10kHz。采用记忆显示的方法，即在测量过程中不刷新数据，等数据过程结束后才显示测量结果，给出待测信号的频率值，并保存到下一次测量结束，显示时间不少于1秒。 4.频率计方案的设计 根据频率计的测频原理，可以选择合适的时基信号即闸门时间，对输入被测信号脉冲进行计数，实现测频的目的。在这个设计前，我们加入了一项测试周期的功能。在实验过程中，要在频率计提供的基信号和输入信号之间做出选择，充当时基信号即闸门时间。当测频率的时候，要以输入信号作为时钟信号，因为输入信号的频率大于频率计提供的基准频率，在频率计提供的基准信号周期内，计算输入信号的周期数目，再乘以频率计基准频率，就是输入信号的频率值了。此时的时基信号为频率计的基准信号。当测周期的时候，要以频率及提供的基准信号作为时钟信号，因为频率及提供的时基频率大于输入信号的频率，在输入信号周期内，计算频率计提供的基准信号的周期数目，再乘以基准信号频率，就是输入信号的周期值了。此时的时基信号为输入信号。 ㈠方案设计思路 1.时基的设计

EDA--调频信号发生器

湖南人文科技学院 课程设计报告 课程名称：VHDL语言与EDA课程设计 设计题目：调频信号发生器 系别：信息学院 专业：电子信息工程 班级：一班 学生姓名: 姚靖瑜何渡余建佳 学号: 13409112 13409115 13409120 起止日期: 2016年6月16日 指导教师:姚毅 教研室主任：

指导教师评语： 指导教师签名：年月日 成绩评定 项目权重 成绩 1、设计过程中出勤、学习态度等方面 2、课程设计质量与答辩 3、设计报告书写及图纸规范程度 总成绩 教研室审核意见： 教研室主任签字：年月日教学系审核意见： 主任签字：年月日

摘要 本文介绍一种利用EDA技术和VHDL语言，在QuartusⅡ环境下，设计的一种调频信号发生器。EDA 技术是以大规模可编程逻辑器件为设计载体,以硬件描述语言为系统逻辑描述的主要表达方式，以计算机、大规模可编程逻辑器件的开发软件及实验开发系统为设计工具,通过有关开发软件,自动完成用软件的方式设计的电子系统到硬件系统实现,最终形成集成电子系统或专用集成芯片的一门新技术。介绍一种基于DDS 原理,并采用FPGA 芯片和VHDL 开发语言设计的任意函数调频的任意波形信号发生器,给出了设计方案和在GW48 CK型EDA 集成电路开发系统上实现的实验结果。 关键词:调频；信号发生器；DDS；FPGA；VHDL；QuartusⅡ

目录 设计要求 (1) 1、方案论证与对比 (1) 1.1方案对比 (1) 1.2方案选择 (2) 2、工作原理及过程 (2) 2.1DDS的基本原理 (2) 2.2基本流程图 (3) 3、模块设计 (3) 3.1MATLAB设计 (3) 3.1.1 顶层原理图设计 (3) 3.1.2 Smulink模型仿真 (4) 3.1.3 Signalcompiler的使用 (4) 3.2Q UARTUS II设计 (6) 3.2.1 顶层原理图模块 (6) 3.2.2 高速A/D转换器TLC5510 (6) 3.2.3 调试与操作说明 (7) 3.2.4 顶层文件设计 (8) 4、问题分析 (9) 5、心得体会 (9) 6、元件清单 (10) 7、致谢 (10) 参考文献 .................................................................................................. 错误！未定义书签。附录一AD5510控制程序 .. (11) 附录二顶层文件程序 (12)

EDA课程设计_多功能波形信号发生器

目录 摘要 (1) 一、设计要求 (3) 三、系统设计思路 (4) 3.1 波形函数发生装置的选择 (4) 3.2 波形输入输出控制方式的选择 (5) 四、各模块设计及仿真 (6) 4.1函数发生模块 (6) 4.1.1 正弦波模块 (6) 4.1.2 方波模块 (7) 4.1.3 递增锯齿波模块 (9) 4.1.4 递减锯齿波模块 (10) 4.1.5 阶梯波模块 (12) 4.1.6 三角波模块 (13) 4.2调控模块 (15) 4.2.1波形输出控制单元 (15) 4.2.2波形输入控制单元 (16) 4.2.3频率控制单元 (18) 4.2.4幅度控制单元 (20) 4.3 D/A转换器 (21) 4.4 总电路 (24) 五、硬件测试 (25)

5.1编译 (25) 5.2 引脚的锁定 (26) 5.3编程下载 (27) 5.4 硬件验证 (28) 六、课程设计心得体会 (31) 参考文献 (32) 附录 (33) 摘要 本次设计课题为应用VHDL语言及MAX+PLUSII软件提供的原理图输入设计功能，组合电子线路的设计加以完成一个任意波形信号发生器。它具有结构紧凑，性能稳定，设计结构灵活，方便进行多功能组成的特点，经济实用，成本低廉的特点。可产生正弦波、方波、三角波、递增锯齿波、递减锯齿波以及阶梯波，并可使用示波器观察波形。实现了系统信号实时快速测量，也为其广泛应用于实际领域创造了条件。 在实现过程中，将整体功能模块化，分为函数发生模块和调控模块。在调控模块中实现了调频调幅以及对于波形的输入输出控制。对于D/A转化器，本实验选择的是TLC7528，利用简单的8进制计数控制CS和WR端口的同步输出， 实现数模转换的同时，保持相应位的同步实现。 在课程设计中遇到了诸多困难，在用示波器显示波形时，却总是得不到稳定的波形，后来发现在输入控制中，仅需要3位二进制数即能完成简单的8进制计数，自己却习惯性的用了8位，这使得分频现象严重，更改后即得到了了稳定的

EDA实验 函数信号发生器

EDA设计实验 题目：函数信号发生器 作者： 所在学院：信息科学与工程学院 专业年级： 指导教师： 职称： 2011 年 12 月 11 日

函数信号发生器 摘要：函数信号发生器在生产实践和科技领域有着广泛的应用。本设计是采用了EDA技术设计的函数信号发生器。此函数信号发生器的实现是基于VHDL语言描述各个波形产生模块，然后在QuartusⅡ软件上实现波形的编译，仿真和下载到Cyclone芯片上。整个系统由波形产生模块和波形选择模块两个部分组成。最后经过QuartusⅡ软件仿真，证明此次设计可以输出正弦波、方波、三角波，锯齿波，阶梯波等规定波形，并能根据波形选择模块的设定来选择波形输出。 关键字：函数信号发生器；Cyclone；VHDL；QuartusⅡ 引言： 函数信号发生器即通常所说的信号发生器是一种常用的信号源，广泛应用于通信，雷达，测控，电子对抗以及现代化仪器仪表等领域，是一种为电子测量工作提供符合严格要求的电信号设备是最普通、最基本也是应用最广泛的电子仪器之一，几乎所有电参量的测量都要用到波形发生器。随着现代电子技术的飞速发展，现代电子测量工作对函数信号信号发生器的性能提出了更高的要求，不仅要求能产生正弦波、方波等标准波形，还能根据需要产生任意波性，且操作方便，输出波形质量好，输出频率范围宽，输出频率稳定度、准确度、及分辨率高等。本文基于

EDA设计函数信号发生器，并产生稳定的正弦波、方波、锯齿波、三角波、阶梯波。 正文： 1、Quartus II软件简介 1）Quartus II软件介绍 Quartus II 是Alera公司推出的一款功能强大，兼容性最好的EDA工具软件。该软件界面友好、使用便捷、功能强大，是一个完全集成化的可编程逻辑设计环境，具有开放性、与结构无关、多平台完全集成化丰富的设计库、模块化工具、支持多种硬件描述语言及有多种高级编程语言接口等特点。 Quartus II是Altera公司推出的CPLD/FPGA开发工具，Quartus II提供了完全集成且与电路结构无关的开发包环境，具有数字逻辑设计的全部特性，包括：可利用原理图、结构框图、VerilogHDL、AHDL和VHDL完成电路描述，并将其保存为设计实体文件；芯片平面布局连线编辑；功能强大的逻辑综合工具；完备的电路功能仿真与时序逻辑仿真工具；定时/时序分析与关键路径延时分析；可使用SignalTap II逻辑分析工具进行嵌入式的逻辑分析；支持软件源文件的添加和创建，并将它们链接起来生成编程文件；使用组合编译方式可一次完成整体设计流程；自动定位编译错误；高效的期间编程与验证工具；可读入标准的EDIF网表文件、VHDL网表文件和Verilog网表文件；能生成第

简易信号发生器的设计实现

EDA课程设计简易信号发生器的设计实现 小组成员：XXXXXX XXXXX 专业：XXXXX 学院：机电与信息工程学院指导老师：XXXXXX 完成日期：XX年XX月XX日

目录 引言 (3) 一、课程设计内容及要求 (3) 1、设计内容 (3) 2、设计要求 (3) 二、设计方案及原理 (3) 1、设计原理 (3) 2、设计方案 (4) （1）设计思想 (4) （2）设计方案 (4) 3、系统设计 (5) （1）正弦波产生模块 (5) （2）三角波产生模块 (6) （3）锯齿波产生模块 (6) （4）方波产生模块 (6) （5）波形选择模块 (6) （6）频率控制模块 (6) （7）幅度控制模块 (6) （8）顶层设计模块 (7) 三、仿真结果分析 (7) 波形仿真结果 (7) 1、正弦波仿真结果 (7) 2、三角波仿真结果 (8) 3、锯齿波仿真结果 (8) 4、方波仿真结果 (8) 5、波形选择仿真结果 (9) 6、频率控制仿真结果 (9) 四、总结与体会 (10) 五、参考文献 (10) 六、附录 (11)

简易信号发生器 引言 信号发生器又称信号源或振荡器，在生产实践和科技领域中有着广范的应用。它能够产生多种波形，如正弦波、三角波、方波、锯齿波等，在电路实验和设备检验中有着十分广范的应用。 本次课程设计采用FPGA来设计多功能信号发生器。 一、课程设计内容及要求 1、设计内容 设计一个多功能简易信号发生器 2、设计要求 （1）完成电路板上DAC的匹配电阻选择、焊接与调试，确保其能够正常工作。 （2）根据直接数字频率合成（DDFS）原理设计正弦信号发生器，频率步进1Hz，最高输出频率不限，在波形不产生失真（从输出1KHz正弦转换为输出最高频率正弦时，幅度衰减不得大于10%）的情况下越高越好。频率字可以由串口设定，也可以由按键控制，数码管上显示频率傎。 （3）可以控制改变输出波形类型，在正弦波、三角波、锯齿波、方波之间切换。 （4）输出波形幅度可调，最小幅度步进为100mV。 二、设计方案及原理 1、设计原理 （1）简易信号发生器原理图如下

电子科大20春《EDA技术》在线作业1

电子科大20春《EDA技术》在线作业1 一、单选题 1.在VHDL中，结构体内部是由（）语句组成的。 A.顺序 B.并行 C.顺序和并行 D.任何 正确答案：A 2.库（LIBRARY）包括哪几大类 A.IEEE 库、STD 库、面向ASIC的库、用户定义库 B.IEEE 库、STD 库、WORK库、用户定义库 C.IEEE 库、STD 库、WORK库、面向ASIC的库、用户定义库 D.STD 库、WORK库、面向ASIC的库、用户定义库 正确答案：C 3.下面哪一条命令是MAXPLUSII在时序仿真时执行加载节点的命令（）。 A.file- set project to current file B.assign-pin/location chip C.node-enter node from SNF D.file-create default symbol 正确答案：C 4.在元件例化语句中，用_______符号实现名称映射，将例化元件端口声明语句中的信号与PORT MAP （）中的信号名关联起来。 A.= B.:= C.<= D.=> 正确答案：D 5.EAB中RAM的大小可灵活配置，Altera FLEX 10K 系列器件中的EAB作RAM用时，有哪几种配置模式 A.512x8，1024x4，2048x2，4096x1 B.256x8，512x4，1024x2，2048x1 C.256x4，512x2，1024x1 D.256x16，512x8，1024x4，2048x2 正确答案：B 6.下列关于变量的说法正确的是 A.变量是一个局部量，它只能在进程和子程序中使用。 B.变量的赋值不是立即发生的。 C.在进程的敏感信号表中，既可以使用信号，也可以使用变量。 D.变量赋值的一般表达式为目标变量名表达式。 正确答案：A 7.进程语句的启动条件是 A.wait语句或敏感信号量 B.wait语句

EDA实验-正弦信号发生器的设计说明

学生实验报告 系别电子信息学院课程名称《EDA综合实验》 班级12通信实验名称正弦信号发生器的设计 实验时间 2014年5 月日 学号2012 指导教师王红航 成绩批改时间2014年月日 报告容 一、实验目的和任务 进一步熟悉QuartusII及其LPM_ROM与FPGA硬件资源的使用方法。 二、实验原理介绍 EDA是电子设计自动化，对象是数字电路设计，而证选择、新号发生器的设计却是一个模拟电路设计，因此需要用到D/A转换器。 根据正弦信号发生器的波形，得知该试验的输入为时间，而输出为振幅。如果将正弦波的振幅放在存储单元为64的ROM中，根据ROM的功能得知，ROM中的数据与地址是一一对应的关系，因此设计由时间和振幅的对应关系转换为时间和地址的对应关系。据此，要得到正弦信号，需要设计一个6位二进制计数器。下图为总体设计框图： 在许多实用情况下，必须使用宏功能模块才能使用一些Altera特定期间的硬件功能，例如各类片上存储器、DSP模块等等。这些可以以图形或硬件描述语言模块形式方便调用的宏功能块，使得基于EDA技术的电子设计的效率和可靠性有了很大的提

高。 LPM是参数可设置模块库（Library of Parameterized Modules）的英语缩写。根据实际电路的设计需要，选择LPM库中的适当模块，并为其设定适当的参数，就能满足自己的设计需要，从而在自己的项目中十分方便的调用优秀的电子工程技术人员的硬件设计成果。 LPM功能模块容丰富，每一模块的功能、参数含义、使用方法、硬件描述语言模块参数设置及调用方法都可以在QuartusII中的help中查阅到，方法是选择help→Megafunction/LPM命令。 定制LPM_ROM模块流程： 1、定制初始化数据文件，建立.hex格式文件 （1）打开QuartusII软件，选择“NEW”菜单，在“others”卡片下选择“Hexadecimail（Inter-Format）File”或者“Memory Initialization File”， 如下图所示。 （2）点击图中的OK后，弹出如图所示的图片，改写“Number of words”为64. （3）点击图中OK后，弹出如图所示的图片，按照图的数据讲空白的表格填上

电子科技大学14秋《EDA技术》在线作业3答案

14秋《EDA技术》在线作业3 单选题 一、单选题（共20 道试题，共100 分。） 1. VHDL常用的库是 A. IEEE B. STD C. WORK D. PACKAGE -----------------选择：A 2. 请在下例的语句中选择所需的符号____。signal a,b,c : std_logic;c____a＋b after 10ns; A. :＝ B. <＝ C. ＝＝ D. ＝ -----------------选择：B 3. 下列关于元件例化语句的说法正确的是 A. 位置关联方式与顺序有关，名称关联方式与顺序有关。 B. 位置关联方式与顺序有关，名称关联方式与顺序无关。 C. 位置关联方式与顺序无关，名称关联方式与顺序有关。 D. 位置关联方式与顺序无关，名称关联方式与顺序无关。 -----------------选择：B 4. 符合1987VHDL标准的标识符是 A. 2A B. A+2 C. A_2 D. 22 -----------------选择：C 5. 下面哪个说法是错误的 A. 进程语句与进程语句之间是并行执行的，进程语句内部是顺序执行的 B. 进程语句是可以嵌套使用的 C. 块语句与块语句之间是并行执行的，块语句内部也是并行执行的 D. 块语句是可以嵌套使用的 -----------------选择：B 6. 值为“1110”的标准逻辑矢量，进行ror运算后值为____________ 。 A. 1100 B. 1010 C. 0111 D. 0011 -----------------选择：C 7. 若a=1，b=2，下面程序执行后，a和b的值分别为。architecture rtl of entityName is signal

福师18年2月课程考试《EDA技术》作业考核答案

▆ ■ ■ ■ ■ ■ ■ ■ ■ ■ ■ ■ ■ ▆ ▆福建师范大学网络与继续教育学院 《EDA 技术》（开卷） 姓名： 专业： 学号： 学习中心： 第一题：填空题（每题3分，共30分） 1. EDA 技术的发展分为CAD 、 CAE 和 ___EDA_____三个阶段。 2. EDA 的设计输入主要包括 文本输入、 图形输入 、 波形输入 。 3. 当前最流行的并成为IEEE 标准的硬件描述语言包括： __VHDL__和 Verilog HDL 。 4. 有三种端口类型，分别是 物理端口 、 逻辑端口 和 自定义端口 。 5. 输入和双向端口不能声明为 寄存器 型。 6. 在常量表达示中，二进制是用 B 字母表示，八进制是用 O 字母表示，十六进制是用 H 字母表示。 7. 宽度为1位的变量称为 标量 ，如果在变量声明中没有指定位宽， 则默认为 标量 。线宽大于1位的变量(包括net 型和variable 型)称为 向量 。 8. 表达式：8`h55&&8`haa 的值为 1 ，表达式：8`h55 & 8`haa 的值为多少 0 。 9．语句 out=sel?inl:in0; 表示的意义是： 输出选择in1或in0 。 10．语句{3{a,b}} 表示的意义是： ab 点的坐标 。 第二题：简答题（每题5分，共20分） 1. 什么是IP 复用技术?IP 核对EDA 技术的应用和发展有什么意义? 答：IP 可重复使用的一种功能设计，可节省设计时间、缩短开发周期，避免重复劳动为大规模SOC 设计提供开发基础、和开发平台。IP 核具有规范的接口协议，良好的可移植与可测试性，为系统开发提供了可靠的保证。 2. 基于FPGA/CPLD 的数字系统没计流程包括哪些步骤? 答：1.设计输入，用一定的逻辑表达手段表达出来。 2.逻辑综合，将用一定的逻辑表达手段表达出来的设计经过一系列的操作， 分解成一系列的逻辑电路及对应关系（电路分解）。 3.目标器件的适配，在选用的目标器件中建立这些基本逻辑电路的对应关系（逻辑实现）。 4.目标器件的编程/下载，将前面的软件设计经过编程变成具体的设计系统（物理实现）。 5.仿真/硬件测试，验证所设计的系统是否符合要求。同时，再设计过程中要进行有关“仿真”，即模拟有关设计结果，验证是否与设计构想相符。 3. 说明GAL 的OLMC 有什么特点，它怎样实现可编程组合电路和时序电路? 答：输出逻辑宏单元（Output Logic Macro Cell, OLMC),此结构使得PLD 器件在组合逻辑和时序逻辑中的可编程或可重构性能都成为可能。 GAL16V8型号的器件，它包含了8个逻辑宏单元OLMC ，每一个OLMC 可实现时序电路可编程，而其左侧的电路结构是与阵列可编程的组合逻辑可编程结构。GAL 的OLMC 单元设有多种组态，可配置成专用组合输出、专用输入、组合输出双向口、寄存器输出、寄存器输出双向口等，为逻辑电路设计提供了极大的灵活性。 GAL 的输出逻辑宏单元OLMC 中含有4个多路选择器，通过不同的选择方式可以产生多种输出结构，分别属于3种模式，一旦确定了某种模式，所有的OLMC 都将工作在同一种模式下。下图为其中一种输出模式对应的结构。 4. 阻塞赋值和非阻塞赋值有什么本质的区别? 答：1、阻塞赋值 阻塞赋值用等号（=）表示。为什么称这种赋值为阻塞赋值呢？因为在赋值时先计算RHS 部分的值，这是赋值语句不允许任何别的Verilog 语言的干扰，直到现行的赋值完成时刻，即把RHS 赋值给LHS 的时刻，它才允许别的赋值语句的执行。 一般可综合的赋值操作在RHS 不能设定延时（即使是0延时也不允许）。从理论上讲，它与后面的赋值语句只有概念上的先后，而无实质的延迟。若在RHS 上加延迟，则在延迟时间会阻止赋值语句的执行，延迟后才进行赋值，这种赋值语句是不可综合的，在需要综合的模块设计中不可使用这种风格的代码。 所谓阻塞的概念是指在同一个always 块中，其后面的赋值语句从概念上是在前一句赋值语句结束之后再开始赋值的。 2、非阻塞赋值 非阻塞赋值用小于等于号（<=）表示。为什么称这种赋值为非阻塞赋值呢？因为在赋值开始时计算RHS 表达式，赋值操作时刻结束时更新LHS 。在计算非阻塞赋值的RHS 表达式和更新LHS 期间，其他的Verilog 语句，包括其他的非阻塞赋值语句都可能计算RHS 表达式和更新LHS 。非阻塞赋值允许其他的Verilog 语句同时进行操作。非阻塞赋值可以看作两个步骤的过程：（1）在赋值开始时，计算非阻塞赋值RHS 表达式；（2）在赋值结束时，更新非阻塞赋值LHS 表达式。 非阻塞赋值操作只能用于对寄存器类型变量进行赋值，因此只能用在“initial ”块和“always ”块等过程块中，而非阻塞赋值不允许用于连续赋值。 第三题：程序分析题（每题15分，共30分） 1. 分析程序并画出逻辑电路图及逻辑表达式：

EDA交通灯控制器+函数信号发生器+乐曲演奏电路

EDA课程设计 题目一：交通灯控制器VHDL的设计 题目二：智能函数发生器 题目三：乐曲硬件演奏电路的VHDL设计 专业：通信工程 班级：通信084班

一、设计题目：交通灯控制器VHDL的设计 二、设计目标 1、设计一个交通信号灯控制器，由一条主干道和一条支干道汇合成十字路口，在每个入口处设置红、绿、黄三色信号灯，红灯亮禁止通行，绿灯亮允许通行，黄灯亮则给行驶中的车辆有时间停在禁行线外。 2、红、绿、黄发光二极管作信号灯，。 3、主干道处于常允许通行的状态，支干道有车来时才允许通行。主干道亮绿灯时，支干道亮红灯；支干道亮绿灯时，主干道亮红灯。 4、主、支干道均有车时，两者交替允许通行，主干道每次放行45秒，支干道每次放行25秒，设立45秒、25秒计时、显示电路。 5、在每次由绿灯亮到红灯亮的转换过程中，要亮5秒黄灯作为过渡，使行驶中的车辆有时间停到禁行线外，设立5秒计时、显示电路。 三、设计原理 主系统由三个模块组成，jtd.vhd为顶层文件，其内部包含三个功能模块模块：信号灯主控模块（moore.vhd）、减法计数器模块（jishu.vhd）、译码器模块（led7s.vhd）。 1、选择1HZ时钟脉冲作为系统时钟。 2、45秒、25秒、5秒定时信号用倒计时，计时起始信号由主控电路给出，每当计满所需时间，即向主控电路输出“时间到”信号，转换信号灯状态，由主控电路启、闭三色信号灯 显示结果：十字路口的交通灯控制信号由主控电路给出，能显示十字路口东西、南北两个方向的红、黄、绿灯的指示状态。用两组红、黄、绿三种颜色的灯分别作为东西、南北两个方向的红、黄、绿灯，变化规律为：东西绿灯亮，南北红灯亮→东西黄灯亮，南北红灯亮→东西红灯亮、南北绿灯亮→东西红灯亮，南北黄灯亮→东西绿灯亮，南北红灯亮….，这样依次循环。 东西方向是主干道车道，南北方向是支干道车道，要求两条交叉道路上的车辆交替运行，主干道每次通行时间都设为45秒，支干道每次通行时间都设为25秒。 在绿灯转为红灯时，要求黄灯先亮5秒钟，才能变换运行车道。要求交通灯控制器有复位功能，在复位信号使能的情况下能够实现交通灯的自动复位，并且要求所有交通灯的状态变化，包括复位信号引起的均发生时钟脉冲的上升沿处。

eda大作业.

班级 021039 学号 02103121 EDA报告 题目 VHDL设计初步 学院电子工程学院 专业信息对抗技术 学生姓名 导师姓名

目录 第一章实验部分（秒表） (2) 1、程序设计： (2) 2、程序代码 (2) 3、程序调试 (4) 第二章习题部分 (8) 习题一 (8) 习题二 (8) 习题三 (10) 习题四 (11) 习题五 (12) 习题六 (14) 习题七 (17)

第一章实验部分（秒表） 1、程序设计： 秒表显示共有6位，两位显示分，两位显示秒，十分秒和百分秒各一位。设计时使用一个计数器，随着时钟上升沿的到来循环计数，每计数一次，百分秒位加一，通过百分秒位满十进位来控制十分位的计数，十分位满十进位，依次类推，实现秒表计数。 为实现秒位的计时精确，百秒位必须以0.01秒的时间间隔计数，即时钟的频率是100Hz。为此，本设计采用3MHz的时钟频率通过分频得到100Hz的时钟频率，再送给控制时钟以得到比较精确的CLK信号。其中，时钟信号CLK为3MHz 的时钟频率，分频后得到的时钟为CLK2，输出引脚CLK2和输入引脚CLK2在外部相连，实现将分频后的时钟送入。 2、程序代码 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY MIAOBIAO IS PORT (CLK,CLK1,STA,POS,STO,RST: IN STD_LOGIC; CQ1,CQ2,CQ3,CQ4,CQ5,CQ6 : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); CLK2:OUT STD_LOGIC ); END MIAOBIAO; ARCHITECTURE BEHAV OF MIAOBIAO IS BEGIN PROCESS(CLK) --由频率为3MHz的时钟产生频率为100Hz的时钟VARIABLE NUM:INTEGER RANGE 0 TO 15000;--定义计数器 VARIABLE Q:STD_LOGIC;