ALLEGRO 约束规则设置步骤[图解]

ALLEGRO 约束规则设置步骤[图解]

本文是我对约束规则设置方面的一些理解，希望对新手能有所帮助。由于本人水平有限，错误之处难免，希望大家不吝赐教！

在进行高速布线时，一般都需要进行线长匹配，这时我们就需要设置好constraint 规则，并将这些规则分配到各类 net group 上。下面以 ddr为例，具体说明这些约束设置的具体步骤。

1．布线要求

DDR 时钟:线宽 10mil，内部间距 5mil，外部间距30mil，要求差分布线，必需精确匹配差分对走线误差，允许在＋20mil 以内

DDR 地址、片选及其他控制线：线宽 5mil，内部间距 15mil，外部间距 20mil，应走成菊花链状拓扑，可比 ddrclk 线长 1000－2500mil，绝对不能短

DDR 数据线，ddrdqs，ddrdm线：线宽 5mil，内部间距 15mil，外部间距 20mil，最好在同一层布线。数据线与时钟线的线长差控制在 50mil 内。

2．根据上述要求，我们在 allegro 中设置不同的约束

针对线宽（physical），我们只需要设置 3 个约束：DDR_CLK, DDR_ADDR, DDR_DATA

设置好了上述约束之后，我们就可以将这些约束添加到 net上了。点击 physical rule set 中的 attac h……，再点击右边控制面板中的

more，

弹出对话框

如上图所示，找到 ckn0和 ckp0，点击 apply，则弹出

选中左边列表中的NET_PHYSICAL_TYPE, 在右边空格内输入DDR_CLK, 点击apply，弹出

即这两个 net已经添加上了 NET_PHYSICAL_TYPE 属性，且值为 DDR_CLK.

类似的，可以将 DDR 数据线，数据选通线和数据屏蔽线的 NET_PHYSICAL_TYPE 设为DDR_DATA, DDR 地址线，片选线，和其他控制线的 NET_PHYSICAL_TYPE 设为DDR_ADDR. 上述步骤完成后，我们就要将已经设好的约束分配到这些 net group 上。

如下图点击assignment table……

弹出对话框

如下图所示，我们对不同的信号组选择各自的 physical 约束

有人可能会问，为什么你这还有 area0，area1 啊？这是因为你的这些约束有的地方不可能达到的，比如在 bga 封装的 cpu 内，你引线出来，线间距不可能达到 30，20 甚至 10个 mil。在这些地方，如果你也按照这个约束那么你的 pcb 中的 drc 就不可能消的掉。这时一个解决办法就是把这些地方划为一个 room，然后给他加上 room 属性（即为 room 的名字 area0，1 等等）。针对这些 room内，设定合适的约束（同上）。

针对线间距，由于每个都分为组内间距和组外间距，所以共有 6 个约束：

DDR_CLK_INNER,DDR_CLK_OUTER,…………………………

我们只要对这六个约束设置 line to line 和 line to shape 就可以，分别按上述要求设

置就可以了。

剩下的步骤和 physical 中设置是一样的。不过这时 assignment table 变成了下面这样。

下面就是设置线的等长。这个需要我们到 Ecset 中设置。这些高速线一般都需要端接匹配（数据线由于是双向的，两端都有匹配电阻），所以你的整个 etch 被分成了好几个 net，这时候这些 net 的长度计算就比较麻烦。一种情况就是你设置 XNET,然后对 Xnet 计算长度，我认为这是最省事也是最好的一种办法，还有就是你不管什么 Xnet，分别将各段的长度加起来，算等长。

注：这个时候有个很矛盾的事情，就是你的时钟线如果想定义为差分线来走，即让allegro 自己等间距的一次拉差分线，你就不能将之定义为 Xnet，我自己用的时候是这样的，我在将时钟线对应的 xnet 删除后，时钟线就可以成对的拉，而之前尽管设置好了差分属性，系统也是不认的。不知道大家有没有这个经验。

下面我就讲讲如何设置这些约束，并将这些约束加到对应的 xnet 上。

点击或 setup》electrical constraint spreadsheet，弹出

点击 electrical constraint set》routing》total etch length，右边如上图所示出现 brd 名字，右键点击 brd名字，弹出如下右键菜单

如上图点击 create ECset，则弹出

输入 DDR_ADDR, 点击 ok，则 brd 名字前出现＋号，打开之，可以见到设置好的DDR_ADDR.

现在针对 DDR_ADDR,就可以设定具体的参数了。比如，你可以将最小长度设定为

1600mils，最大长度设为 2500mils。

这个参数的取得其实取决于你的时钟走线拓扑，因为按照走线要求，数据线，地址线等等

都是以时钟线为基准的，所以，你必须先把时钟线布好，至少以后不能做大的改动，除非

你能保证时钟线走线长度不变。这里我们假设你的时钟线长为 1550mil＋10mils，则显然

你的地址线不能短于 1560mils，我们取为 1600mils。

同时我们也可以得到数据线的走线范围为 1525＋25mils。

类似我们设置好时钟和数据线的约束。

至此，我们设置好了线长约束规则。下面的问题就是如何应用这些规则到 net 上去。

设定好了 Xnet 以后，我们就可以在约束管理器中给这些 Xnet 添加约束。

这时，打开 net》routing》total etch length，将右边brd 名前＋打开，下面则是所有的 net名，拖动鼠标选中需要设置约束的那组信号，点击右键，弹出邮件菜单，选中菜单中的ECset Reference ，见下图。

弹出对话框

选中下拉列表中的 DDR_ADDR,则对刚才选中的哪些 xnet 添加上了 DDR_ADDR 约束。

类似的可以添加 DDR_DATA,DDR_CLK约束。

设置 Xnet 主要就是给相关的电阻加上 model 就可以了。

cadence16.6差分约束规则

差分对的约束设置 第一步，差分对的设置 差分对的设置有很多方法，下面介绍两种最常用的方法。 1．点击菜单Logic→Assign Differential Pair... 弹出以下对话框。 点击你想要创建差分对的Net1和Net2,填入差分的名字，点击Add后就成功创建了差分对。 点击Auto Generate按钮后，弹出以下对话框：

在第一个输入框填入Net的主要名字后，在下面的框中填入差分线的标志如N，P。点击Generate即可自动产生差分对。 2.在约束管理器中设置差分对。 在DSN上点击右键，在菜单中选择Create→Differential Pair。即可弹出下面的对话框。

和上一种方法的设置差不多，这里就不再叙述了。 第二步差分对约束规则的设置 差分对各项约束可以在约束管理器中的 Electric→Net→routing→Differential Pair中直接在各差分对上填入各项约束数值就可生效，但更好的方法是创建约束规则后赋给各个差分对。 在DSN上点击右键，在菜单中选择Create→Electrical CSet后，弹出下面的对话框; 输入规则名后点Ok，在Electric→constraimt set→outing→Differential Pair中可以看到新规则。 在表格中输入各项数值即可完成新规则的设置。如图所示 差分对约束参数主要有以下几个：

1coupling paramaters 主要包括了 Primary Gap 差分对最优先线间距（边到边间距）。 Primary Width 差分对最优先线宽。 Neck Gap 差分对Neck模式下的线间距（边到边间距），用于差分对走线在布线密集区域时切换到Neck值。 Neck Width差分对Neck模式下的线宽，用于差分对走线在布线密集区域时切换到Neck值。如图所示 设置数值时在表格中右键菜单中选择change，会出现以下各层数值表格，可以在每一层上设置不同的数值。 需要注意的是在物理（physical）约束中同样可以设置差分规则，但是电气规则约束在布线时更优先，同时电气规则可以设置更多的约束，推荐在电气规则中设置差分走线的约束。 2 Min Line Specing 差分对最小间距，一定要小于或等于"Primary gap"与（-）tolerance的数值，并且也要小于或等于"Neck gap"与（-）tolerance的数值。对于不符合约束的差分对，会显示“DS”的DRC错误提示。

Allegro教程之基本规则设置布线规则设置线宽及线间距的设置

在PCB设计过程中，需要通过设置各种规则，以满足各种信号的阻抗。比如，常用的高速差分线，我们常控的100欧姆，那么到底走多宽的线以及差分线之间的间距到底是多少，才能满足设计要求的100欧姆阻抗呢？本文就对Allegro 种的基本规则设置做一个详细的讲解。 注：本文是基于Allegro 15 版本的。对于16版本不适用。 首先需要打开规则管理器，可通过以下三种方式打开： 一、点击工具栏上的图标。 二、点击菜单Setup->Constraints 三、在命令栏内输入"cns" 并回车 打开的规则管理器如下：

在最上面一栏有一个On-line DRC，这是对画板过程中不停检测是否违反规则，并可产生DRC。一般我们都默认开启。可以实时查看产生的DRC 错误，并加以修正。 接下来的Spacing rule set 是对走线的线间距设置。比如对于时钟线、复位线、及高速查分线。我们可以再这里面加一规则，使其离其它信号线尽可能的远。 Physical(lines/vias)rule set 是针对各种物理规则设置，比如线宽，不同信号线的过孔等。例如我们可通过电源网络的设置，使其默认线宽比普通信号走线更粗，已满足走线的载流能力。 现针对一个时钟及电源，分别设置间距规则和物理规则。 首先筛选网络，对于需要设置线间距规则的网络赋上Net_Spacing_Type 属性、而对于需要设置线宽规则的网络赋上Net_Physical_type 。而对于即要线间距和线宽规则约束的

网络，可将Net_Spacing_Type 及Net_Physical_type 属性同时赋上。 本例针对的时钟网络，只需要对其赋上Net_Spacing_Type ，方法如下： 点击菜单Edit->Properties 然后在右侧Find 一栏中选择Nets 。如下图所示： 如果你知道PCB上网络名，那么你可以直接在PCB上选择一个网络。假如你并不知道到底哪个网络是时钟，那么你可以选择Find下面的More

allegro 16.3 约束规则设置

Allegro 16.3约束规则设置 约束管理器是一个交叉的平台，以工作簿和工作表的形式在 Cadence PCB设计流程中用于管理所有工具的高速电子约束。可以使用约束管理器和SigXplorer Expert 开发电路的拓扑并得出电子约束，可以包含定制约束、定制测量和定制激励。 所谓约束就是用户定义的限制条件，当在板上走线和放置元件时会遵守这些约束。电子约束（ECSets）就是限制PCB 上与电行为有关的对象，比如可以设置某个网络最大传输延迟为2ns。 以下图为一约束设置窗口。 一、说明 先解释一下约束的类型以及约束中用到的简写名词，如下图所示：

1、NCIs（NET CLASS） 由众多nets或者buses、differential pairs、Xnet所组成的类，可对其赋予相似的约束。如下图所示。 2、NCC（Net Class-Class） 一般用在约束组与组之间的间距的时候使用，如下图。 3、DPr（Differential Pairs）差分对 一组差分对一般由两条Xnet或者net以差分走线的方式组成，如下图。差分对的形成有两种方式：一是由模型指定的差分对，再者就是由用户自己定义的差分对。 ?模型定义的差分对：可以在器件信号模型中指定差分对，可以使用PCB Design，PCB SI，SigXplores 来将模型指定给相应的元件。 ?用户定义的差分对：可以在约束管理器中 Net 一级的对象中创建差分对，可以灵活的更改差分对命名和更改差分对成员，但是没有模型指定差分对的精确性。 以下是设置差分对规则时，需要赋予约束的项。

针对以上约束中用到的一些约束点进行解释说明：

Cadence Allegro 16.2规则设置

Spacing规则（约束） Rex dlutarm@https://www.wendangku.net/doc/e614684774.html, 2009-07-02 Allegro 16.0以后版本的约束规则设置较之前有很大改变，对于用惯了15.x的人 来说，很多不习惯新的约束管理器。和在对待女人的态度上，恰相反。80后说90后脑残，15.7说16.2脑残，Xp说Vista脑残。Vista确实很脑残。新事物取代旧事物是自然界发展的客观规律。 说明： 1本文只介绍了Spacing约束的设置，因为Physical规则通常来说都设置的非常简单。掌握了Spacing规则Physical规则对你来说一定是小Case。另外，Physical 规则的设置也写的话，一定显得都是在重复Spacing的设置； 2文中所有的规则（约束），如不特殊说明默认情况下均指Spacing规则（约束）；3对于Electrical的约束，是另一种约束，本文不作讨论。 约束的设置方式： 1直接的：Net中写数值， 2 间接的：创建Constraint Set，然后Assign给Net； 这两种都很常用，后者管理方便。在Physical和Spacing设置中用后者比较好，但是在Electrical中，我看到很多很多的人会混合使用。 使用第二种约束设置方式的约束设置步骤： 1约束的对象 2约束的内容 3给对象分配内容 １

这3个步骤默默的引导着所有间接约束的设置。基本约束 预备 先理解： Net class 2

Net class-class Region Region-class Region-class-class Bus …… 现在不理解，想跳过去。没关系，你早晚都要理解的。 最简单和稍微复杂一点的约束： 最简单的就是default的约束，稍微复杂一点的就是修改了一点默认的约束。 再复杂一些的约束： 你可能会想让不断变化的CLK（我们不考虑是不是差分）和其他的线离的远一些。 在Constraint Set中Create规则并设置规则的内容： Creat & Set之后 3

Allegro PCB设计中的约束管理

Allegro PCB设计中的约束管理 本章主要介绍一下约束管理器的使用，约束管理器贯穿于原理图设计、PCB 设计、仿真分析设计，这里主要讲述在PCB Editor中如何使用约束管理器来对信号进行约束设置。 一、约束管理器概述 约束管理器是贯穿于整个PCB设计平台的一个对信号约束的工具，在整个项目的开发过程中，起着桥梁的作用。我们可以在原理图设计阶段在约束管理器中设定约束来指导PCB设计；也可以在使用仿真分析工具仿真后，将仿真分析的拓扑添加到约束管理器中从而来驱动布局、布线。 约束管理器是以表格形式为基础的工作表形式，所以其操作简单、运用灵活。它将印制电路板所有的网名以表格形式显示，不仅使设计者对网名一目了然且更加方便地对信号设定不同的规则。对不同的规则如相对长度规则、总长度规则、曼哈顿长度规则等分了不同的栏显示以方便大家的规则设定。 二、约束管理器 1、约束管理器的启动 在Allegro PCB Design中，选择菜单命令Setup/Electrical Constraint Speadsheet或者单击Setup工具栏中的按钮，打开约束管理器，如图10_1所示。 10_1 2、约束管理器界面概述

1）菜单栏 约束管理器的菜单栏包括：File、Edit、Objects、Column、View、Analyze、Audit、Tools、Window及Help。 2）Electrical Constraint Set栏 此栏主要是对电气规则来设定约束，包括：Signal Intergrity（信号完整性设置规则）、Timing（时序规则设置）、Routing（布线设置）、All Constraint（所有的约束管理）。 3）Net栏 Net栏主要对指定的网络来设置不同的约束规则，包括Signal Intergrity（信号完整性设置规则）、Timing（时序规则设置）、Routing（布线设置）、Custom Measeurement（用户添加规则管理）、General Properties（通用属性设置）。 4）设计规则约束设置 包括：Electrical（电气规则）、Spacing（间距规则设置）、Physical（物理规则设置）、Design（设计规则设置）。 三、线的约束设置 约束管理器可以设定的规则很多，但是真正常用的是Net栏中Routing中的各项对布线的约束设置。包括：Wiring（线路设置）、Impedance（阻抗设置）、Min/Max Propagation Delays（最大或最小传输延时设置）、Total Etch Length（总长度设置）、Differential Pair（差分对的设置）和Relative Propagation Delay（相对传输延时设置）。 1、创建Bus 在设定约束的时候，可以对单独的网络进行设置，也可以对一个Bus进行设置。对于在原理图设计的时候没有设计总线形式的网络，也可以在约束管理器中创建一个Bus。方法如下：1、在约束管理器Net栏中选择Routing/Wiring，展开所有的网络列表；2、选中要创建Bus的网络名，单击鼠标右键，在弹出的菜单中选择Create/Bus，如图10_2所示；3、在弹出的对话框中输入创建的Bus名，如图10_3所示；4、点击“Ok”完成Bus的创建，此Bus会在约束管理器中即时显示。 注意：对一个Bus内的信号线，其布线拓扑应基本一致，否则，在设定约束后，布线的时候会引起匹配不当。

(完整版)Cadenceallegro菜单解释

Cadence allegro菜单解释——file 已有 320 次阅读2009-8-16 19:17|个人分类:|关键词:Cadence allegro file 菜单解释 每一款软件几乎都有File菜单，接下来详细解释一下allegro与其他软件不同的菜单。 new 新建PCB文件，点new菜单进入对话框后，drawing type里面包含有9个选项，一般我们如果设计PCB就选择默认第一个board即可。 如果我们要建封装库选package symbol即可，其他7个选项一般很少用，大家可以理解字面意思就可以知道什么意思了。 open 打开你所要设计的 PCB文件，或者封装库文件。 recent designs 打开你所设计的PCB文件，一般是指近期所设计的或者打开过的PCB文件。 save 保存 save as 另存为，重命名。 import import 菜单包含许多项，下面详细解释一下我们经常用到的命令。 logic 导入网表，详细介绍在allegro基础教程连载已经有介绍，在此不再详细介绍。 artwork 导入从其他PCB文件导出的.art的文件。一般很少用词命令。 命令IPF和stream 很少用，略。 DXF 导入结构要素图或者其他DXF的文件。 导入方法如下： 点import/DXF后，在弹出的对话框选择，在DXF file里选择你要导入的DXF的路径，DXF units 选择MM，然后勾选use default text table和incremental addition，其他默认即可。再点edit/view layers弹出对话框，勾选select all，DXF layer filter 选择all，即为导入所有层的信息，然后在下面的class里选择board geometry，subclass选择assembly_notes，因为一般导入结构要素图都是导入这一层，然后点ok，进入了点import/DXF后弹出的对话框，然后点import即可将结构要素图导入。 IDF IFF Router PCAD 这四个命令也很少用，略。 PADS 一般建库的时候导入焊盘。 sub-drawing 命令功能非常强大，也是我们在PCB设计中经常用的命令，如果能够非常合理的应用sub-drawing命令会提高我们设计PCB的效率。

Allegro约束规则设置详解SCC

Allegro16.6约束规则设置详解 前言：本文主要讲解Allegro16.6约束管理器的使用，从基本约束规则到高级约束规则的设置。 目录： 一、基本约束规则设置 1、线间距设置 2、线宽设置 3、设置过孔 4、区域约束规则设置 5、设置阻抗 6、设置走线的长度范围 7、设置等长 7.1、不过电阻的NET等长 7.2、过电阻的XNET等长 7.3、T型等长 8、设置通用属性 9、差分规则设置 9.1、创建差分对 9.2、设置差分约束 10、Pin Delay

二、高级约束规则设置 11、单个网络长度约束 12、a+b类长度约束 13、a+b-c类长度约束 14、a+b-c在最大和最小传播延迟中的应用

1、线间距设置 （1）、设置默认间距规则 点击CM图标，如下图所示，打开约束管理器。 单击Spacing，再点击All Layers，如下图所示。右边有一个DEFAULT就是默认规则，我们可以修改其值。

按住Shift键，点击第一个和最后一个即可选中所示，然后输入一个值，这样就都修改了，如下图所示 （2）、定义特殊的间距约束 点选Default按鼠标右键，执行Create-Spacing CSet

加入新规则。取一个有意义点的名字，如下图所示，单击OK。 其值是从默认规则拷贝的，先修改其值。 按住Shift键选中所有，输入12，回车。 然后为所需要设置的网络分配规则 单击左边的Net-All Layers，在右边工作簿中，为GND网络设置12MIL_SPACE规则，在Referenced Spacing CSet下选中12MIL_SPACE，如下图所示

Allegro16.6约束规则设置详解(图文并茂)

前言：本文主要讲解Allegro16.6约束管理器的使用，从基本约束规则到高级约束规则的设置。 目录： 一、基本约束规则设置 1、线间距设置 2、线宽设置 3、设置过孔 4、区域约束规则设置 5、设置阻抗 6、设置走线的长度范围 置详解（图文并茂） 则设约束规.616o r g Alle （为了不侵犯别人的成果，所以在这里做了特殊说明，以示敬意）首先感谢詹书庭编写这篇文章，为我们学习交流Cadence allegro 苦用心！ 俗话说的好，社会在发展，技术在进步，技术的进步在于不断的学习交流和实践。所以为了方便大家学习交流，为大家提供一个良好 QQ )! 学习交流 Cadence allegro 请加QQ 群: 一起来学AllegRo 【2】.群号： 331730476 .以下是正文 这篇文章写得很好，操作步骤详细，截图一目了然，通俗易懂，唯一的缺点就是部分截图不是很清晰，我对个别图片做了调整和替 换，不易替换的不清晰图片，仔细看下也能明白其中的意思。 此文章由丹心静居整理－－－２０１４．１０．１３　 加入。对原文作者表示歉意的交流平台，在这里留下我们的群原文作者的群拒绝任何人 (QQ 软件提供了丰富的知识和方法。请大家认真学习，不要辜负作者的良 2014-10-13 第 1 页，共 83 页

二、高级约束规则设置 11、单个网络长度约束 12、a+b 类长度约束 13、a+b-c 类长度约束 14、a+b-c 在最大和最小传播延迟中的应用 y a l e D n i P 、10约束分差设置、.29分对差创建、.19设置则分规差、 9属性用置通设、 8等长型T 、.37等长NET X 阻的过电、.27等长NET 阻的电不过、.17置等长 设、 7

cadence Allegro16.3约束规则

约束规则设置 约束管理器是一个交叉的平台，以工作簿和工作表的形式在 Cadence PCB设计流程中用于管理所有工具的高速电子约束。可以使用约束管理器和SigXplorer Expert 开发电路的拓扑并得出电子约束，可以包含定制约束、定制测量和定制激励。 所谓约束就是用户定义的限制条件，当在板上走线和放置元件时会遵守这些约束。电子约束（ECSets）就是限制PCB 上与电行为有关的对象，比如可以设置某个网络最大传输延迟为2ns。 以下图为一约束设置窗口。 一、说明 先解释一下约束的类型以及约束中用到的简写名词，如下图所示：

由众多nets或者buses、differential pairs、Xnet所组成的类，可对其赋予相似的约束。如下图所示。 2、NCC（Net Class-Class） 一般用在约束组与组之间的间距的时候使用，如下图。 3、DPr（Differential Pairs）差分对 一组差分对一般由两条Xnet或者net以差分走线的方式组成，如下图。差分对的形成有两种方式：一是由模型指定的差分对，再者就是由用户自己定义的差分对。 ?模型定义的差分对：可以在器件信号模型中指定差分对，可以使用PCB Design，PCB SI，SigXplores 来将模型 指定给相应的元件。

?用户定义的差分对：可以在约束管理器中 Net 一级的对象中创建差分对，可以灵活的更改差分对命名和更改差分对成员，但是没有模型指定差分对的精确性。 以下是设置差分对规则时，需要赋予约束的项。

针对以上约束中用到的一些约束点进行解释说明： 差分对的worksheets包含5个主要的约束目录： (1)Pin Delay 此值指一对网络之间管脚封装上的延迟，单位是时间ns 或者长度mil。 (2) 不耦合长度(Uncoupled Length) 不耦合长度约束是用来限制差分对的一对网络之间的不匹配长度。若“gather control”设置为ignore，则实际不不耦合长度不包括两个驱动和接收之间的耦合带之外的长度。若“gather control”设置为“include”，包含出芯片的这段不耦合长度。当不耦合(即在差分对刚刚从芯片出来的走线通常是不耦合的，不耦合有一定的长度)长度超过“max”时产生冲突。 (3)相位偏差(Static Phase Tolerance) 相位偏差约束确保差分对成员在转换时是同相和同步的。实际的数值(actual value)从长度上或者时间上反应了差分对成员之间的差值，当差值超出 tolerance 值时，就会有冲突。 (4)最小线间距(Min Line Spacing) 最小线间距约束指差分对之间的最小距离，如果小于设定的最小值则报错。添加的最小线间距约束值必须小于或者等于Primary Gap减去(-)Tolerance，并且也要小于或者等于Neck Gap减去(-)Tolerance。 (5)耦合参数(Coupling Parameters) 这里面包括6个部分需要设置。1、Primary gap ：设置的是差分对之间的边到边理想间距，(+/-)tolerance 值是允许Diff Pairs的偏差值，如果间距偏差在范围内，差分对被认为是耦合的；2、Primary width：差分对成员的理想宽度；3、Neck gap：约束的是最小允许的边到边的差分间距，当在密集区域走线时，可能切换到neck模式，最小可允许的gap 包括Neck Gap 减去(-)Tolerance，当差分对间距小于ECSet 指定给差分对网络的Min neck width 规则值时，Neck Gap 覆盖任何Primary Gap 值，确保 Neck gap 不要低于任何Min line spaing 值，如果设置了(-)tolerance 值，不需要定义Neck gap ，因为已经说明了需要的Neck gap。；4、Neck width：最小可允许的差分对宽度，当在比较密集的区域走线的时，可能需要切换到neck模式；5、(+)Tolerance；6、(-)Tolerance。 使用差分计算器可以完成综合线宽和线距的计算以获得特殊的差分阻抗。在约束管理器中右键点击Primary Gap，

Allegro中的约束规则设置V1.2

A llegro中的约束规则设置 Allegrophan 刚好五个字

修订记录 日期版本描述作者2008-12V1.0初版，学完的总结。适用于Cadence15.5版本。Allegrophan 2009-09-08V1.1小改，修改部分措辞Allegrophan 2009-10-14V1.2小改，更正、修改几个错漏之处。添加一些说明性文字。 感谢群里的佳猪、梦姑娘等朋友的指正！ Allegrophan

目录 一：Physical（Line/vias）rule物理特性（线宽和过孔）约束设置： (4) 1）“Set values”设置约束特征值 (5) 2）“Attach property”绑定约束 (6) 3）“Assignment table”约束规则分配 (8) 二“Spacing rule”间距约束设置 (9) 1）“Set values”设置约束特征值 (9) 2）“Attach property”绑定约束 (10) 3）“Assignment table”约束规则分配 (11) 三Constraint areas区域约束设置 (12) 四Allegro中走线长度的设置 (13) 1）差分线等长设置 (13) 2）一组Net等长 (16) 3）XNet等长 (17)

线宽、线距、区域的约束主要在“Constraints Sys ”中设置，点击“Setup/Constraints ”或点击图标打开“Constraints Sys ”窗口，如下： “Constraints Sys ”窗口分两个级别，第一级别有两类：Standard design rules 和Exte Extended nded design rules 。Standard design rules 仅有一级分类，点击“Set standard values ”设置默认约束值，如下：

Allegro16.3约束设置

Allegro16.3约束设置 Allegro16.3约束设置差分对的约束设置第一步，差分对的设置差分对的设置有很多方法，下面介绍两种最常用的方法。1．点击菜单Logic→Assign Differential Pair... 弹出以下对话框。点击你想要创建差分对的Net1和Net2,填入差分的名字，点击Add后就成功创建了差分对。点击Auto Generate按钮后，弹出以下对话框：在第一个输入框填入Net的主要名字后，在下面的框中填入差分线的标志如N，P。点击Generate即可自动产生差分对。2.在约束管理器中设置差分对。在DSN上点击右键，在菜单中选择 Create→Differential Pair。即可弹出下面的对话框。和上一种方法的设置差不多，这里就不再叙述了。第二步差分对约束规则的设置差分对各项约束可以在约束管理器中的Electric→Net→routing→Differential Pair中直接在各差分对 上填入各项约束数值就可生效，但更好的方法是创建约束规则后赋给各个差分对。在DSN上点击右键，在菜单中选择Create→Electrical CSet后，弹出下面的对话框;输入规则名后点Ok，在Electric→constraimt set→outing→Differential Pair中可以看到新规则。在表格中输入各项数值即可完成新规则的设置。如图所示差分对约束参数主要有以下几个： 1coupling paramaters 主要包括了Primary Gap 差分对最

优先线间距（边到边间距）。Primary Width 差分对最优先线宽。Neck Gap 差分对Neck模式下的线间距（边到边间距），用于差分对走线在布线密集区域时切换到Neck值。Neck Width差分对Neck模式下的线宽，用于差分对走线在布线 密集区域时切换到Neck值。如图所示设置数值时在表格中右键菜单中选择change，会出现以下各层数值表格，可以 在每一层上设置不同的数值。需要注意的是在物理（physical）约束中同样可以设置差分规则，但是电气规则约束在布线时更优先，同时电气规则可以设置更多的约束，推荐在电气规则中设置差分走线的约束。2 Min Line Specing 差分对最小间距，一定要小于或等于"Primary gap"与（-）tolerance的数值，并且也要小于或等于"Neck gap"与（-）tolerance的 数值。对于不符合约束的差分对，会显示“DS”的DRC错误 提示。3 Dynamic Phase:动态相位检查，在16.3版本新加 入的功能。对差分对路径中每个转角之间造成的路径差异进行检查。如在整个差分对网络中，正向与反向之间的走线差距不能超过“x mils”。如果整个路径中的某一个位置，发生了两个信号之间相位偏移超过了规定的“x mils”，这个误差必须在“y mils”范围内补偿回来。如下图x=20，y=600.设定约束 时tolerance填入x值，max length填入y值。对于不符合 约束的走线的路径会以高亮显现，并且显示DY错误。4 Static Phase Tolerance 这个约束设置了两根差分线之间的差值，

ConstraintManager约束规则基本设置

C o n s t r a i n t M a n a g e r 约束规则基本设置 Revised by Petrel at 2021

约束规则的设置 孙海峰在PCB设计中规则设置是必不可少的，它也可以被称为DRC检查规则，用来确定电路板的走线规则是否符合设计要求。在AllegroPCB的电路板设计过程中，设计约束规则主要包括时序规则、走线规则、间距规则、信号完整性规则等以及物理规则等设置。 首先，需要认识一下，AllegroPCB的约束管理器： 在PCB设计界面中，执行Setup/Constraints/ConstraintManager命令，弹出AllegroConstraintManager对话框，如下图。 在约束管理器中，设计者可以对电路板的电气规则、物理规则、间距规则等设计规则进行设置定义。约束规则可以按板层、网络或者区域进行设置。 约束管理器是Cadence系统提供的专用规则设置系统，主要有菜单栏、工具栏、工作表选择区、工作状态报告栏四部分，在工作表中选择一个对象，然后右击，在弹出的命令菜单中，可以进行任意操作。 工作表选择区内可以选择电气规则、物理规则、间距规则等规则设置。在对应Net文件夹内，可以创建指定网络的对象分组，如：系统、设计、总线、差分对、扩展网络（XNet）、网络、相对或匹配群组，也可以创建基于相关属性的电气规则（ECSet）、物理规则（PCSet）、间距规则(SCSet)等。 约束管理器的约束对象分为引脚对、总线和匹配群组，她们相互之间存在优先级差异，即底层对象会集成顶层对象指定约束，为底层对象指定的约束优先高于上层继承的约束，对象层次的优先级为系统、设计、总线、差分对、扩展网络、相对或匹配群组、引脚对。 一、电气规则设置 在约束管理器中，选择Electrical选项卡，其中可以为设计或网络来设置时序规则、信号完整性规则、布线的电气规则（延时、差分对）等，执行Objects/Create/ElectricalCSet命令可新建电气规则。

ALLEGRO16.3_约束设置-zhoulz

ALLEGRO16.3 约束设置 一. 普通单端线的线宽设置 该约束定义为PCS，即physical constraint set，选中physical-->physical constraint set-->all layers，对右边的功能名字点击右键，creat-->physical cset即可创建pcs约束，如下图所示，我的工程名字是newcore。 如果需要对每层设置不同的线宽的话，只要把default展开，修改需要单独设置的层的线宽即可。上图中设置最小线宽为4mil，最大为40mil，在走线的时候，默认走的是最小线宽4mil，NECK下的线宽用于NECK MODE下的线宽，一般在bga下面走线的时候有时候两个管脚间距过小，需要使用neck mode，走线时，鼠标右键，选择neck mode即进入neck模式。 如果需要设置某些线的默认线宽不是4mil的话，比如设置默认电源、地的默认线宽不是4mil，那么可以创建一个PCS，适用于电源和地信号，默认线宽为10mil，如下图 设置好后，在physical-->net中对GND信号使用PCS_POWER规则，如下图 二. 普通单端线的线距设置 该约束定义为SCS，即spacing constraint set，选中spacing-->spacing constraint set-->all layers，对右边的功能名字点击右键，creat-->physical cset即可创建pcs约束，如下图所示。

default是3w间距设置，SCS_5W是5w间距设置，3w或5w都是line to line或者line to shape的，因为line to line和line to shape的平行距离可能较大。而line to hole、line to via、line to pin之类的最小间距仅是非常小的一段，所以这些间距的值可以是很小的，设置5即可。 如果需要设置某些线对其它线的线间距为5w的话，只要在net-->all layers中对该线应用scs_5w规则即可，如下图，对DDR的时钟线应用了5w规则，注意到这里的DDR_CK0是差分线对，5w规则应用于该差分线对与其他线之间的间距，而不是差分线内两线之间的间距： 三. 差分线线宽、内线距的设置 这里的内间距指的是差分对内两线的间距 在physical-->physical constraint set-->all layers中，有differential pair的一些设置，但是我应用时这些设置都是无效的，如下图所示，我还不清楚这些设置是做什么用的。 我知道的有效的差分线线宽、内间距的设置是在electrical-->electrical constraint set-->routing-->differential pari中是实现的，我的设置如下图： uncoupled length：一般不需要设置，没有用single trace mode去调节差分线的话，uncoupled length只在引脚附近出现，手动调一下该段uncoupled length即可。 Min line spacing：内间距最小线距，若实际走线内间距小于这个值，DRC就会出错。 Primary Gap：默认内间距 Primary width：默认线宽 Neck Gap： neck mode模式下默认内间距 Neck Width：neck mode 模式下默认线宽 四. 差分线外间距的设置

ALLEGRO 约束规则设置步骤(以DDR 为例)

ALLEGRO约束规则设置步骤（以DDR为例） Dyyxh@pcbtech tzyhust@https://www.wendangku.net/doc/e614684774.html,

本文是我对约束规则设置方面的一些理解，希望对新手能有所帮助。由于本人水平有限，错误之处难免，希望大家不吝赐教！ 在进行高速布线时，一般都需要进行线长匹配，这时我们就需要设置好constraint规则，并将这些规则分配到各类net group上。下面以ddr为例，具体说明这些约束设置的具体步骤。1．布线要求 DDR时钟: 线宽10mil，内部间距5mil，外部间距30mil，要求差分布线，必需精确匹配差分对走线误差，允许在＋20mil以内 DDR地址、片选及其他控制线：线宽5mil，内部间距15mil，外部间距20mil，应走成菊花链状拓扑，可比ddrclk线长1000－2500mil，绝对不能短 DDR数据线，ddrdqs，ddrdm线：线宽5mil，内部间距15mil，外部间距20mil，最好在同一层布线。数据线与时钟线的线长差控制在50mil内。 2．根据上述要求，我们在allegro中设置不同的约束 针对线宽（physical），我们只需要设置3个约束：DDR_CLK, DDR_ADDR, DDR_DATA 设置好了上述约束之后，我们就可以将这些约束添加到net上了。点击physical rule set 中的attach……，再点击右边控制面板中的more，

弹出对话框 如上图所示，找到ckn0和ckp0，点击apply，则弹出

选中左边列表中的NET_PHYSICAL_TYPE, 在右边空格内输入DDR_CLK, 点击apply，弹出 即这两个net已经添加上了NET_PHYSICAL_TYPE属性，且值为DDR_CLK. 类似的，可以将DDR数据线，数据选通线和数据屏蔽线的NET_PHYSICAL_TYPE设为DDR_DATA, DDR地址线，片选线，和其他控制线的NET_PHYSICAL_TYPE设为DDR_ADDR. 上述步骤完成后，我们就要将已经设好的约束分配到这些net group上。 如下图点击assignment table……

ConstraintManager约束规则基本设置

约束规则的设置 孙海峰在PCB设计中规则设置是必不可少的，它也可以被称为DRC检查规则，用来确定电路板的走线规则是否符合设计要求。在Allegro PCB的电路板设计过程中，设计约束规则主要包括时序规则、走线规则、间距规则、信号完整性规则等以及物理规则等设置。 首先，需要认识一下，Allegro PCB的约束管理器： 在PCB设计界面中，执行Setup/Constraints/Constraint Manager命令，弹出Allegro Constraint Manager对话框，如下图。 在约束管理器中，设计者可以对电路板的电气规则、物理规则、间距规则等设计规则进行设置定义。约束规则可以按板层、网络或者区域进行设置。 约束管理器是Cadence系统提供的专用规则设置系统，主要有菜单栏、工具栏、工作表选择区、工作状态报告栏四部分，在工作表中选择一个对象，然后右击，在弹出的命令菜单中，可以进行任意操作。 工作表选择区内可以选择电气规则、物理规则、间距规则等规则设置。在对应Net文件夹内，可以创建指定网络的对象分组，如：系统、设计、总线、差分对、扩展网络（XNet）、网络、相对或匹配群组，也可以创建基于相关属性的电气规则（ECSet）、物理规则（PCSet）、间距规则(SCSet)等。 约束管理器的约束对象分为引脚对、总线和匹配群组，她们相互之间存在优

先级差异，即底层对象会集成顶层对象指定约束，为底层对象指定的约束优先高于上层继承的约束，对象层次的优先级为系统、设计、总线、差分对、扩展网络、相对或匹配群组、引脚对。 一、电气规则设置 在约束管理器中，选择Electrical选项卡，其中可以为设计或网络来设置时序规则、信号完整性规则、布线的电气规则（延时、差分对）等，执行Objects/Create/Electrical CSet命令可新建电气规则。 1、选择信号完整性仿真规则Signal Integrity属性，其中包括电气属性、反射属性、单调失真属性、初始串扰、仿真串扰以及同步开关噪声这六个规则设置。 其中各项规则设置如下： （1）电气属性设置（Electrical Properties）包括下列内容的设置： Frequency表示网络频率；Period表示网络周期；Duty cycle表示占空比； Jitter表示时钟抖动值；Cycle to measure表示仿真时测量周期；Offset 表示补偿值；Bit Pattern表示仿真输出的位格式。 （2）反射属性设置（Reflection）包括以下内容的设置： Overshoot表示过冲设置；Noise margin表示噪声的补偿裕量。 （3）失真属性（Edge Distortions）包括以下内容设置： Edge Sensitivity表示网络或扩展接收端的单调敏感性能；First incident Switch 表示第一个波形的转换设置。 （4）初始串扰设置（Estimated Xtalk）包括以下内容设置： Active window表示网络处于转换或产生噪声的窗口；Sensitive window 表示网络处于稳态和易受干扰的状态窗口；Ignore nets表示计算串扰时可忽略的网络； Xtalk的max栏表示网络允许最大窜扰值；Peak xtalk的max 栏表示一个干扰网络对受扰网络产生的最大允许串扰。

ALLEGRO高级 约束规则设置步骤

本文是我对约束规则设置方面的一些理解，希望对新手能有所帮助。由于本人水平有限，错误之处难免，希望大家不吝赐教！ 在进行高速布线时，一般都需要进行线长匹配，这时我们就需要设置好 constraint 规则，并将这些规则分配到各类 net group 上。下面以 ddr为例，具体说明这些约束设置的具体步骤。 1．布线要求 DDR 时钟:线宽 10mil，内部间距 5mil，外部间距30mil，要求差分布线，必需精确匹配差分对走线误差，允许在＋20mil 以内 DDR 地址、片选及其他控制线：线宽 5mil，内部间距 15mil，外部间距 20mil，应走成菊花链状拓扑，可比 ddrclk 线长 1000－2500mil，绝对不能短 DDR 数据线，ddrdqs，ddrdm线：线宽 5mil，内部间距 15mil，外部间距 20mil，最好在同一层布线。数据线与时钟线的线长差控制在 50mil 内。 2．根据上述要求，我们在 allegro 中设置不同的约束 针对线宽（physical），我们只需要设置 3 个约束：DDR_CLK, DDR_ADDR, DDR_DATA

设置好了上述约束之后，我们就可以将这些约束添加到 net上了。点击physical rule set中的 attach……，再点击右边控制面板中的 more， 弹出对话框

如上图所示，找到 ckn0和 ckp0，点击 apply，则弹出 选中左边列表中的NET_PHYSICAL_TYPE, 在右边空格内输入DDR_CLK, 点击apply，弹出

即这两个 net已经添加上了 NET_PHYSICAL_TYPE 属性，且值为DDR_CLK. 类似的，可以将 DDR 数据线，数据选通线和数据屏蔽线的 NET_PHYSICAL_TYPE 设为 DDR_DATA, DDR 地址线，片选线，和其他控制线的 NET_PHYSICAL_TYPE 设为DDR_ADDR. 上述步骤完成后，我们就要将已经设好的约束分配到这些 net group 上。 如下图点击 assignment table…… 弹出对话框

Cadence约束设置

Allegro16.3约束设置 https://www.wendangku.net/doc/e614684774.html,/content/13/0729/21/13333829_303434335.shtml HUANXIA.XU@https://www.wendangku.net/doc/e614684774.html, HUANXIA789 2013-07-29 | 阅：1 转：31 | 分享 修改 Allegro16.3约束设置 差分对的约束设置 第一步，差分对的设置 差分对的设置有很多方法，下面介绍两种最常用的方法。 1．点击菜单Logic→Assign Differential Pair... 弹出以下对话框。

点击你想要创建差分对的Net1和Net2,填入差分的名字，点击Add后就成功创建了差分对。点击Auto Generate按钮后，弹出以下对话框：

在第一个输入框填入Net的主要名字后，在下面的框中填入差分线的标志如N，P。点击Generate即可自动产生差分对。 2.在约束管理器中设置差分对。 在DSN上点击右键，在菜单中选择Create→Differential Pair。即可弹出下面的对话框。

和上一种方法的设置差不多，这里就不再叙述了。 第二步差分对约束规则的设置 差分对各项约束可以在约束管理器中的Electric→Net→routing→Differential Pair中直接在各差分对上填入各项约束数值就可生效，但更好的方法是创建约束规则后赋给各个差分对。 在DSN上点击右键，在菜单中选择Create→Electrical CSet后，弹出下面的对话框; 输入规则名后点Ok，在Electric→constraimt set→outing→Differential Pair中可以看到新规则。 在表格中输入各项数值即可完成新规则的设置。如图所示 差分对约束参数主要有以下几个： 1coupling paramaters 主要包括了 Primary Gap 差分对最优先线间距（边到边间距）。 Primary Width 差分对最优先线宽。 Neck Gap 差分对Neck模式下的线间距（边到边间距），用于差分对走线在布线密集区域时切