Cadence常用技巧、网表导入PADS、CAD板框导入PADS
在进行中等以上规模电路设计的时候，一般都是专人负责原理图原理图，专人负责layout，orCAD因为他的输出网表种类相当丰富，操作方便深受原理设计人员青睐，orCAD可以输出目前市面上大部分PCB设计软件的网表，包括protel、AltiumDesigner、PADS、Alegrro等等，下面介绍一下两者交互设计时候网表导入和更新问题。
1、生成网表。
首先在rocad中选中要生成网表的原理图文件夹，之后执行Tool/Creat Netlist命令，之后弹出下面的对话框：
在other页面中Formatter中选择orPadspc.dll,之后点击确定，便会生成PDAS所使用.asc格式的网表，如下图所示：
2、导入网表。
新建一个PADS PCB文件，在此假设名字为Demo.pcb.如下图所示：
新建文件之后，首先要有自己的PCB封装库，并且设置好自己的PCB封装库路径，设置PCB封装库路径发方法如下：
工具/选项之后弹出来如下界面：
点击右侧的库列表文件夹，如下图所示，之后选择自己的PCB封装库所在位置：
这样自己的封装库路径设置完成了。之后可以在PADS layout软件中导入网表了。
打开刚才创建的Demo.pcb文件，执行"文件/导入"命令，打开刚才用orcad生成的.asc文件。之后会弹出一个检验文本，提示所有的错误和警告，如下图所示：
之后还会弹出一个警告对话框，可以忽略之。
之后所有的原件就导入进来了，如下图所示，此时元件是堆放在一起的：
执行命令：“工具/分散元器件”，之后元器件被分散开来，如下图所示：
这样，就完成了PCB的导入，之后可以进行布线工作。
3、更新原理图中修改的网表。
在PCB布线的时候可能会修改原理图中的部分器件或者连线，这时候就要进行网表更新。步骤如下：a、更改好原理图之后，重新生成网表，然后新建一个空的PCB文件，给这个pcb文件起一个名字（名字随便起），这里就叫做temp.pcb.
b、打开temp.pcb文件，执行"文件/导入"命令，导入新生成的.asc网表,之后关闭temp.pcb。
c、打开原来需要修改的Demo.pcb文件，执行“工具/对比ECO”命令，弹出如下所示的对话框：
按照上图所示的进行操作，就可以生成eco文件。生成eco文件之后，关闭Demo.pcb。
c、打开Demo.pcb,执行命令“文件/导入”选择刚才生成的eco文件，如下图所示：
、
到此，更新造作完成，此时的Demo.pcb已经是更新后的了。
orCAD中一个元件的标识组成如下：名称 +序号。
第一步：修改元件名称。
比如，要将所有0.1U 0402的陶瓷电容，修改为10C？，不管之前它们是C？还是？C？。
1、在工程窗口下选择要修改的电路->右键-> Edit Object Properties ：
2、按所需属性排序，将要修改的元件，聚集到一起（做到不漏）：
3、在Part References一栏选中要修改的元件：
4、右键->Edit：
5、在如下输入框中输入所需的元件名，序号以？代替（以任何字符都可以）：
6、修改结果如下：
7、关掉器件属性窗口，电路中元件如下：
第二步：自动排序：
8、在工程窗口下选择要修改的电路，Tools ->Annotate：
9、仔细对比，去掉Reset reference number...之前的“√”。如果之前元件序号为“？”，此时就可以敲回车,若不是，就要在Action一栏选择Reset part reference to "?"。在回到这一步，再敲回车。
9、理论上序号排列应该是从左至右，由上至下。但此时与之前先比，只是元件名称变了，序号未变。
如果人为地将其中某一个修改为“10C1”，只是将原来所有序号加一，顺序不变。反正无论如何也改变不了元件顺序。我猜测原因是此时自动排序涉及所选页面的全部元件，而有些无法排序，就出现这种情况。
Cadence技巧04：OrCAD原理图的off-page加页面号
首先设置标题栏的Page Number和Page Count属性值，给每个页面编号（必须执行此操作，否则后面无法加入页面号）。
如果标题栏没有Page Number和Page Count属性值，请参考上一篇文章：Cadence技巧03：OrCAD中新建带图片的标题栏模板。
单击.opj工程页面，选择“File”标签，再单击其中任意一个原理图页面，再单击工具栏的U?图标（Annotate）。
这时会出现“Annotate”对话框。
在对话框的“Packaging”页面的“Action”栏中选择“Add Intersheet references”，即添加页面号；
点击“确定”。
出现如下对话框时，点击“确定”保存原理图。
这时会出现“Intersheet references”对话框。
2) Position栏设置为“Offset Relative to Port Name”（以网络名为基准偏移）。3) 勾选“Reset Position”。
4) 建议页面号的偏移量“X Offset”和“Y Offset”分别设置为10和0；
5) “Format”栏设置为“Standard(1,2,3)”。
6) 添加页面号的Prefix（前缀）和Suffix（后缀），建议分别设置为“[”和“]”。
7) 点击对话框下方的“Browes...”，选择工程的.csv文件路径。
8) 其余默认设置不变，点击"OK"。
如果上一步选择的工程.csv文件路径不正确，则会出现如下提示，请点击“是”选择正确的.cvs文件路径。
如果弹出如下提示，说明原理图有错误，需要更正，可以在下方的提示栏中查看，并逐条确认并排除错误。
如果没有出现提示说明添加页面号成功。实际效果如下图，只要有与其它页面连接的off-page后面都添加了页面号。
这里讲一下如何通过页面号发现网络连接错误：正常情况下，下图的8根数据线PC_D[0..7]应该都与3，6页面连接。但是，很明显最低位的off-page后面没有页面号，表示它是一个独立的网络，没有与其它器件连接。可以看到它的off-page网络号为“PC_D”，很明显正确的应该是“PC_D0”。
按照这种方法可以可以很容易地判断和检查出原理图中的所有连接性错误。
END
注意事项
第2步中必须单击其中任意一个原理图页面，否则工具栏的U?图标为灰色，不可用。
在pads中导入orcad生成的网表后，如果想要显示元件Value值怎么办呢？这个要在orcad中设置了。详细步骤如下：
1.打开项目文档，选中dsn文件
2.执行Tools--Creat Netlist...调出Creat Netlist.对话框。
3.切换到other标签页，在Formatters滚动列表中选择padspcb.dll，然后在PCB Footprint编辑栏中
输入“{PCB Footprint}，{Value}”。
4.单击确定，然后生成网表。
5.在pads中导入网表后，选中所有元件，单击鼠标右键选择命令Add New Label...。调出Add New Part Label 对话框。
6.在对话框Attribure下拉列表中选择Value，软后单击OK关闭对话框。
7.执行Setup--Display Colors...。把Attribute那一列设置成与背景颜色不一致的颜色即可。
大功告成。
PADS Layout默认单位mil导入DXF文档→全选导入的DXF图形，右键选择“合并”→右键选择“特性”→在弹出窗口里将“比例因子”由“1”改为“39.37”，将层修改为“所有层”→确定→将单位改到公制mm，适合我们的习惯→验证尺寸是否正确。
CAD里面新建一个为ISO-A4**的空页面，把你的板框放到这个页面下，先进行合并後再导入如果不想这
PADS导入DXF的，整合并自己试了一下。现在详列如下：
1、用Autocad2008打开板框文件，新建一个文件选择acadiso.dwt模板。（这样DXF导入PADS时，PADS 自动将单位识别为Metric公制）。
2、将板框里面的图形复制到新建的autocad文件中。
3、将图形的中心放置到（0，0）位置，该步可以不做。
4、Autocad中输入"PE"，回车，选择"多条"。
5、选择所需要成为板框的线段，选完后，右击鼠标，看到"Y"，回车。
6、在下来菜单中选择"合并J"，然后在出现的模糊距离0.000，回车。
7、选择所需的板框线，然后在属性里面设置为"闭合C"。（有时候闭合会出现不想要的情况，请把这些板框线选中，在属性里面设置成闭合）
8、保存文件为DXF2004格式。
9、将DXF文件导入PADS，选择2D LINE。
10、选择所需的板框线，在属性的Drafting Properties里面选择
注：1、Board Cut Out的如果也是由一些不规则的线段组成，参考4、5、6、7步，有几个Board Cut Out 就重复几次吧，导入PADS后再一个一个的改成Board Cut Out。
2、以上方法在Autocad2008简体中文+Pads2007updata2测试通过。
3、Pads2007SP1也通过。
终于能用PADS画些板子了。：）
记着你在CAD做的边框必须的要用构造线画而且要是封闭的图形如果你用简单的直线画然后再面域生成封闭的图形也是不行的生成的封闭图形绝对可以导入
避免AUTOCAD转POWER单位出错问题的方法：1、在AUTOCAD中先选中图形使用"PURGE"命令将所有附属图层,只留0层；
2、在AUTOCAD中先选中图形,使用"MOVE"命令将图移动至0点{键入0,0}；
3、在AUTOCAD中键入"W"命令(WRITE BLOCK),设置原点,选择图形，要注意单位的更改；
通常使用的是"METERS"来做单位,确认後会自动存储为"NEW
BLOCK.DWG".关闭文件.；
4、打开刚刚存储的"NEW BLOCK.DWG"文件,检查无问题後另存为AUTOCAD 2004一下的DXF格式的文件；
5、使用POWER PCB导入"IMPORT",导入後可看见DXF－File Unit为" METRIC"是正确的；
6、Power PCB中选择已导入的图框，後进行组合(Combine)，再将图框放入改为其他层面。
在AutoCAD中把线弄成闭合的2D Line导出後，在Power PCB中可直接用Scale命令改成板框。AutoCAD改闭合线的方法：
1．在命令栏中输入：PE，选择其中一条线，回车按J後选择所要闭合的线，直接回车、回车便可Layout 中的快捷键1--无模式命令
2009-08-17 16:25:44来源：EDNA博客作者：viseng共有评论(1)条浏览次数:1114 无模式命令:
AA：任意角走线
AO：正交走线
AD：对角线走线，以上三个也可以通过preference中design页line/trace angle项进行设置C：反显显示背景，可用于查看负片的铺铜情况
D：开关当前层显示
DO：用于开关选择是否显示drill孔
DRI：Ignore clearance
OrCADCaptureCIS(Cadence原理图绘制) 1,打开软件........................................ 2，设置标题栏..................................... 3，创建工程文件................................... 4,设置颜色........................................ 2.制作原理库.......................................... 1,创建元件库...................................... 2，修改元件库位置，新建原理图封库................. 3，原理封装库的操作............................... 3.绘制原理图.......................................... 1.加入元件库，放置元件............................ 2.原理图的操作.................................... 3.browse命令的使用技巧 ........................... 4.元件的替换与更新................................ 4.导出网表............................................ 1.原理图器件序号修改.............................. 2.原理图规则检查.................................. 3.显示DRC错误信息................................ 4.创建网表........................................ 5.生成元件清单(.BOM)..................................
第一章设计流程 传统的硬件系统设计流程如图1－1所示，由于系统速率较低，整个系统基本工作在集中参数模型下，因此各个设计阶段之间的影响很小。设计人员只需要了解本阶段的基本知识及设计方法即可。但是随着工艺水平的不断提高，系统速率快速的提升，系统的实际行为和理想模型之间的差距越来越大，各设计阶段之间的影响也越来越显著。为了保证设计的正确性，设计流程也因此有所变动，如图1－2所示，主要体现在增加了系统的前仿真和后仿真。通过两次仿真的结果来预测系统在分布参数的情况下是否能够工作正常，减少失败的可能性。 细化并调整以上原理图设计阶段的流 程，并结合我们的实际情况，原理图设计 阶段应该包括如下几个过程： 1、 阅读相关资料和器件手册 在这个阶段应该阅读的资料包括，系统的详细设计、数据流分析、各器件手册、器件成本等。 2、 选择器件并开始建库 在这个阶段应该基本完成从主器件到各种辅助器件的选择工作，并根据选择结果申请建库。 3、 确认器件资料并完成详细设计框图 为保证器件的选择符合系统的要求，在这一阶段需要完成各部分电路具体连接方式的设计框图，同时再次确认器件的相关参数符合系统的要求，并能够和其他器件正确配合。 4、 编写相关文档 这些文档可以包括：器件选择原因、可替换器件列表、器件间的连接框图、相关设计的来源（参考设计、曾验证过的设计等），参数选择说明，高速连接线及其它信息说明。 5、 完成EPLD 内部逻辑设计，并充分考虑可扩展性。
在编写相关文档的的同时需要完成EPLD内部逻辑的设计，确定器件容量及连接方式可行。 6、使用Concept-HDL绘制原理图 7、检查原理图及相关文档确保其一致性。 以上流程中并未包括前仿真的相关内容，在设计中可以根据实际情况，有选择的对部分重要连线作相关仿真，也可以根据I/O的阻抗，上升下降沿变化规律等信息简单分析判断。此流程中的各部分具体要求、注意事项、相关经验和技巧有待进一步完善。
Cadence SPB 15.7 快速入门视频教程 的SPB 16.2版本 第01讲 - 第15讲：OrCAD Capture CIS原理图创建 第16讲 - 第26讲：Cadence Allegro PCB创建封装 第27讲 - 第36讲：Cadence Allegro PCB创建电路板和元器件布局 第37讲 - 第46讲：Cadence Allegro PCB设置布线规则 第47讲 - 第56讲：Cadence Allegro PCB布线 第57讲 - 第60讲：Cadence Allegro PCB后处理、制作光绘文件 第1讲 课程介绍，学习方法，了解CADENCE软件 1．要开发的工程 本教程以下面的例子来开始原理图设计和PCB布线 2．教程内容
3．软件介绍 Design Entry CIS：板级原理图工具 Design Entry HDL：设计芯片的原理图工具，板级设计不用 Layout Plus：OrCAD自带的PCB布线工具，功能不如PCB Editor强大 Layout Plus SmartRoute Calibrate：OrCAD自带的PCB布线工具，功能不如PCB Editor强大PCB Editor：Cadence 的PCB布线工具 PCB Librarian：Cadence 的PCB封装制作工具 PCB Router：Cadence 的自动布线器 PCB SI：Cadence 的PCB信号完整性信号仿真的工具 SigXplorer：Cadence 的PCB信号完整性信号仿真的工具 4．软件列表
5．开始学习Design Entry CIS 启动：Start/Cadence SPB 16.2/Design Entry CIS 启动后，显示下图： 里面有很多选项，应该是对应不同的License 本教程使用：OrCAD Capture CIS 我个人认为：Allegro PCB Design CIS XL是所有可选程序中，功能最强大的，但不知道，强在哪里；而且本教程的原理图文件可以使用上表中不同的程序打开 6．选择OrCAD Capture CIS，启动后显示下图
Cadence原理图库设计 一.工具及库文件目录结构 Cadence提供Part Developer库开发工具供大家建原理图库使用。 Cadence 的元件库必具备如下文件目录结构为： Library----------cell----------view(包括Sym_1,Entity,Chips,Part-table) Sym_1:存放元件符号 Entity:存放元件端口的高层语言描述 Chips:存放元件的物理封装说明和属性 Part-table:存放元件的附加属性，用于构造企业特定部件 我们可以通过定义或修改上述几个文件的内容来创建和修改一个元件库，但通过以下几个步骤来创建元件库则更直观可靠一些。 二.定义逻辑管脚 在打开或新建的Project Manager中，如图示，打开Part Developer。 然后出现如下画面， 点击Create New,下图新菜单中提示大家选择库路径，新建库元件名称及器件类型。
点击ok后，Part Developer首先让大家输入元件的逻辑管脚。一个原理图符号可以有标量管脚和矢量管脚。 标量管脚在符号中有确定位置，便于检查信号与管脚的对应，但矢量管脚却可使原理图更简洁，适用于多位 总线管脚。 点击上图中的Edit,编辑器会让我们对首或尾带有数字的字符串的多种输入方式（A1; 1A; 1A1）进行选择,一但选定，编辑器即可对同时具有数字和字母的管脚输入进行矢量或标量界定。 管脚名首尾均不带数字的字符串如A; A1A则自动被识别为标量管脚。 按照元件手册决定管脚名称及逻辑方向,选择是否为低电平有效，点击ADD即可加入新的管脚。 (注：不论是标量或矢量管脚，均可采用集体输入，如在Pin Names栏可输入A1-A8, 1C-16C)
说明： 1）本教程适用于将altium designer的原理图和PCB转入cadence（分别对应capture CIS和allegro）里。对于protel 99se，可以将其先导入较新版本的AD里，再转入cadence中。 2）整个过程中使用的软件包括altium designer Summer 08，cadence16.6，orCAD10.3-capture(免安装精简版)，PADS9.3三合一完美精简版。其中，后面两个软件较小，便于下载。 3）原理图的转化路线是，从altium designer导出的.dsn文件，用orcad10.3-capture打开后，保存为cadence16.6可以打开的文件。因为较新版本的cadence不能直接打开AD转换出来的.dsn文件。如果你不是这些版本的软件，也可以参考本人的方法进行尝试。 4）pcb转化的顺序是，altium designer导出的文件，导入PADS9.3打开，然后导出.asc文件。随后利用allegro对pads的接口，将pads文件导入。 1. 原理图的导入 1.1选中原理图的项目文件，即.PRJPCB文件，右键-》save projec as，选择.dsn文件，输入要保存的文件名，保存。注意输入新的文件名的时候要把文件名的后缀手动改掉。 1.2打开orCAD10.3-capture文件夹下面的capture.exe（如果同一台电脑装了新版本的cadence，例如cadence16.6的话，环境变量中的用户变量会有冲突。具体地来说对于orCAD10.3来说，CDS_LIC_FILE的值必须是安装目录\orCAD10.3-capture\crack\license.dat。而对于cadence16.6来说，环境变量必须是5280@localhost。因此要使用orCAD10.3的话，必须将CDS_LIC_FILE的值改掉，否则无法打开。等下使用cadence16.6，就必须将值改回来）。 1.3使用orCAD10.3将刚才保存的.dsn文件打开，并保存成project。 1.4 随后就可以使用新版本的cadence的capture CIS打开保存的文件（注意改环境变量中的用户变量CDS_LIC_FILE）。 2. PCB的导入 由于allegro可以根据已有的brd文件生成元器件的封装，因此将PCB导入allegro后使用者免于重新使用allegro绘制一遍封装。 1.1打开pads9.3，file-》new，按照默认配置建立一个文件，保存。 1.2file-》import，选中要转换的.pcb文件，打开，保存在C盘的PADS Projects文件夹下面。 （安装PADS9.3三合一完美精简版时会自动在C盘产生这个文件夹。） 1.3file-》export，将文件保存为.asc文件。接下来回弹出下图所示的对话框。注意要将.pcb 文件和.asc文件保存在同一个目录下，即C盘的PADS Projects文件夹下面，否则allegro
原理图设计规范 理念: 设计好一份规范的原理图对设计好PCB/跟机/做客户资料具有指导性意义,是做好一款产品的基础。 一、标准图框图幅 根据实际需要，我公司常用图幅为A2、A3、A4，并有标准格式的图框。其中每一图幅可根据方向分为Landscape（纵向）及Portrait（横向）。在选用图纸时，应能准确清晰的表达区域电路的完整功能。 二、电路布局 原理图的作用是表示电路连接关系，因此需要注意电路结构的易读性。一般可将电路按照功能划分成几个部分，并按照信号流程将各部分合理布局。连线时，需注意避免线条的不必要交叉，以免难于辨识。具体要求如下： 1. 各功能块布局要合理, 整份原理图需布局均衡. 避免有些地方很挤,而有些 地方又很松, PCB 设计同等道理. 2. 尽量将各功能部分模块化(如功放,RADIO, E.VOL, SUB-WOOFER 等),以便于同 类机型资源共享, 各功能模块界线需清晰. 3. 接插口(如电源/喇叭插座, AUX IN, RCA OUTPUT, KB/CD SERVO 接口等)尽 量分布在图纸的四周围, 示意出实际接口外形及每一接脚的功能. 4. 可调元件(如电位器), 切换开关等对应的功能需标识清楚. 5. 滤波器件(如高/低频滤波电容,电感)需置于作用部位的就近处. 6. 重要的控制或信号线需标明流向及用文字标明功能. 7. CPU 为整机的控制中心, 接口线最多. 故CPU周边需留多一些空间进行布线 及相关标注,而不致于显得过分拥挤. 8. CPU 的设置管脚(如AREA1/AREA2, CLOCK1/CLOCK2等)需于旁边做一表格进 行对应设置的说明. 9. 重要器件(如接插座,IC, TUNER 等)外框用粗体线(统一 0.5mm). 10. 元件标号照公司要求按功能块进行标识. 11. 元件参数/数值务求准确标识. 特别留意功率电阻一定需标明功率值, 高耐 压的滤波电容需标明耐压值. 12. 每张原理图都需有公司的标准图框,并标明对应图纸的功能,文件名,制图人 名/审核人名, 日期, 版本号.
一、导出BOM 前提条件：对所有器件的位号进行过检测。不允许出来两个器件使用相同的位号。最简单的方式是通过Tool→Annotate重新进行编排，保证不会出错。 步骤1，选中所在的工程设计，如下图 步骤2，点击Tools→Bill of Meterials
步骤3：选中“Place each part entry on a separate line”，并且在header和Combined propert string 中输入你所想要导出的参数，其中必须选择”Reference”，这个是器件的位号，属于唯一值，后面有大用。 至此，BOM已经按照我们想要的格式导出来的。接下来就是修改BOM 二、修改BOM的内容 步骤1：打开BOM，刚打开的BOM应该是长得跟下面差不多
应该是这样。 这个演示只是装简单地添加了一个叫做Mount的属性，用于表明这个器件要不要焊接
修改完成后，如下图所示： 三、生成upd文件。 Cadence Capture CIS能够从UPD文件中自动更新器件的属性。所以一个很重要的步骤就是生成UPD文件。 UPD文件格式的基本样子是这样子的： "{Part Reference}" "TOL" "R1" "10%" "U1" "/IGNORE/" 步骤1：添加分号。方便起见将工作簿修改一下名字，同时增加两个新的工作页。如下图
步骤2：在sheet2的A1格中输入="$"&sheet1!A1&"$" 。如下图所示。这样做的目录是将sheet1的A1格的内容前后各加一个$号。其实添加$号也不是最终目的，只是这样操作比较简单
原理图设计简介 本文简要介绍了原理图的设计过程，希望能对初学者有所帮助。 一．建立一个新的工程 在进行一个新的设计时，首先必须利用Project Manager 对该设计目录进行配置，使该目录具有如下的文件结构。 所用的文件库 信息。 Design directory 启动Project Manager Open: 打开一个已有Project . New :建立一个新的Project . 点击New 如下图： cadence 将会以你所填入的project name 如：myproject 给project file 和design library 分别命
名为myproject.cpm和myproject.lib 点击下一步 Available Library：列出所有可选择的库。包括cadence自带库等。Project Library：个人工程中将用到的所有库。如myproject_lib 点击下一步 点击下一步
点击Finish完成对设计目录的配置。 为统一原理图库，所有共享的原理图库统一放在CDMA硬件讨论园地----PCB设计专栏内。 其中：libcdma 目录为IS95项目所用的器件库。 libcdma1目录为IS95项目之后所用的器件库。 每台机器上只能存放一套共享的原理图库，一般指定放在D：盘的根目录下， 即：D：\libcdma , D：\libcdma1 ... * 注意：设计开始时，应该首先将机器上的库与共享的原理图库同步。 下面介绍如何将共享库加入到自己的工程库中。 点击Setup 点击Edit 编辑cds.lib文件。添入以下语句: define libcdma d:\libcdma define libcdma1 d:\libcdma1 则库libcdma , libcdma1被加入Availiable Library 项内。如下图：
本文简要介绍了cadence原理图的设计过程，希望能对初学者有所帮助。 一．建立一个新的工程 在进行一个新的设计时，首先必须利用Project Manager 对该设计目录进行配置，使该目录具有如下的文件结构。 下面举例说明： 启动Project Manager Open: 打开一个已有Project . New :建立一个新的Project . 点击New 如下图: cadence 将会以你所填入的project name 如：myproject 给project file和design library分别命名为myproject.cpm 和myproject.lib
点击下一步 Available Library：列出所有可选择的库。包括cadence 自带库等。Project Library：个人工程中将用到的所有库。如myproject_lib 点击下一步 点击下一步
点击Finish完成对设计目录的配置。 为统一原理图库，所有共享的原理图库统一放在CDMA 硬件讨论园地----PCB 设计专栏内。其中： libcdma 目录为IS95 项目所用的器件库。libcdma1 目录为IS95 项目之后所用的器件库。 每台机器上只能存放一套共享的原理图库，一般指定放在D：盘的根目录下，即：D：libcdma , D：libcdma1 ... * 注意：设计开始时，应该首先将机器上的库与共享的原理图库同步。 下面介绍如何将共享库加入到自己的工程库中。 点击 Edit 编辑cds.lib 文件。添入以下语句: define libcdma d:libcdma define libcdma1 d:libcdma1 则库libcdma , libcdma1 被加入Availiable Library 项内。如下图：
CONCEPT-HDL原理图设计 一．创建新项目 1．用Project Manager建立Project *注意：在这里最好新建一个自己的设计目录并将所用库拷到本目录下，如果用默认的目录和库，很容易将目录结构搞乱。记住一定要编辑cds.lib文件 在Project Manager工具栏中选择File->New，将出现一个建立Project的对话框，按着提示新建了一个cpm文件并建立起了一个Lib:Cell:View:File结构的目录层次。其中Lib、Cell和View分别表示一组目录。在实际使用中发现，认识并理解这个结构，对学习这套工具的使用很有帮助。下图显示了一个典型的Lib:Cell:View目录结构： 由上图可以看出Lib目录是一个库目录，该目录下包含了所有的Cells。每个Cell目录下存放了一个设计（这里的设计是指PCB或芯片的设计，因此PCB中使用的芯片也被认为是一个设计而存在Cell目录下）的所有数据。这些数据又被分类归入各个VIEW。比如，UAS项目中交换板的Cell目录是SPB，在SPB下有schematic,symbol,package和physical等view目录。每个View目录下包含了一个设计的某一方面的数据。比如，原理图数据都被存放在sch_n VIEW(n表示原理图的版本号)。而Layout数据则被放physical下。
首先说明一下我的版本是Allergro SPB 16.2。原理图设计用的是OrCAD Capture，PCB设计用的是Allegro PCB Design GXL。 教材手里有好几种，网上找的、图书馆借的。在Altium Designer里面原理图转PCB是个很简单的事情，可是在cadence里面，折腾了好几天才能通过这一步。怎么说呢，这些教材讲的都不够细，尤其是在如何操作软件这上面，完全是把help手册翻译了一遍，反而把大家在学习protel时候就知道的东西啰嗦了半天。 cadence 原理图转PCB网上流传有两种方法，我现在也只会这两种。 切入正题吧。原理图转PCB之间沟通的纽带是netlist文件，就是网表文件。正确生成网表文件的前提是原理图正确，能通过DRC检查。如果只画原理图不需要layout那就不用生成网表，在footprint选项里也不用填，否则要填上对应的封装名称，即使你没有这个封装填上封装名称也能生成网表，可以在生成网表之后再去画封装。 画封装，打开Allegro PCB Design GXL，File-New-Package symbol(wizard)。为了下文讲解，设置名称就叫dip40-8051，路径自己设定，最好不要有中文名。选DIP-next-load template-next-next-引脚数填40-next-选择焊盘（任意）-保存。 先别急，还有一项重要的事情没做，那就是生成device文件。其中的一种方法用到了它。如何生成呢，在生成封装之后，File-create device file 就可以啦，记住文件格式是.txt，和你刚才设计封装库放在同一目录下。此时可以退出 Allegro PCB Design GXL。 两种办法之前的工作都要把原理图设计好，如果你只想体验一下流程的话随便弄个IC（如8051），设计即正确，不要考虑电气特性。在属性设置里面把footprint名称填上任意名称，如（dip40-8051）。接着把不用的管教都XX掉。弄好之后进行DRC检查，有警告不要紧，只要没有错误就可以。体验流程嘛！检查无误就可以生成网表了。 生成网表第一种方法（三个文件pstchip.dat、pstxnet、pstxprt）： 在capture里面，通过DRC检查之后，选Create Netlist出现上图对话框。默认标签是PCB editor，也
一、导出 BOM 最简单的前提条件：对所有器件的位号进行过检测。不允许出来两个器件使用相同的位号。 方式是通过Tool Annotate 重新进行编排，保证不会出错。 步骤 1，选中所在的工程设计，如下图 步骤 2，点击 Tools Bill of Meterials
步骤 3：选中“ Place each part entry on a separate line”，并且在 header 和 Combined propert string 中输入你所想要导出的参数，其中必须选择”Reference”，这个是器件的位号，属于唯一值，后面有大用。 至此，BOM 已经按照我们想要的格式导出来的。接下来就是修改BOM 二、修改 BOM 的内容 步骤 1：打开 BOM ，刚打开的BOM 应该是长得跟下面差不多
步骤2：将期修改一下，去掉一些不必要的几行，和不必要的列“item”和”quantity ”修改后应该是这样。 步骤 3：根据自己的想法，修改BOM 的具体内容，注意，Reference 这一列一定不能修改。这个演示只是装简单地添加了一个叫做Mount 的属性，用于表明这个器件要不要焊接
修改完成后，如下图所示： 三、生成 upd 文件。 Cadence Capture CIS 能够从 UPD 文件中自动更新器件的属性。所以一个很重要的步骤就是生成 UPD 文件。 UPD 文件格式的基本样子是这样子的： "{Part Reference}""TOL" "R1" "10%" "U1" "/IGNORE/" 步骤 1：添加分号。方便起见将工作簿修改一下名字，同时增加两个新的工作页。如下图
原理图绘制规范初稿 1图纸规则: 1 ）、建立工程文件，工程文件名称格式“项目名称-版本号”，如SE80SM-D1-1.0 ; 2）、建立原理图页，每页原理图名称定义为原理图链路名称，为了使原理图按照顺序显示，链路名称前面加01_、02_...;如果同一功能分多页原理图，通过后缀01、02… 区分，如下图所示； 图1 ：原理图名称示例
3) 、根据原理图选择图纸幅面，常用幅面为 A (9.7*7.2inches )、B (15.2*9.7inches )、C (20.2*15.2inches)，原理图名称、版本、日期等位于右下角，如下图所示； SE80 Title RX_MAIN Size Docuinent Number B CADENCE从原理图到PCB步骤 一．原理图 1．建立工程 与其他绘图软件一样，OrCAD以Project来管理各种设计文件。点击开始菜单，然后依次是所有程序-- Allegro SPB 15.5--Design Entry CIS，在弹出的Studio Suite Selection对话框中选择第一项OrCAD_Capture_CIS_option with capture，点击Ok进入Capture CIS。接下来是File--New--Project，在弹出的对话框中填入工程名、路径等等，点击Ok进入设计界面。2．绘制原理图 新建工程后打开的是默认的原理图文件SCHEMATIC1 PAGE1，右侧有工具栏，用于放置元件、画线和添加网络等等，用法和Protel类似。点击上侧工具栏的Project manager（文件夹树图标）进入工程管理界面，在这里可以修改原理图文件名、设置原理图纸张大小和添加原理图库等等。 1）修改原理图纸张大小： 双击SCHEMATIC1文件夹，右键点击PAGE1，选择Schematic1 Page Properties，在Page Size 中可以选择单位、大小等； 2）添加原理图库： File--New--Library，可以看到在Library文件夹中多了一个library1.olb的原理图库文件，右键单击该文件，选择Save，改名存盘； 3）添加新元件： 常用的元件用自带的（比如说电阻、电容的），很多时候都要自己做元件，或者用别人做好的元件。右键单击刚才新建的olb库文件，选New Part，或是New Part From Spreadsheet，后者以表格的方式建立新元件，对于画管脚特多的芯片元件非常合适，可以直接从芯片Datasheet中的引脚描述表格中直接拷贝、粘贴即可（pdf格式的Datasheet按住Alt键可以按列选择），可以批量添加管脚，方便快捷。 4）生成网络表（Net List）： 在画板的时候需要导入网络表，在这之前原理图应该差不多完工了，剩下的工作就是查缺补漏。可以为元件自动编号，在工程管理界面下选中.dsn文件，然后选Tools—Annotate （注解），在弹出的对话框中选定一些编号规则，根据需求进行修改或用默认设置即可。进行DRC检测也是在生成网络表之前的一项重要工作，可以避免出现一些不必要的设计错误。DRC之后可以尝试去生成网络表了，还是在工程管理界面下，选Tools--Create Netlist，可以在弹出的对话框中选择网络表的存放路径，其他默认设置即可，生成网络表的过程中如果出错，可以通Windows--Session Log查看出错的原因，比如说有元器件忘了添加封装等。 5）更新元件到原理图： 当元件库中的某个元件修改后需要原理图也同步更新时，可以不必重新放置元件（万一有100个或更多该元件岂不是要疯了），在工程管理界面下，双击Design Cache文件夹，选中刚才修改的元件，右键单击选择Update Cache，一路yes下去即可将原理图中该元件全部更新。 6）一些细节： 画原理图时的放大和缩小分别是按键“i”（Zoom In）和“o”（Zoom Out）和Protel有所区别；在创建元件封装的时候，除了GND可以同名以外，不能有其他同名的管脚，否者报错，不过貌似报错也没有影响，因为打开OrCAD自带的元件库时（比如Xilinx的FPGA），也有除GND外的同名管脚；添加网络标号的快捷键是“n”，不过在OrCAD中网络标号无法复制，记得Protel中是可以通过复制已有的网络标号来添加新的网络标号的。 说明： 1）本教程适用于将altiumdesigner的原理图和PCB转入cadence （分别对应captureCIS和allegro）里。对于protel99se，可以将其先导入较新版本的AD里，再转入cadence中。 2）整个过程中使用的软件包括altiumdesignerSummer08，cadence16.6，orCAD10.3-capture(免安装精简版)，PADS9.3三合一完美精简版。其中，后面两个软件较小，便于下载。 3）原理图的转化路线是，从altiumdesigner导出的.dsn文件，用orcad10.3-capture打开后，保存为cadence16.6可以打开的文件。因为较新版本的cadence不能直接打开AD转换出来的.dsn 文件。如果你不是这些版本的软件，也可以参考本人的方法进行尝试。 4）pcb转化的顺序是，altiumdesigner导出的文件，导入PADS9.3打开，然后导出.asc文件。随后利用allegro对pads的接口，将pads文件导入。 1.原理图的导入 1.1选中原理图的项目文件，即.PRJPCB文件，右键-》saveprojecas，选择.dsn文件，输入要保存的文件名，保存。注意输入新的文件名的时候要把文件名的后缀手动改掉。 1.2打开orCAD10.3-capture文件夹下面的capture.exe（如果同一台电脑装了新版本的cadence，例如cadence16.6的话，环 境变量中的用户变量会有冲突。具体地来说对于orCAD10.3来说，CDS_LIC_FILE的值必须是安装目录\orCAD10.3-capture\crack\license.dat。而对于cadence16.6来说，环境变量必须是5280@localhost。因此要使用orCAD10.3的话，必须将CDS_LIC_FILE的值改掉，否则无法打开。等下使用cadence16.6，就必须将值改回来）。 1.3使用orCAD10.3将刚才保存的.dsn文件打开，并保存成project。 1.4随后就可以使用新版本的cadence的captureCIS打开保存的文件（注意改环境变量中的用户变量CDS_LIC_FILE）。 2.PCB的导入 由于allegro可以根据已有的brd文件生成元器件的封装，因此将PCB导入allegro后使用者免于重新使用allegro绘制一遍封装。 1.1打开pads9.3，file-》new，按照默认配置建立一个文件， 保存。 1.2file-》import，选中要转换的.pcb文件，打开，保存在 C盘的PADSProjects文件夹下面。（安装PADS9.3三合一完美精简版时会自动在C盘产生这个文件夹。） 1.3file-》export，将文件保存为.asc文件。接下来回弹出 下图所示的对话框。注意要将.pcb文件和.asc文件保存在同一个目录下，即C盘的PADSProjects文件夹下面，否则 Cadence原理图库的制作及使用（二） 在上一节中，我们讲述了一种原理图库的制作方法：使用封装编辑器创建封装，然后生成符号。在本节内容当中，我们将要讲述另外一种制作方法：先创建符号，然后由符号得到封装。本节将要讲述另外一种方法：从符号得出封装。 根据前面章节叙述的内容首先创建一个库项目，进入如图5_33所示界面。 5_33 然后点击“File/Change Product”，进入如图5_34所示界面，选择“Allegro PCB Librarian 610（PCB Librarian Expert）”选项，点击确定，完成设计模块的选择。 5_34 单击图5_33中“Part Developer”，进入库设计软件界面，如图5_35所示。 5_35 选择File菜单中的New/Cell选项，出现如图5_36所示对话框。 5_36 有些元件有多个相同的功能组，需要创建单个功能组的符号和整个元件的符号以方便原理图设计，满足设计的不同需求。创建符号的方法如下：1、输入sizeable管脚并通过符号编辑器创建符号；2、创建封装；3、创建必要的通道；4、通过拷贝sym_1来创建sym_2；5、确定sym_2的SIZE属性并添加HAS_FIXED_SIZE 属性。 在“Cell”对应的空白栏处输入元件库的名称，自己可以随意写，但是最好用和芯片信息相关的名字，比如可以用元件型号命名，例如要制作74HC04的原理图元件库，在空白栏处输入74HC04，单击确定，出现如图5_37所示界面。 5_37 选择左边项目栏中的symbols选项，右键点击弹出如图5_38所示界面。 第二章C adence的原理图设计 2.1Design Entry CIS软件概述 Cadence软件系统有两套电路原理图的设计工具，一套是Design Entry HDL，另一套就是我们马上要开始学习的Design Entry CIS。其中Design Entry HDL是Cadence公司原本的原理图设计软件，可以用于芯片电路和板级电路的设计，其长处在于可以把芯片的电路原理图和板级电路原理图结合在一起，进行综合设计；而Design Entry CIS主要用于常规的板级电路设计，Design Entry CIS原本是OrCAD公司的产品，OrCAD公司后来被Cadence公司收购，于是Design Entry CIS也就成了Cadence公司的另一套电路原理图设计软件。 Design Entry CIS原理图设计软件的特点是直观、易学、易用，在业界有很高的知名度，利用Design Entry CIS原理图设计软件可以进行简单的（只有单张图纸构成的）电路原理图设计，也可以进行（由多张图纸拼接而成的）平坦式电路原理图设计，还可以进行（多张图纸按一定层次关系构成的）层次式电路原理图设计。 在本章中，我们首先学习简单的电路原理图设计，然后再学习较为复杂的平坦式和层次式电路原理图设计。 我们将围绕一块非常简单的STC系列单片机下载电路板，学习简单电路原理图的设计，同时在此过程中，还将学习到USB转UART串行口、STC系列单片机下载电路等方面的知识。 接着，我们将围绕一块ARM-7核心实验板，进行平坦式和层次式电路原理图的设计，而该核心板是配套于ARM-7实验箱。在此过程中我们还将学习到嵌入式技术等方面的知识。 2.2初识Design Entry CIS 一．启动Design Entry CIS 我们在电脑上点击“开始→所有程序→Cadence SPB16.2→Design Entry CIS”，如下图所示： 内部资料 请勿外传 CADENCE原理图与PCB设计说明 （第1版） . . . . . . 目录 序言 (1) 第一章系统简介 (2) 1.1 系统组成 (2) 1.1.1 库 (2) 1.1.2 原理图输入 (2) 1.1.3 设计转换和修改管理 (2) 1.1.4 物理设计与加工数据的生成 (3) 1.1.5 高速PCB规划设计环境 (3) 1.2 Cadence设计流程 (3) 第二章 Cadence安装 (4) 2.1安装步骤 (4) 2.2 LICENSE设置 (7) 2.3 库映射 (8) 2.4 修改cds.lib文件，设置原理图库： (9) 2.5 编辑ENV文件，设置PCB库： (10) 第三章 CADENCE库管理 (12) 3.1 中兴EDA库管理系统 (12) 3.2 CADENCE库结构 (14) 3.2.1 原理图（Concept HDL）库结构： (14) 3.2.2 PCB库结构： (14) 第四章项目管理器 (16) 4.1 项目管理的概念 (16) 4.2 创建或打开一个项目 (16) 4.3 原理图库的添加： (17) 4.4 填写设计（Design）名称 (18) 4.5 增加新的Design(设计) (19) . . . 4.6 项目的目录结构 (19) 第五章原理图设计 (21) 5.1 图纸版面设置 (21) 5.1.1 图纸统一格式设置 (21) 5.1.2 栅格设置 (23) 5.2 Concept-HDL的启动 (24) 5.3 添加元件 (25) 5.3.1 逻辑方式添加器件 (25) 5.3.2 物理方式添加器件 (26) 5.4 画线 (27) 5.4.1 Draw方式 (27) 5.4.2 Route方式 (28) 5.5 添加信号名 (28) 5.6 画总线 (29) 5.7 信号名命名规则 (30) 5.8 元件位号 (32) 5.8.1 元件位号手工标注 (32) 5.8.2 元件位号的自动标注 (33) 5.8.3 元件位号的自动排序 (34) 5.9 Cadence属性 (35) 5.10 组操作 (37) 5.10.1 组定义: (37) 5.10.2 组命名 (38) 5.10.3 组操作 (38) 5.11 常用命令 (39) 5.11.1 常用的快捷键 (39) 5.11.2 检查连接关系 (40) 5.11.3 点画命令 (40) 5.11.4 查找元件和网络 (40) 5.11.5 两个不同网络名的网络连接的方法 (41) 5.11.6 错误检查 (41) . . . OrCAD Capture CIS 原理图设计教程 目录 第1章概述 (4) 1.1原理图设计基本过程 (4) 1.2原理图编辑窗口 (6) 1.2.1主命令菜单 (6) 1.2.2工具栏 (11) 1.3本章小结 (13) 第2章原理图绘制 (14) 2.1添加元件库及放置元件 (14) 2.1.1添加元件库 (14) 2.1.2放置普通元器件 (16) 2.1.3放置电源和地 (17) 2.1.4元件的基本操作 (17) 2.2创建电气连接 (18) 2.2.1在同一个页面创建电气互联 (18) 2.2.2在不同页面之间创建电气互联 (19) 2.2.3使用总线创建连接 (20) 2.3原理图绘制的其它操作 (21) 2.3.1放置文本 (21) 2.3.2放置图形 (22) 2.4打印原理图 (22) 2.4.1原理图页的相关操作 (22) 2.4.2原理图设置及打印 (22) 2.5本章小结 (24) 第3章原理图的后处理 (25) 3.1检验原理图 (25) 3.1.1原理图初步检查 (25) 3.1.2设计规则检查 (26) 3.2原理图的添加修改 (27) 3.2.1批量替换 (28) 3.2.2批量更新 (28) 3.2.3元器件编号 (28) 3.3添加封装属性 (32) 3.3.1单个添加 (32) 3.3.2批量添加 (33) 3.4生成网表与元件清单 (34) 3.4.1生成网表 (34) 3.4.2生成元件清单 (36) 3.5单元小结 (38) 第4章层电路设计 (39) 4.1拼接式电路 (39) 4.2分层式电路结构 (39) 4.3简单分层式电路图的绘制 (39) 4.4复合分层式电路图的绘制 (44) Protel原理图PCB到Cadence的数据转换 Date: 2008/ 04 / 25 Author:周曙光 Version: v16.x Keywords:数据转换AD6(Altium Designer 6) Note: 任何两个EDA工具之间的数据转换都不是百分百的正确，都需要做一定修改。 随着PCB设计的复杂程度和高速PCB设计需求的不断增加，越来越多的PCB设计者、设计团队选择Cadence的设计平台和工具。但是，由于没有AD6数据到Cadence数据直接转换工具，长期以来如何将现有的基于AD6平台的设计数据转化到Cadence平台上来一直是处于平台转化期的设计者所面临的难题。 下面结合Cadence和Altium的PCB设计工具，提供一条比较合理的转换途径。 1、环境：转换中使用到的工具 a) Altium Designer 6 b) Cadence Capture CIS c) Cadence Orcad Layout d) Cadence PCB Editor e) Cadence PCB Router(CCT) 2、Altium - AD6原理图到Cadence - Capture CIS 在Altium Designer 6原理图的转化上我们可以利用Altium Designer 6的Save Preject As来实现。通过这一功能我们可以直接将AD6的原理图转化到Capture CIS中。 然后直接保存为*.dsn文件。 注意事项： 这里，我们仅提出几点通过实践总结出来的注意事项。 a)封装信息 AD6在输出Capture DSN文件的时候，没有输出封装信息，在Capture中我们会看到所以元件的PCB Footprint属性都是空的。这就需要我们手工为元件添加封装信息，这也是整个转化过程中最耗时的工作。在添加封装信息时要注意保持与AD6 PCB设计中的封装一致性，以及Cadence在封装命名上的限制。 例如一个电阻，在AD6中的封装为AXIAL0.4，在后面介绍的封装库的转化中，将被修改为AXIAL04，这是由于Cadence不允许封装名中出现“.”；再比如DB9接插件的封装在AD6中为DB9RA/F，将会被改为DB9RAF。因此我们在Capture中给元件添加封装信息时，要考虑到这些命名的改变。当然，如果自己有一些标准的Cadence的PCB封装库，也可以直接输入对应的封装库名称。只是需要注意的就是在后面要导入器件的位置信息的时候，需要把AD6中的PCB封装名称修改为Cadence的PCB封装名称。当然两个软件中封装库的原点应该是一致的，否则后面导入PCB Editor时候，器件不在原来的位置。 给器件添加封装的时候，可以不用每个器件都添加一次，可以通过Capture的更新属性一次性进行操作。具体操作如下： 点击工程名称，然后在菜单tools->Updata properties，在这个属性更新界面里，需要选择一个自己编辑的UPD文件。 UPD文件格式如下： "
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