SI - PCIE

PCIE 系统架构及物理层一致性测试

PCIE系统架构
PCIE
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2009-9-21
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PCIE 协议的分层
PCIE设备A 设备核心 PCIE设备B 设备核心
设备核心逻辑接口
设备核心逻辑接口
处理层（事务层） 数据链路层 物理层
处理层（事务层） 数据链路层 物理层
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2009-9-21
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PCIE 各层的主要功能
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1.处理层/事务层(Transaction Layer): 处理层按功能可以分为主要负责存储器，I/O，配置，消息事务的处理，具体动作包括地 址空间的寻址，路由，流量控制，中断处理，端口以及虚拟通道的仲裁，QOS，高级电源 管理，寄存器配置等。
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2.数据链路层(Data Link Layer): 数据链路层主要是保证各链路完整的对数据进行传输，具体动作包括对处理层数据进行 封包，链路层CRC检测，接收应答，链路层初始化等。
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3 物理层(Physical Layer) 物理层又分为逻辑物理层和电气物理层，进行各链路的物理传输，具体动作包括对上层 数据进行封包，字节拆分，加扰，8b/10b编码，链路定向和初始化，链路电源管理，复 位，物理信号的传输等。
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系统发送/接收逻辑
内存，I/O,配置请求或消息请求 发送 接收
处理层数据包 （TLP）
处理层数据包 （TLP） ECRC 流控 头 数据 ECRC
处理层
头
数据
每条VC的发送缓冲区
虚拟信道管理 排序
每条VC的发送缓冲区
链路数据包
链路数据包(DLLP) LCRC ACK/NAK CRC
链路数据包 (DLLP) ACK/NAK CRC 序列
链路数据包 TLP LCRC
链路层
序列
TLP
TLP重放缓冲区 多路复用器 TLP错误检查
多路复用器
物理数据包 开始 链路数据包 结束 开始
物理数据包 链路数据包 结束
物理层
编码 并串转换 差分驱动输出 解码
链路定向
串并转换 差分接收
端口 5 2009-9-21 高速信号完整性工程师培训课程

物理层发送/接收逻辑
来自链路层的数据 发往链路层的数据
发送缓冲区
开始/结束/空闲/填充代码
接收数据缓冲区 控制字符 去处开始/结束/空闲/填充字符和数据包检查
多路复用器 D/K# 字节拆分(通道N=0,1,2….31) D/K# 扰频器 D/K# 8b/10b 编码器 D/K# N=0,1,2..N 发送器 本地PLL 扰频器 D/K# 8b/10b 编码器 D/K# 字节反拆分(通道N=0,1,2….31) D/K# 去扰频器 D/K# 8b/10b 解码器 D/K# N=0,1,2..N 接收器 本地PLL 去扰频器 D/K# 8b/10b 解码器
发送时钟 并串转换 N=0,1,2..N 并串转换 串并转换/弹性缓冲区 恢复 时钟
接收时钟 串并转换/弹性缓冲区 N=0,1,2..N RX 恢复 时钟
TX
TX
RX
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物理层各部分逻辑功能-多路复用逻辑
多路复用逻辑将来自缓冲区的数据包字符选通到字节拆分逻辑（仅在链路实现多 通道数据传输时才需要），多路复用器的输入内容主要有以下四项：
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1：发送数据缓冲区。选通时D/K#置为高电平。 2：开始/结束字符。这些控制字符被附加到每个TLP和DLLP的开始和结束位置。 如STP,SDP; End Good TLP, End Bad TLP.此时D/K#信号被置为低电平。 3：有序集。有序集包括K字符和D字符。 4：逻辑空闲序列。在无数据发送时，链路会发送逻辑空闲字符，而不是让链 路处于浮空状态，保证链路有信号切换，从而使接收器的PLL能与发送器时钟 保持同步。它由D字符构成。
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物理层各部分逻辑功能-字节拆分逻辑
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当一个端口实现有多条数据通道(lane)时，数据包的数据由字节拆分逻辑部件拆分到 2,4,6,8,16,32条通道上。
字符7 字符6 字符5 字符4 字符3 字符2 字符1 字符0
以PCIE 4X为例
字符8 字符4 字符0
字符9 字符5 字符1
字符10 字符6 字符2
字符11 字符7 字符3
Lane 0
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Lane 1
Lane 2
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Lane 3

物理层各部分逻辑功能-扰频器
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扰频器可阻止发送数据流中重复模式的生成，重复模式会导致大量能量集中在 某些离散的频率上，进而生成大量EMI噪音。通过加扰传输的数据可以消除重 复模式如01010101等。 只对于TLP和DLLP相关的D字符应用加扰。 不加扰K字符和有序集中的字符。
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物理层各部分逻辑功能-8b/10b编码器
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8b/10b编码器将所有的8b数据按照编码表 转换成10b的字符。 实现足够的01跳变，有利于时钟嵌入和时 钟恢复。 确保信号DC平衡。 有利于错误检测(Running disparity)。 缺点是增加25%的开销。
A0 h 1 0 1 0 0 0 0 0 00 h 0 0 0 0 0 0 0 0 00 h 0 0 0 0 0 0 0 0 BF h 1 0 1 1 1 1 1 1
Raw Binary
8b/10b Symbol
1 0 0 1 1 1 1 0 1 0 0 1 1 0 0 0 1 0 1 1 0 1 1 0 0 0 1 0 1 1 0 1 0 1 0 0 1 0 1 0
Average Value of Transmitted Signal
Raw Binary 8b/10b Symbol
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物理层各部分逻辑功能-并串转换和时钟
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8b/10b编码器以250MHz的频率将符号定时输出到该转换器，并串转换器则以 2.5Ghz的频率定时输出串行比特流。 发送和接收都有本地时钟，本地时钟是由系统提供的100MHz的时钟，然后通 过本地PLL实现倍频到250Mhz用于定时各个物理层逻辑，如字节拆分逻辑，扰 频器等等。该PLL还生成送入并行到串行转换器的2.5Ghz的发送时钟。
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物理层各部分逻辑功能-接收逻辑
J H G F I E D C B A
插入或丢弃一定的Skip 字符以实现接收时钟 与本地时钟同步
SKIP,TS, FTS检测
通道 相位 补偿 延迟 电路 接收时钟/10
探测缓冲区
8b/10b 解码器
RX
接收端恢 复时钟
控制
本地 PLL
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物理层链路– Lane （1X,2X,4X,8X,16X)
SerDes
Component A
75-500nF
Channel
D+ D-
SerDes
Component B
TX Logic
C Embed Clock
50Ω
50Ω V_BiasA
Tranmission Line Source Termination
50Ω
50Ω
C Recover Clock
RX Logic
GndB
RX Logic
D+ DC 50Ω 50Ω 50Ω 50Ω C
TX Logic
GndA
V_BiasB
Primarily Digital Logic
Primarily Analog Circuits
Primarily Analog Circuits
Primarily Digital Logic
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PCIE G1 物理层信号特点
8 信号特性
0最小800mV, 最大1.2V LVDS差分信令 050 Ω单端, 100Ω差分端接 02.5 Gb/s数据率(NRZ编码: 1.25GHz基波频率, 50ps(20-80%)上升/下降时间 0嵌入式时钟, 8B/10B编码 0De-emphasis去加重应用于高损耗(11-13.2dB)传输互连, 弥补跳变边沿高频含
量过度损耗, 减低ISI抖动 0AC耦合 – 所以通过8B/10B编码控制“1”与“0”数目相等以达到DC平衡
8 眼图,抖动与AC参数测量
0内置一致性测试码形,
方便测量与验证眼图,抖动与AC参数 –只需端接50W负
载 0在连续的250个周期, 测量抖动分布中值与最大值时间差 <60ps 0测量UI(±300ppm),上升/下降时间, De-emphasis(3- 4dB), 共模差分输出电 压, 差分阻抗, 回波损耗, Lane-to-Lane时延偏差等等
8 扩频时钟Spread Spectrum Clocking (SSC)
00至0.5%
Down Spreading, 调制频率: 30-33kHz
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PCIE G1 物理层信号特点 De-Emphasis
8 Fequency Dependent Loss: 基本上传输线是一低通滤波器, 信号传输时高频的含量比低
频含量损耗得更厉害, 预加重是将信号的幅度在跳变时加大, 在PCI Express当中, 规范要 求跳变时的幅度比没有跳变时高3.5dB
没有De-Emphasis,信号到达接收端时的情况
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PCIE G1 物理层信号特点 De-Emphasis
8 增加跳变时的幅度为Pre-
Emphasis 8 减少不变时的幅度为 De-Emphasis
Strong High
未有预加重前的原波形：
Logic High
Pre-Emphasis
信号跳变时增加幅度 预加重后的波形：
1 0 1 00 111 11
Strong Low
Logic Low
预加重：
没有预加重：
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PCIE G2 物理层信号特点
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PCIE G2 物理层信号特点-Full swing and low swing
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PCIE G2 物理层信号特点- De-emphasis 3.5dB and 6dB
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The compliance test point in DPOJET
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