实验报告书
实验类别FPGA原理及应用学院信息工程学院专业通信工程
班级
姓名
指导教师陈适
2014 年 6 月18 日
图1-1 顶层设计文件
使用 PACE 进行管脚分配
在工程的 Sources 窗口,选择顶层设计文件uart_clock.vhd/.v,则在 Processes 口,扩展 User Constraints 并双击 Assign Package Pins 打开 PACE,在此过程中弹出询问是否添加 UCF 文件到工程中对话框,单击“yes”按钮。用VHDL做实验时,如果
有自动跳出,可把lab2拷到根目录下再打开工程;
注意:在 PACE 能启动之前必须先进行综合。
PACE 中浏览 Design Object List-I/O Pins 窗口,可看到所列的信号名称和信号方向是 Output 还是 Input。在 Loc 栏里每个信号对应于 FPGA 的管脚, FPGA 的管脚分配需查看光盘数据../02.Schmatic 目录下的原理图,信号连接如下:
连接管脚 BANK4,system_clock ,Loc栏中填入AJ15;
Lock:连接管脚 BANK3,led_0 , Loc栏中填入AC4;
图2-2 输入延迟(OFFSET IN)约束设置
图2-3 输出延迟约束设置
File → Save 保存,然后选择 Exit 退出约束编辑器。
)输入引脚位置约束
大部分的 FPGA在设计完成前就进行了引脚分配。在这个实验中,通过入来分配输入/输出引脚的位置,也可以采用实验二中使用 PACE
引脚位置约束语法如下:
引脚位置约束语法如下:
在汇编范本 Task #1 部分中,添加如下汇编语句,编写完后,则要重新用汇编编译系统把编写的汇编源文件 program.psm 自动生成用于程序内存的 VHDL/Verilog格式文件。
编范本涉及到的端口值的常量,参考 PicoBlaze 的指南,而代码的编写参考 KCPSM3 的使用
图3-1 View Synthesis Report 在此报告中找到“Timing Summary”,时钟频率评估值为 378.146MHz
图3-3 超级终端显示
图4-1 四位串行加法器原理
图4-2 波形激励编辑窗口
然后在processes窗口中点击simulater behavioral model即开始仿真,仿真结果如下:
图4-3 仿真结果
图4-4 调试结果
图4-5 调试结果从实验仿真结果可以看出,全加器的设计是正确的。