PCB 特性阻抗控制精度探讨

PCB特性阻抗控制精度探讨

技术分类： EDA工具与服务 | 2008-06-18

五洲电路集团 | 何思军

1、 前 言

随着电子整机产品的高速化发展，这就要求所使用PCB的特性阻抗控制要求达到高精度化。以计算机高速化进展为例，就可以说明这一需求的发展趋势。

最初对PCB确立±10%的控制精度要求是由电路中800MHz频率信号的Direc Rambus 型的DRAM模块（RIMM）应用所提出的，这是为了保证计算机主机和交换机的内部电路实现更高速的动作。不仅搭载RIMM的计算机产品，而且很多的电子产品也需要基板上的电路能很好地与之匹配，一些客户相应使用的PCB板件的特性阻抗控制精度不在局限于原来的±15%或±10%，有的阻抗控制精度要求提高到±8%甚至±5%，这对PCB制造厂来说确实是很大的挑战。本文主要针对如何满足客户严格的阻抗控制精度要求方面进行阐述，希望能对PCB 制造业同行有所帮助。

2、阻 抗 控 制 精 度 分 析

一般多层板的传输线系统要达到60±10%Ω还算容易，但要达到75±5%Ω，甚至50±5%Ω时就会有点难度,误差5%即使对于技术规格要求较高的应用而言也是不常见的，但还是有一些客户对阻抗控制精度提出了±5%的要求，现举例来说明。

以下是我司生产的一种板件，该板的要求：4层板，完成板厚1.0±0.10mm，板材采用FR4，客户有指定的叠层结构，见下图

其中TOP层有单线阻抗要求，参考层为第2层，其中单线阻抗线宽W1要求12.0MIL,阻抗要求50±5%Ω（50±2.5Ω），其结构如下：

对于客户如此严格的阻抗控制精度要求,如何去满足?下面来谈谈我们公司是如何去进行控制的。

2.1 PCB特性阻抗的模拟计算

对于有阻抗控制要求的板，目前，PCB工厂比较常见的做法就是在PCB的生产拼版板边适当位置设计一些阻抗试样，这些阻抗试样具有与PCB相同的分层和阻抗线构造。在设计阻抗试样前会预先采用一些阻抗计算软件对阻抗进行模拟计算，以便对阻抗进行预测。其中英国POLAR公司开发的CITS测试系统及计算软件自1991年起已经为许多PCB制造商所使用，而且操作简单、具有强大的功能计算能力。但不管该系统功能有多强大，其计算能力及计算阻抗的场求解工具都依赖于使用“理想的”材质，模拟计算的结果与实际测量的阻抗结果之间总会存在一定的偏差。因此，对于客户阻抗控制精度要求±5%的情况下,采用计算精度比较高的软件进行较为准确的模拟预测就显得尤为重要了。为此，我们采用英国POLAR公司开发的最新计算软件Polar SI8000K 控制阻抗快速解算器进行模拟预测，由于客户要求：为了满足50±5%Ω的阻抗允许PCB厂可对叠层结构做适当调整,而阻抗线宽不可调整,为此,模拟结果如下：

根据上面的模拟结果可看出,为了满足客户50Ω阻抗要求,需将客户原有TOP层到第2层的介质层厚度9mil调整为7mil,同时，为了满足客户完成板厚，需将芯板厚度也做相应调整。结合内层线路的布线密度,调整为如下叠层结构：

2.2 PCB的生产过程控制

2.2.1采用平行光曝光机进行生产

因为非平行光是属于点光源,发射的光是散射的光,因此,这些光线透过菲林底片进入感光干膜或其他液态抗蚀刻剂膜等是呈各种各样角度曝光的,经过曝光显影出来的图形与底片上的图形会有一定的偏差，而平行光是以垂直方向照射到感光干膜或其他液态抗蚀刻剂膜进行曝光的，因此，感光层上曝光出来的导线宽度会十分接近菲林底片上的导线宽度，这样，可以得到更为准确的导线宽度，从而减少这种偏差对阻抗带来的影响。

2.2.2 外层基铜选用薄铜箔

由于精细线路的迅速发展，薄铜箔已得到大量的发展并被全面使用，铜箔厚度已由早些年的1OZ走向1/2OZ为主，而且早也开发出1/3OZ和 1/4OZ，甚至更薄的如1/7OZ铜箔。因为较薄的铜箔厚度有利于制造和控制导线宽度及导线的完整性，从而有利于保证阻抗控制

精度。由于客户对外层铜厚要求为1OZ, 因此，对于该四层板压合时外层我们选用了1/3OZ 铜箔进行压合，再经过后面的电镀后即可达到客户表面铜厚1OZ的铜厚要求，这样既满足了客户表面完成铜厚的要求，又有利于蚀刻时对导线宽度均匀性的控制。

2.2.3 采用铜箔通电加热压机层压

层压机的加热方式有电加热和蒸汽加热两种，而我公司所使用的是意大利CEDAL公司采用ADARA技术生产的多层真空压机，该系统利用成卷的铜箔环绕着半固化片及内层板的叠层一层一层叠板，在层压机内对铜箔通电，达到加热的效果，温度分布，整个叠板的温度分布可到达177±2°C，由于加热快，温度分布均匀，压合过程中树脂流动性比较均匀，层压出来的板的板厚平整度可达到±0.025mm，层间介质层的厚度比较均匀。

2.2.4 采用整板电镀进行生产

为了获得比较 均匀厚度及宽度的导线以保证阻抗在规定的公差范围内，PCB在经过孔化后是直接采用全板电镀生产的,其中电流密度进行适当降低.由于PCB 在经过孔化后直接进入全板电镀，在一定的镀液条件下，整板的制板面上接受的是均匀的电流密度，因而整个板面及孔内的铜厚是比较均匀的，这样有利于控制面铜厚度及导线宽度的均匀度（因为不均匀的铜厚度会对蚀刻均匀性方面带来不利），从而有利于对PCB特性阻抗的控制及减少其的波动性。

2.2.5 其他方面

当然,为了满足客户50±5%Ω（50±2.5Ω）的阻抗控制要求在蚀刻线路,丝印绿油等方面也应加以控制,以确保导线宽度及导线表面绿油层厚度的均匀性。

2.3 PCB的阻抗测量

阻抗测量通常使用时域反射计 (TDR) 来完成，TDR（时域反射计）已成为测量印刷电路板上的特性阻抗的既定技术。对于测量阻抗要求精度为±5%的特性阻抗来说阻抗测量也是非常重要的，一定要确保测量的正确性，否则会导致阻抗合格的板件误测为不合格。

2.3.1 测量前采用可跟踪的阻抗标准进行校正

因为用于阻抗测量的 TDR 是高精度的 RF 测量工具，在测量过程中，TDR测量要求在迹线前端与后端DC条件相同的环境下进行的，由于大多数的阻抗COUPON都未端接，因而最好采用经过可跟踪标准校正的参考空气管路。使用高精度负载电阻校准TDR可以将阻抗测量误差减少。

2.3.2 测量时切不可将手放在阻抗COUPON上

将手或手指放在阻抗COUPON上时其表面的阻抗结构发生了变化，其结果导致测量的阻抗下降,为此,测试人员在进行测试过程中不可将手或手指放在阻抗COUPON上。

2.3.3 测试时采用固定的测试夹具将阻抗COUPON固定测试

一般测试阻抗时常的做法是将阻抗COUPON直接放置在工作台面上进行测试，这都会影响测量的结果，因为工作台面具有它本身的绝缘常数，阻抗 COUPON如果与工作台面直接接触，得到的阻抗测试结果都会偏低，当然，对于阻抗控制精度要求不是很严的情况下尚可，而对于测试类似测量阻抗要求精度为 ±5%的特性阻抗时就应该采用固定的测试夹具将阻抗COUPON固定测试。

2.3.4 测量时检查RF线缆和探针磨损

RF 线缆和探针的使用寿命有限，用户在使用过程中会磨损,一旦RF线缆和探针破损都会影响阻抗测量结果，因此, 测量时检查RF 线缆和探针磨损,以保证确保测量的正确性.

2.3.5 其他方面

当然,为了保证测量的准确性,在测量过程中要求测试区域附近的移动电话关闭,在测量中要求TDR阻抗测试探针与阻抗测试COUPON 接触保证良好等。

3、 结 果 与 讨 论

以下是采用TDR测试系统测试该板的阻抗测试结果，从结果可看出该板所测试的阻抗都在47.5∽52.5Ω之间,即完全满足客户50±5%Ω（50± 2.5Ω）的阻抗要求. 因此,可看出对于客户±8%甚至±5%的阻抗控制精度要求只要在生产前采用计算精度比较高的软件进行较为准确的模拟预测,结合模拟预测的结果对相应的一些参数做适当调整，在生产过程中对重点工序加以特别的控制，同时，测量时确保测量的正确性，还是可以达到的。

参考文献

(1)英国POLAR 公司 CITS500s 测试仪

(2)英国POLAR 公司 CITS25 阻抗计算软件

(3)Si8000K 软件，Polar Instruments。

(4)林金堵，PCB的特性阻抗与电磁干扰（Ⅱ），《印制电路信息》，2000.10

PCB的阻抗控制

浅谈PCB的阻抗控制 随着电路设计日趋复杂和高速，如何保证各种信号（特别是高速信号）完整性，也就是保证信号质量，成为难题。此时，需要借助传输线理论进行分析，控制信号线的特征阻抗匹配成为关键，不严格的阻抗控制，将引发相当大的信号反射和信号失真，导致设计失败。常见的信号，如PCI总线、PCI-E总线、USB、以太网、DDR内存、LVDS信号等，均需要进行阻抗控制。阻抗控制最终需要通过PCB设计实现，对PCB板工艺也提出更高要求，经过与PCB厂的沟通，并结合EDA软件的使用，我对这个问题有了一些粗浅的认识，愿和大家分享。 多层板的结构： 为了很好地对PCB进行阻抗控制，首先要了解PCB的结构： 通常我们所说的多层板是由芯板和半固化片互相层叠压合而成的，芯板是一种硬质的、有特定厚度的、两面包铜的板材，是构成印制板的基础材料。而半固化片构成所谓的浸润层，起到粘合芯板的作用，虽然也有一定的初始厚度，但是在压制过程中其厚度会发生一些变化。 通常多层板最外面的两个介质层都是浸润层，在这两层的外面使用单独的铜箔层作为外层铜箔。外层铜箔和内层铜箔的原始厚度规格，一般有0.5OZ、1OZ、2OZ（1OZ约为35um 或1.4mil）三种，但经过一系列表面处理后，外层铜箔的最终厚度一般会增加将近1OZ左右。内层铜箔即为芯板两面的包铜，其最终厚度与原始厚度相差很小，但由于蚀刻的原因，一般会减少几个um。 多层板的最外层是阻焊层，就是我们常说的“绿油”，当然它也可以是黄色或者其它颜色。阻焊层的厚度一般不太容易准确确定，在表面无铜箔的区域比有铜箔的区域要稍厚一些，但因为缺少了铜箔的厚度，所以铜箔还是显得更突出，当我们用手指触摸印制板表面时就能感觉到。 当制作某一特定厚度的印制板时，一方面要求合理地选择各种材料的参数，另一方面，半固化片最终成型厚度也会比初始厚度小一些。下面是一个典型的6层板叠层结构： PCB的参数： 不同的印制板厂，PCB的参数会有细微的差异，通过与上海嘉捷通电路板厂技术支持的沟通，得到该厂的一些参数数据： 表层铜箔：

手机射频之阻抗控制

阻抗控制的目的，便是希望讯号能完全由Source端，传送到Load端，毫无反射，阻抗控制作得越好，其反射就越少[1]。 以RF而言，单端讯号控制为50奥姆，差分讯号控制为100奥姆。至于为何RF 特征阻抗要定为50奥姆? 主要是最大传送功率(30奥姆)与最小Loss(77奥姆)的折衷[2]。

在做阻抗控制之前，要先向PCB厂要迭构数据，才能知道PCB参数。以手机而言，多半为8层板或10层板，8层板多半为3-2-3迭构 或Any Layer

10层板多半为4-2-4迭构 或Any Layer 当然Any Layer在走在线的弹性最大，但是价格最贵。

Trace型式 RF讯号在阻抗控制的型式，多半有4种，单端讯号走表层 单端讯号走内层

差分讯号走表层 差分讯号走内层 将上述四种型式的参数，整理如下: 单端讯号走表层 单端讯号走内层 差分讯号走表层差分讯号走内层 H1 覆膜厚度较大的与参考层距离覆膜厚度较大的与参考层距离H 与参考层距离两层参考层距离与参考层距离两层参考层距离W1 Trace下方宽度Trace下方宽度Trace下方宽度Trace下方宽度 W Trace上方宽度Trace上方宽度Trace上方宽度Trace上方宽度 S 与GND间距与GND间距差分线间距差分线间距 T Trace厚度Trace厚度Trace厚度Trace厚度

单端讯号多半会用Coplanar结构计算，因为与GND的间距，会影响阻抗。而差分讯号与GND的间距，对阻抗影响不大，反而是差分线间距影响较大，所以单端讯号的S，是与GND的间距，而差分讯号的S，是差分线间距。 至于线宽，因为制程缘故，所以洗出来会变梯型，而一般说的线宽，是指W1，而W多半以下式估算阻抗 W = W1 - 1 要注意的是，上式用的单位为mil，而一般计算阻抗时，也多半用mil 。 在此我们利用10层板Any layer来作阻抗控制，

PCB阻抗控制解决方案

PCB阻抗控制解决方案 随着PCB 信号切换速度不断增长，当今的PCB 设计厂商需要理解和控制PCB 迹线的阻抗。相应于现代数字电路较短的信号传输时间和较高的时钟速率，PCB 迹线不再是简单的连接，而是传输线。 在实际情况中，需要在数字边际速度高于1ns或模拟频率超过300Mhz时控制迹线阻抗。PCB 迹线的关键参数之一是其特性阻抗（即波沿信号传输线路传送时电压与电流的比值）。印制电路板上导线的特性阻抗是电路板设计的一个重要指标，特别是在高频电路的PCB设计中，必须考虑导线的特性阻抗和器件或信号所要求的特性阻抗是否一致，是否匹配。这就涉及到两个概念：阻抗控制与阻抗匹配，本文重点讨论阻抗控制和叠层设计的问题。 阻抗控制 阻抗控制（eImpedance Controling），线路板中的导体中会有各种信号的传递，为提高其传输速率而必须提高其频率，线路本身若因蚀刻，叠层厚度，导线宽度等不同因素，将会造成阻抗值得变化，使其信号失真。故在高速线路板上的导体，其阻抗值应控制在某一范围之内，称为阻抗控制。 PCB 迹线的阻抗将由其感应和电容性电感、电阻和电导系数确定。影响PCB走线的阻抗的因素主要有：铜线的宽度、铜线的厚度、介质的介电常数、介质的厚度、焊盘的厚度、地线的路径、走线周边的走线等。PCB 阻抗的范围是25 至120 欧姆。 在实际情况下，PCB 传输线路通常由一个导线迹线、一个或多个参考层和绝缘材质组成。迹线和板层构成了控制阻抗。PCB 将常常采用多层结构，并且控制阻抗也可以采用各种方式来构建。但是，无论使用什么方式，阻抗值都将由其物理结构和绝缘材料的电子特性决定： 信号迹线的宽度和厚度 迹线两侧的内核或预填材质的高度

特性阻抗控制介绍

特性阻抗控制
2010.10.20
1

Agenda
1. 何謂特性阻抗 2. 2 影響特性阻抗之因子 3. 特性阻抗之類型介紹 4. CITS25模組介紹及應用 5. Impedance Coupon設計 6. 特性阻抗測試及製程管制
2

何謂特性阻抗
3

PCB的演進
1. 1 傳統 PCB只是 個簡單的互連工具 PCB只是一個簡單的互連工具。 2. 隨著積體電路集成度提高和應用、電路的工作速度愈來愈快， 信號傳輸頻率和速度愈來愈高，PCB上的導線必須扮演高性 信號傳輸頻率和速度愈來愈高 PCB上的導線必須扮演高性 能的傳 輸線，將輸出端的信號完整，準確的傳送到接收器件 的輸入端。
4

電阻 阻抗 特性阻抗
電阻
當導線中流通者是直流電流
流 路 流 路 1 2πfC 兩 兩 流 利 2πfL 率 兩
時，其所遭遇的阻力稱為電阻
兩 流 路
=
= ρ
阻抗
導線中流通者是低頻 或 的交流電流時，其 到的阻力稱為阻抗 ，符號為 ，其數值大與導線本身的電阻 及迴路的容抗與感抗 有關。 有關
=
+
?
特性阻抗
當傳輸線中傳送的是高頻 以上 的波動訊號時，其 到的阻力稱為特性 阻抗 ，符號為 。此種高頻傳輸線，導線本身的 電阻影響很小，系統中之電感及電容影響較大。
ZO = R +
L ≈ C
L C
5

阻抗控制、差分走线的设置

高速电路设计中_走线的等长、关键信号的阻抗控制、差分 走线的设置_ 发布时间: 2012-11-23 15:30:34 来源: EDA中国 本文首先简述了高性能ARM9微处理器EP9315集成的外设接口及硬件结构框架，提出了当前高速电路设计中的问题；然后，详细介绍了利用Allegro实现嵌入式系统中SDRAM和IDE总线接口的电路设计；最后以Cirrus Logic公司的CS8952为例，阐述了物理层接口芯片的布线准则及其在Allegro中的实现。关键词：嵌入式系统；Allegro；等长；差分对；阻抗控制 引言 随着嵌入式微处理器主频的不断提高，信号的传输处理速度越来越快，当系统时钟频率达到100MHZ以上,传统的电路设计方法和软件已无法满足高速电路设计的要求。在高速电路设计中，走线的等长、关键信号的阻抗控制、差分走线的设置等越来越重要。笔者所在的武汉华中科技大学与武汉中科院岩土力学所智能仪器室合作，以ARM9微处理器EP9315为核心的嵌入式系统完成工程检测仪的开发。其中在该嵌入式系统硬件电路设计中的SDRAM 和IDE等长走线、关键信号的阻抗控制和差分走线是本文的重点,同时以cirrus logic公司的网络物理层接口芯片cs8952为例详细介绍了网络部分的硬件电路设计，为同类高速硬件电路设计提供了一种可借鉴的方法。 2 硬件平台 2.1 主要芯片 本设计采用的嵌入式微处理器是Cirrus Logic公司2004年7月推出的EP93XX系列中的高端产品EP9315。该微处理器是高度集成的片上系统处理器，拥有200兆赫工作频率的ARM920T内核，它具有ARM920T内核所有的优异性能,其中丰富的集成外设接口包括PCMCIA、接口图形加速器、可接两组设备的EIDE、1/10/100Mbps以太网MAC、3个

PCB阻抗控制

随着通信科技的不断提升，必然对PCB的要求也有了相应的提高，传统意义上PCB已受到严峻的挑战，以往PCB的最高要求open&short从目前来看已变成PCB的最基本要求，取而代之的是一些为保证客户设计意图的体现而在PCB上所体现的性能的要求，如阻抗控制等。在过去几年之中，控制阻抗的PCB迹线已经开始从纯粹的专家应用转变为更加普及的应用,到目前为止有“阻抗”控制的PCB已广泛的应用于：SDH、GSM、CDMA、PC、大功率无绳电话、手机等，同时也为国防科技提供了相当数量的PCB。本文结合我所在PCB 设计过程中的阻抗控制经验，围绕PCB迹线的阻抗控制，从下面五个方面分别进行了讨论。 一、PCB迹线的阻抗控制简介 二、传输线特性阻抗 三、实现阻抗控制的传输线配置方式 四、传输线阻抗计算中的有关问题 五、传输线阻抗控制典型应用总结 一PCB迹线的阻抗控制简介 PCB上的阻抗控制 电信和计算机设备操作的速度和切换速率正在不断增长。尽管在低频情况下，这是一个可以忽略的物理规律，但现在却需要严肃考虑了。现代PCB上处理器时钟速度和组件切换速度的提高意味着组件间的互连路径（例如PCB迹线：PCB trace）不能再视为简单的导线。实际应用中快速切换速度或高频（即数字边际速度超过1ns或者模拟频率大于300MHz）的PCB迹线必须视为传输线--其电子特性必须由 PCB 设计厂商来控制的信号线。就是说，为了稳定和可预测的高速运行，PCB迹线和PCB绝缘物的电子特性必须得到控制。 PCB 迹线的关键参数之一就是其特性阻抗（即波沿信号传输线路传送时电压与电流的比值）。这是一个有关迹线物理尺寸（例如迹线的宽度和厚度）和PCB底板材质的绝缘物厚度的函数。PCB迹线的阻抗由其电感和电容电抗决定。 实际情况中，PCB传输线路通常由一个导线迹线、一个或者多个参考层和绝缘材质组成。传输线路，即迹线和板材构成了控制阻抗。PCB通常采用多层结构，并且控制阻抗也可以采用多层方式来构建。但是，无论使用什么方式，阻抗值都将由其物理结构和绝缘材料的电子特性决定： 信号迹线的宽度和厚度 迹线两侧的内核和预填充材质的高度 迹线和层的配置 内核和预填充材质的绝缘常数 阻抗匹配 组件自身可以显示特性阻抗，因此必须选择PCB迹线阻抗来匹配使用中的所有逻辑系列的特性阻抗（对于 CMOS 和 TTL，特性阻抗的范围是 80 到 110 欧姆）。为了最好地将信号从源传送到负载，迹线阻抗必须匹配发送设备的输出阻抗和接收设备的输入阻抗。 如果连接两个设备的的 PCB 迹线的阻抗不匹配设备的特性阻抗，在负载设备可以进入新的逻辑状态之前将会发生多次反射。结果将可能导致高速数字系统中的切换时间或随机错误增加。为此线路设计工程师和 PCB 设计厂商必须仔细指定迹线阻抗值及其误差。 所以阻抗控制技术在高速PCB设计中显得尤其重要。阻抗控制技术包括两个含义：①阻抗控制的PCB信号线是指沿高速PCB信号线各处阻抗连续，也就是说同一个网络上阻抗