AD原理图转ORCAD原理图

AD原理图转ORCAD原理图

最近由于工作需要，要把一份AD的原理图转化到orcad中，经过自己的实践，把经验总结如下，希望能对有类似问题的人一点帮助。

1.工具：

a) AD

b) Capture CIS

2.转化具体步骤：

1).用AD打开project文件,如果是只有sch文件的请建立project文件

2).在project上选择另存（如下图），在弹出的窗口选择文件为orcad的DSN 格式，保存。

3).如果出错，可以将原理图分成几部分分别存为几个project再转换。

这里只指出一点，在转化过程中，若要提示Duplicated Components,例如下图：

Components C143 and C110 have the same library reference (ELECTR0 1),but different internal structure.这里查一下AD的原理图可知，二者是同一个lib ref只是part属性不一样，也就说标示值或器件类别不一样，比方说一个为1 0Uf，一个为200Uf。下面问你如何处理这些组件，有三个选项，Process only the first instance and ignore all the rest. 这个选项的话在capture CIS中的原理图的Design cache 中只生成一个库器件，这里是ELECTR01.第二个选项是Process all the components，giving them unique names.这个选项在Des ign cache 对同lib ref不同part的元件生成不同的库器件，这个是ELECTR0, ELECTR0_1.第三个选项则是Abort the library generation。在Design cache 中不生成任何器件，但原理图中也没有器件，只有符号的链接。这里为了在C apture CIS中修改电路方便，推荐选择第一个。

通过这一功能我们可以直接将AD的原理图转化到Capture CIS中。

3.下面就是修改Capture CIS中的电路图了，这里，提出几点注意事项。

先提醒一下，在修改过程中，要时刻注意保存，软件经常出问题。

3.1序号修改

3.1.1) 对于一个封装中有多个部分的器件，要注意修改其位号。例如一个74ls0 0，在AD中使用其中的两个门，位号为U8A，U8B。这样的信息在转化中会丢失，需要重新添加,并且要对part reference 和reference 都要进行处理。（同一个器件的不同部分part reference不同，但reference同）.

3.1.2)修正了1中的错误后，不要进行重置编号和重新编号。如果原来的图没有错误的话，一定要把reference的值设置为part reference的值，可拷贝复制。(若重置编号，只有改动过编号的元件会变成前缀+？的形式，而其他的则不会。原因未知，可能是由于部分电路图用了比较其他的命名方式的缘故，很有可能是o rcad和AD不兼容的地方)

3.1和3.2中part reference 和reference的处理不同，这个就是对part refere nce 和reference的理解问题了，part reference 针对的是器件的芯片部分而言的，在整个电路图是唯一的，是器件的唯一标注，但reference是针对封装而言的，同一个封装可以有多个芯片，或者一个芯片的多个部分。

注意：这里如果真的需要对原理图器件进行重新编号，还有有办法的，那就是修改器件的part reference，随便改，可以整体修改，然后重置在重新编号就可以了。

3.2器件修改

3.2.1) 一些器件的隐藏管脚或管脚号在转化过程中会丢失，需要在Capture中使用库编辑的方法添加上来。(这步必需先做，涉及到后面的器件的重新连接问题，具体原因是添加针脚编号后，如果针脚类型是Line针脚长度变长了。)[不用处理的元件主要是一些针脚编号可见的元件，一般前缀为J,RN,U等，当然并不绝对，主要是以针脚是是否可见为依据][增加管脚号时出现的情况是针脚变成了，应尽量选择SHort,这样子在3.3中处理的时候空间上调整容易些]

3.2.2)上下有针脚的器件针脚名字和编号是水平的，只要在part edit中设置pin rotate 为true 就可以了。

3.2.3)器件针脚命名为NC的需要改掉(在生成网表的过程中，会报错，原因未知)。

3.2.4)器件针脚名相同的，需要改变针脚类型为POWER.

3.3 Net的重新处理

3.3.1)器件修改后，许多器件的针脚连接（主要是电阻，电容）出现了问题，需要重新连接。

3.3.2)电路图中的地需要调整拉长一格，才能消除原来的一些交叉没有连结的警告。

3.3.3)电路图中的电源的name跑了电路图之外，拉回来或者换掉。

3.3.4) 在层次化设计中，模块之间连接的总线需要在Capture中命名。即使在A D中已经在父设计中对这样的总线命名了，还是要在Capture中重新来过，以确保连接。

3.4封装的处理

3.4.1) AD在输出Capture DSN文件的时候，没有输出封装信息，在Capture 中我们会看到所以元件的PCB Footprint属性都是空的。这就需要我们手工为元件添加封装信息，这也是整个转化过程中最耗时的工作。在添加封装信息时要注意保持与AD设计中的封装一致性，以及Cadence在封装命名上的限制。例如一个电阻，在AD中的封装为AXIAL0.4，在后面介绍的封装库的转化中，将被

修改为AXIAL04，这是由于Cadence不允许封装名中出现“.”；再比如DB9接插件的封装在AD中为DB9RA/F，将会被改为DB9RAF。因此我们在Capture中给元件添加封装信息时，要考虑到这些命名的改变。注意同一种器件可能有不同的封装，一定要按照原来图上的封装给出相应的封装。

3.5其他需要处理的地方。

3.5.1)标题栏在转化过成中丢失，需要重新添加。

小结：基本上注意到上述几点，我们就可以将AD的原理图转化到Capture中。进一步推广，这也为现有的AD原理图符号库转化到Capture提供了一个途径。

E群不得了的layout人(群号：19421245)—上官小雨

2009年11月27日16：20

OrCAD Capture CIS Cadence原理图绘制

OrCADCaptureCIS(Cadence原理图绘制) 1,打开软件........................................ 2，设置标题栏..................................... 3，创建工程文件................................... 4,设置颜色........................................ 2.制作原理库.......................................... 1,创建元件库...................................... 2，修改元件库位置，新建原理图封库................. 3，原理封装库的操作............................... 3.绘制原理图.......................................... 1.加入元件库，放置元件............................ 2.原理图的操作.................................... 3.browse命令的使用技巧 ........................... 4.元件的替换与更新................................ 4.导出网表............................................ 1.原理图器件序号修改.............................. 2.原理图规则检查.................................. 3.显示DRC错误信息................................ 4.创建网表........................................ 5.生成元件清单(.BOM)..................................

orcad原理图中常见DRC错误的取缔方法

orcad原理图中常见DRC错误的取缔方法用“取缔”一词，是源自《嘻哈四重奏》里面卢导的口头禅，哈哈借用一下～大多数DRC warning甚至某些error可以忽略不计，不影响生成网表，但是要想成为一名成熟的电子工程师，你可以忽略某些错误，但是必须懂得为什么会产生这些错误，如何取缔掉这些错误，这样才能控制这些错误的作用范围，不致影响系统整体的设计。 1、养成好习惯，先做Annotate，后做 ERC 检查，避免元器件重名; 2、切记不要随意从其他page中拷贝元器件，这样容易在ERC检查时导致以下三个错误: 例如从 这个图(来源于另一个page)中拷贝C209这个电容到下面page中，ERC检查出现了以下三个错误: ERROR: [DRC0010] Duplicate reference C209 ERROR: [DRC0031]

Same Pin Number connected to more than one net. Ctrl_ultrasound_launch/C209/1 Nets: 'GND' and '5V_A4'. ERROR: [DRC0031] Same Pin Number connected to more than one net. Ctrl_ultrasound_launch/C209/2 Nets: '9V_A1' and 'GND'. 解决方法:先做annotate，所有元器件重新编号，再做ERC检查，这样避免不同页面元器件重名而导致网络连接在一起，可以直接解决以上3个错误～WARNING: [DRC0003] Port has a type which is inconsistent with other ports on the net TMCL 解决方法:Net TMCL两端的端口类型冲突，修改一下type就好了～ERROR: [DRC0004] Possible pin type conflict

orcad使用中常见问题

1、什么时FANOUT布线？ FANOUT布线：延伸焊盘式布线。 为了保证SMD器件的贴装质量，一般遵循在SMD焊盘上不打孔的原则，因此用fanout布线，从SMD器件的焊盘向外延伸一小段布线，再放置VIA，起到在焊盘上打孔的作用。在LAYOUT PLUS 中，用AUTO/Fanout/Board，实现fanout布线。先要设置好FANOUT的参数。在自动布线前要对PCB上各SMD器件先FANOUT布线。 2、现在顶层图上有四个模块，选中任一模块后，按右键选Descend Hierarchy 后可进入子图，现在子图已画好，如何在顶层中自动生成PORT？而不用自己一个一个往上加PORT？（子图中已给一些管脚放置了PORT） 阶层式电路图的模块PIN脚要自己放置。选中模块后用place pin快捷菜单。自动应该不可能。 3、只是想把板框不带任何一层,单独输出gerber文件.该咋整? 发现在layout 自带的模板中，有一些关于板框和尺寸的定义，都是在notes层。所以你也可以在设定板框时，尝试单独将obstacle type 设定为board outline,将obstacle layer设定为 notes，当然要在layers对话框里添加上notes层，再单独输出notes层gerber文件 4、层次原理图，选中，右键，Descend Hierarchy，出现错误：Unable to descend part.？ 建议重新设置层级、重新设置属性后就可以了 5、层次原理图是什么概念呢？ 阶层电路就是将经常要用到的原理图（如半加器）作为一个模块，不仅可以使设计版图简洁，而且便于其他设计引用 6、有关ORCAD产生DEVICE的问题 用ORCAD出DEVICE文件时，它只默认原理图上所显示的元件的PIN连接来出，悬空的PIN在DEVICE里的PINCOUNT没有统计进去，而且确定不了元件PIN 的数量（由于悬空没有显示）这样的话，做封装的时候很容易做错，如果没有DATA SHEET的话。 怎么样才能避免这个问题呢？在ORCAD里面如何显示元件的全部PIN呢？ 原理图的脚和封装的脚有关系吗？做封装当然不能看原理图做了。找DATASHEET 建封装库吧 7、在ORCAD V9.23中如何更改PIN的“NAME”、“NUMBER”字体的大小和PIN 的长短，以及GRID的间距？ pin的长短：选择元件点击鼠标右键，edit part,选择管脚鼠标右键/edit properties/shape. name、number 字体大小是固定的，无法修改。 8、请问如何在orcad中填加新的元器件 方法一: 在原理图中加好元器件后,ECO到LAYOUT图. 方法二: 直接在LAYOUTL图里面用TOOL--->COMPONENT--->NEW功能增加元件.

ORCAD原理图绘制规范初稿

原理图绘制规范初稿 1、图纸规则： 1）、建立工程文件，工程文件名称格式“项目名称-版本号”，如SE80SM-D1-1.0； 2）、建立原理图页，每页原理图名称定义为原理图链路名称，为了使原理图按照顺序显示，链路名称前面加01_、02_...；如果同一功能分多页原理图，通过后缀01、02… 区分，如下图所示；

图1：原理图名称示例 3）、根据原理图选择图纸幅面，常用幅面为A（9.7*7.2inches）、B（15.2*9.7inches）、C （20.2*15.2inches），原理图名称、版本、日期等位于右下角，如下图所示；

图2：原理图信息格式示例 字体格式：项目名称宋体9#字 Title Times New Roman 8 DATE Times New Roman 8 Rev Times New Roman 8 Sheet Times New Roman 8 2、器件符号及注释规则： 1）、原理图中的器件符号选用公司标准原理图库中的符号，检查原理图库是否带有封装信息，如果缺少需要补全信息再使用； 2）、保证原理图中出现的器件就是实际使用的器件，位号及芯片名称尽量靠近器件放置，并且尽量整齐；横向放置时位号和参数标识要求放置于元件上方；竖立放置时位号和参数标识要求放置于元件的左方；对于四面都有引脚符号较大的器件，芯片名称可放置在芯片符号中间空白处，如下图所示： 图3：原理图位号及名称格式示例 3）、器件符号设计，按照功能区分，并尽量符合信号流程，便于读图，如输入引脚放置芯片左端，输出放置芯片右端，电源在上端，地在下端等；如果器件有多个电源，电源不得设置为隐藏，要全部显示出来；

OrCAD绘制原理图规范

OrCAD绘制原理图规范 文件建立 1. 原理图命名参考文档命名规范，示意如下： 2. 对于有一定规模的设计采用多页设计的原则，按照功能模块分页设计。 3. 页面尺寸一般选择B(单位:英寸),如果单页内容较多，可选择C。 4. 在原理图根目录下放置系统框图(1System:System Block Diagram)，原理图修改记录页(2Memo:Hardware Modify Record)，以及多页层次连接关系(3Symbol: System Symbol)。示例如下：

5. 多页原理图命名增加编号确定页面显示顺序，如01Decoder，02Memory,03AV 等。 6. 采用统一的页面标题块(TitleBlock)，正确标识各部分，如项目标题，功能模块名称，页码等。 元器件编号及数值标识 1. 元器件编号命名前缀： 电阻：R 排阻：RN 电容：C 电解电容：EC 电感：L 磁珠：FB 芯片：U 模块：MOD 或U 晶振：X 三极管：Q 或T (普通小信号放大管采用Q 为前缀，MOSFET 管采用T 为前缀标识) 二极管：D 整流二极管：ZD 发光二极管：LED 连接器：CON 跳线：J 开关：K 或SW 电池：BAT … 固定通孔：MH Mark 点：H 测试点：TP 2. 各分页元器件标号采用3 位数标识方法，第一位数表示页号，后两位数表示页内编码。如R115,U203等。 3. 电阻电容类元器件默认封装为贴片0603，如有封装，功率，精度要求的，需标记清楚。如 100,0805或1R0,1/4W，8R2,1%等 4. 电阻电容类元器件设计值使用有效数字位形式标记。如100K 电阻标记为104，8.2 Ohm 电阻标记为8R2，10 Ohm 电阻标记为10R 或100；4p 电容标记为4C0，22p 电容标志为22C 或220，0.1uF 电容标记为104 等。 5. 原理图设计中为调试，测试，或者作为选项的电路部分的元器件，在标识值的时候，增加NI(Not Install)标识。示例见下。 6. Connector 有极性的原理图上需标识，如公头DB9 标记为DB9M (Male)，母头的标记为DB9F (Famale) 绘图 1. 建立统一元器件库，原理图使用到的元器件从统一的库文件中调用。 2. 连接多页面的端口从页面左上角开始向下放置，端口连接线长度统一为8 个

自下而上画OrCAD层次原理图实例

目录 自下而上画OrCAD层次原理图实例 (1) 层次原理图的优点 (1) 效果比较（先有分部分的原理图，后生成总模块图） (2) 实例逐步实现自下而上实现层次原理图 (3) 自下而上画OrCAD层次原理图实例 层次原理图的优点 在层次原理图设计中，能在总模块图中清晰的看到各模块之间的信号连接关系，能通过右键相应模块，选择“Descend Hierarchy”进入相应模块的原理图，非常方便。 而且在相应的模块原理图中，也可以通过右键图纸，选择“Ascend Hierarchy”回到模块设计原理图。

效果比较（先有分部分的原理图，后生成总模块图）先对比一下先后的效果： 总模块图如下（注：还没有连接各模块之间的信号）

实例逐步实现自下而上实现层次原理图 下面逐步说明如何实现自下而上实现层次原理图的设计。 1.首先，在各原理图中添加port，如，注意输入与输出的原理图中port的名 字一定要相同。 2.在.dsn工程文件上右键，选择“New Schematic”，输入总模块名称，这里为“All”。 3.右键刚生成的模块，选择“Make Root”，指定其处于root。

4.会看到“All”已经处于root。右键“All”，选择“New Page”,生成总模块原理图，在出现的对话框中，添加原理图名称，这里命名为“AllModule”。 5.重复步骤2，建立“BlueTooth”模块文件夹，并将原理图文件“BlueTooth”拖到该模块文件夹下。 6.打开总模块原理图文件“AllModule”，菜单“Place”->“Hierarchical Block”, 在出现的对话框中输入相应信息，如上图。 7.在原理图上按下鼠标左键拖动出一个矩形框，即模块，如下图。

精--ORCAD原理图评审检查需要注意的地方

1)原理图每一个修改点使用WORD文档记录下来； 2)首先进行原理框图设计； 3)每删除一个部分时，先每根线确认是否有和其它页面网络相连的线； 4)每复制一个部分时，一定注意将其中每个有标号的网络进行检查和修改； 5)重点检查所有的电源网络是否连接到位，是否有悬空未接的网络； 6)检查主要芯片（有多个分页放置的芯片）的各个模块是否全部放置到原理图中，不要有 遗漏； 7)检查电路中各主要芯片的上电启动时序的配置是否合理,将各主要芯片中上电时序说明 分别放在原理图相关页； 8)检查哪些走线需要注意和特殊说明， a) 将关键电源及时钟走线要求说明写在图纸中， b) 每页需要注意的点写在图纸中； c) DC/DC计算公式写在图纸中，调节电阻尽量选通用的精密电阻； 9)检查所有页面中网络连接，特别是本页中只是网络名的拉线，必须单个确认，在本页中 的连接关系； 10)考虑在关键部分添加相关EMC和ESD器件； 11)新增的器件在选型时要同时考虑批量价格和交期； 12)仔细检查图纸DRC连接错误，重点看每个电源是否孤立，是否有和DC输出源相接； 13)创建的网络表是否能够通过； 14)各电源芯片根据不同工作电压对电阻进行调节和计算； 15)仔细检查每一页面中的文字描述是否需要调整和更新； 16)确定主芯片启动模式：是通过NAND FALSH还是SPI FALSH启动以及其它相关配置需要调 节的电阻； 17)和软件确定NAND FLASH和DDR使用多大内存的； 18)原理图每个器件封装检查,同型号器件是否有封装不一致（特别是0603/0402）； 19)确定主板需要几个固定螺丝孔和贴片定位孔在原理图修改更新，固定螺丝孔内径和外径 参考结构图将封装信息更新到原理图中； 20)更新每页项目命名及页码编号； 21)导出初始BOM，所有NC的器件逐个检查；更新主要器件的封装名和详细型号(芯片)， 同时检查哪些阻容值相近的可以合并，再一起更新至原理图； 22)再次全面检查一次原理图，对一些关键信号和新画的图纸进行重点检查， 23)检查完后再执行以下步骤： a)检查连接页码更新； b)DRC检查一次； c)导出网络表是否通过；

OrCAD_Capture_CIS原理图设计教程

OrCAD Capture CIS 原理图设计教程

目录 第1章概述 (4) 1.1原理图设计基本过程 (4) 1.2原理图编辑窗口 (6) 1.2.1主命令菜单 (6) 1.2.2工具栏 (11) 1.3本章小结 (13) 第2章原理图绘制 (14) 2.1添加元件库及放置元件 (14) 2.1.1添加元件库 (14) 2.1.2放置普通元器件 (16) 2.1.3放置电源和地 (17) 2.1.4元件的基本操作 (17) 2.2创建电气连接 (18) 2.2.1在同一个页面创建电气互联 (18) 2.2.2在不同页面之间创建电气互联 (19) 2.2.3使用总线创建连接 (20) 2.3原理图绘制的其它操作 (21) 2.3.1放置文本 (21) 2.3.2放置图形 (22) 2.4打印原理图 (22) 2.4.1原理图页的相关操作 (22) 2.4.2原理图设置及打印 (22) 2.5本章小结 (24) 第3章原理图的后处理 (25) 3.1检验原理图 (25) 3.1.1原理图初步检查 (25) 3.1.2设计规则检查 (26) 3.2原理图的添加修改 (27) 3.2.1批量替换 (28) 3.2.2批量更新 (28) 3.2.3元器件编号 (28) 3.3添加封装属性 (32) 3.3.1单个添加 (32) 3.3.2批量添加 (33) 3.4生成网表与元件清单 (34) 3.4.1生成网表 (34) 3.4.2生成元件清单 (36) 3.5单元小结 (38) 第4章层电路设计 (39) 4.1拼接式电路 (39) 4.2分层式电路结构 (39) 4.3简单分层式电路图的绘制 (39) 4.4复合分层式电路图的绘制 (44)

Orcad Capture CIS原理图常用快捷键

Orcad Capture CIS原理图常用快捷鍵 CIS Explore Ctrl+T ab 切换到原理图页面而不关闭CIS Explore CIS Explore Ctrl+Shift+Tab 切换到原理图页面而不关闭CIS Explore 原理图页面编辑CTRL+A 全选所有 原理图页面编辑 B 放置总线BUS 原理图页面编辑 E 放置总线BUS的分支Entry 原理图页面编辑 F 放置电源符号 原理图页面编辑G 放置GND符号 原理图页面编辑J 放置连接点 原理图页面编辑N 放置网络别名 原理图页面编辑P 放置元件(从元件库) 原理图页面编辑T 放置文本Text 原理图页面编辑W 放置电气连线 原理图页面编辑Y 放置图形连线 原理图页面编辑X 放置无连接符号 原理图页面编辑F7 记录宏操作 原理图页面编辑F8 回放宏操作 原理图页面编辑F9 配置宏操作 元件库编辑(绘图) CTRL+B 跳转至前一个part 元件库编辑(绘图) CTRL+N 跳转至后一个part 原理图页面及元件库编辑CTRL+E 编辑属性 原理图页面及元件库编辑CTRL+F 查找 原理图页面及元件库编辑CTRL+T 吸附格点设置 原理图页面及元件库编辑CTRL+Y 重做(恢复) 原理图页面及元件库编辑CTRL+Z 撤销 原理图页面及元件库编辑F4 重复操作 原理图页面及元件库编辑 C 以鼠标指针为中心 原理图页面及元件库编辑H 水平镜像 原理图页面及元件库编辑I 放大 原理图页面及元件库编辑O 缩小 原理图页面及元件库编辑R 旋转 原理图页面及元件库编辑V 垂直镜像 原理图页面及元件库编辑 E 结束连线、BUS、图形连线

cadence原理图设计

本文简要介绍了cadence原理图的设计过程，希望能对初学者有所帮助。 一．建立一个新的工程 在进行一个新的设计时，首先必须利用Project Manager 对该设计目录进行配置，使该目录具有如下的文件结构。 下面举例说明： 启动Project Manager Open: 打开一个已有Project . New :建立一个新的Project . 点击New 如下图: cadence 将会以你所填入的project name 如：myproject 给project file和design library分别命名为myproject.cpm 和myproject.lib

点击下一步 Available Library：列出所有可选择的库。包括cadence 自带库等。Project Library：个人工程中将用到的所有库。如myproject_lib 点击下一步 点击下一步

点击Finish完成对设计目录的配置。 为统一原理图库，所有共享的原理图库统一放在CDMA 硬件讨论园地----PCB 设计专栏内。其中： libcdma 目录为IS95 项目所用的器件库。libcdma1 目录为IS95 项目之后所用的器件库。 每台机器上只能存放一套共享的原理图库，一般指定放在D：盘的根目录下，即：D：libcdma , D：libcdma1 ... * 注意：设计开始时，应该首先将机器上的库与共享的原理图库同步。 下面介绍如何将共享库加入到自己的工程库中。 点击 Edit 编辑cds.lib 文件。添入以下语句: define libcdma d:libcdma define libcdma1 d:libcdma1 则库libcdma , libcdma1 被加入Availiable Library 项内。如下图：

ORCAD 原理图设计规范

一、原理图的构成 原理图分为“封面、方框图、注解信息、图纸、电源管理及时序、版本升级记录”六个部分，所有的原理图都必须包括这六个部分。 1、封面 原理图的封面重点描述各张图纸的功能，对功能的描述要完整、简明扼要。此外，封面应包括如下内容： 1.1版权声明标准信息，必须在每页Title block都有；”PROPERTY NOTE:this document contains Information confidential and property to Topstar and shall not be reproduced or transferred to other documents or disclosed to others or used for any purpose other than that for which it was obtained without the expressed written consent of Topstar” 1.2产品名称； 1.3原理图对应的PCB版本号，如“Ver：A”; 1.4Design或Official release的时间; 1.5功能模块内容及其对应的图纸页码表格; 1.6设计、检查和批核人员的签名和签署日期; 2、方框图 方框图是用来简述设计的基本原理，同时描述各张图纸的功能，对功能的描述要简明扼要，任外重点描述各个功能模块之间的关系，包括如下内容： 2.1简单的功能模块示意图； 2.2用连接线和文字说明来描述模块之间的主要连接关系； 2.3各个功能块所在的图纸页码； 2.4各个功能模块工作电源。 2.5电源部分方框图反映各个电源之间的生成关系。 3、注解信息 注解信息着重罗列了电源类型和地址信息，包括如下内容： 3.1所有电源列表； 3.2ACPI电源状态； 3.3SMBUS设备和地址分布； 3.4PCI设备和设备号、设备的IDSEL#、中断、仲裁等相关信息列表； 3.5唤醒事件列表； 3.6其他的读图补充信息。 4、图纸 原理图的图纸部分是电路实现的具体方案，图纸的绘制应尽量美观，模块编排和分类清晰、可读性好、便于重复使用、风格统一。相关的元件尽量放在一张图上，能连线的尽量连线，尽量减少互连线的交叉，如果需要交叉才能连接的则用网络名称相连。图纸部分通常包括若干页的电路图，每页都有以下部分内容： 4.1从标准库提取的元器件,元件编号,vaule和footprint以及option属性。 4.2信号线、信号线名即网络名。 4.3信号线之间连接的节点。 https://www.wendangku.net/doc/f713192694.html,yout特殊要求 1)元件摆放位置要求,设计环节为了保证设计初衷的落实，对相关环节的要求应该 以文字形式表达出来。 2)对于电流不小于50mA的网络一定要标明电流大小，如：14.7Amp，以方便CAD 布局、布线和规定线宽。特殊线宽要求，需要标注。 3)信号的上拉下拉电阻、滤波电容等，尽量与相应的器件放在同一张图上，以方

ORCAD原理图规范

原理图设计规范： 1、原理图上所有的文字方向应该统一，文字的上方应该朝向原理图的上方（正放文字）或左方（侧放文字）。 原理图上的各种标注应清晰，不允许文字重叠。 2、仅和芯片相关的上拉或下拉电阻等器件，建议放置在芯片附近 3、差分信号规定使用“+/-”符号，“+/-”可以在网络名的中间或末尾。 4、芯片的型号和管脚标注，精密电阻、大功率电阻、极性电容、高耐压电容、共模电感、变压器、晶振， 保险丝等有特殊要求的器件参数要显示出来，LED应标示型号或颜色。 5、所有的时钟网络要有网络标号，以CLK 字符结尾，以便于SI分析、PCB布线和检查；非时钟信号禁 止以CLK等时钟信号命名后缀结尾。时钟信号命名应体现出时钟频率信息。 6、采用串联端接的信号（包括时钟），串阻在原理图上应就近放置于驱动器的输出端。串阻和驱动器之间 不放置网络标号，串阻后的网络进行命名（时钟信号必须命名并满足时钟信号的命名规范）。 7、所有单板内部电源网络的命名都必须采用“VCC”开头，单板接口电源的定义和系统定义保持统一。经 过滤波的电源必须命名，命名也必须以“VCC”开头。 8、使用Alias连接的网络，必须使用网络标号的方式进行连接，不能使用连线(wire)进行连接。 9、所有出页网络应放置出页符offpage/offpg，出页符的方向应和信号流向一致。原理图必须进行交叉标注。 除总线等字符太多无法调整的网络之外，交叉标注的字符不应重叠。offpage/offpg符号的调用，应根据信号流向采用正确的符号，不应将符号进行翻转、镜像后使用。 10、CPU等的控制信号应使用上/下拉电阻保证上电时的状态确定。要考虑器件输出或驱动器输出的驱动能 力，等效负载不能超过器件的驱动能力的80%。 11、不带内部上下拉和总线保持功能的CMOS/BiCMOS器件，未用输入端严禁悬空，必须通过电阻进行上 拉或下拉处理。 12、信号线上的上拉或下拉电阻能够满足可靠预置电平要求。 13、对于CMOS器件，如无特殊要求单个管脚的上拉或下拉可以取10k，多个管脚或其他具体情况可以参 见下面的条目和以及进行计算确定。 14、对使能内部上拉的ISP MACH 4000型EPLD，以及和Cyclone型FPGA通用IO管脚连接的网络，下拉 电阻采用1K，上拉电阻可选择10K。 15、数据总线的下拉不宜使用太大的电阻，推荐使用1K。 16、如果总线可能处于浮空状态，那么总线需要有上拉电阻或下拉电阻，保证在没有器件占用总线时，总 线能处于一个有效电平，以降低器件功耗和干扰。 上下拉电阻的选择 上拉或下拉电阻的选择必须具备以下条件： z可靠的为信号确定电平 z不会显著的为系统增加过多额外的功耗 z能够提供器件所需要的上升下降时间要求 z阻值常用，价格便宜，供货充足 要可靠的为器件设置电平，要求网络上的漏电流流过电阻时，电阻上产生的压降不会太大。对于LVTTL 信号，应保证器件输入高电平不低于2.4V，低电平不高于0.4V。也就是说，当选择上拉电阻时，电阻上的压降不能多于3.3V-2.4V=0.9V，选择下拉电阻时，电阻上的压降不能多于0.4V。 对于早先的TTL器件，其输入端的结构决定其IIH较小，而IIL较大，加之输入低电平时电阻上允许的压降也较小，决定了TTL器件下拉电阻选择小于上拉电阻的经验。对于现在我们常用的CMOS和BiCMOS 器件，IIH和IIL的区别一般不大，而且电流往往都处于uA级，对于我们一般选择的1K到10K的电阻，压降不大，所以不需要过多考虑。

ORCAD原理图绘制规范初稿

原理图绘制规范初稿 1图纸规则: 1 ）、建立工程文件，工程文件名称格式“项目名称-版本号”，如SE80SM-D1-1.0 ; 2）、建立原理图页，每页原理图名称定义为原理图链路名称，为了使原理图按照顺序显示，链路名称前面加01_、02_...;如果同一功能分多页原理图，通过后缀01、02… 区分，如下图所示； 图1 ：原理图名称示例

3) 、根据原理图选择图纸幅面，常用幅面为 A (9.7*7.2inches )、B (15.2*9.7inches )、C (20.2*15.2inches)，原理图名称、版本、日期等位于右下角，如下图所示； SE80 Title RX_MAIN Size Docuinent Number Bpi-l 0 口惊血R<1 那Mrv 0入2012 字体格式：项目名称宋体9#字 Title Times New Roman 8 DATE Times New Roman 8 Rev Times New Roman 8 Sheet Times New Roman 8 2、器件符号及注释规则： 1 )、原理图中的器件符号选用公司标准原理图库中的符号，检查原理图库是否带有封装信息，如果 缺少需要补全信息再使用； 2) 、保证原理图中出现的器件就是实际使用的器件，位号及芯片名称尽量靠近器件放置, 并且尽量整齐；横向放置时位号和参数标识要求放置于元件上方；竖立放置时位号和参数标识要求放置于元件的左方；对于四面都有引脚符号较大的器件，芯片名称可放置在芯片符号中间空白处，如下图所示： 3) 、器件符号设计，按照功能区分，并尽量符合信号流程，便于读图，如输入引脚放置 Vlur* C^oul FLoUt 02Cln OSCin' MT4 CLK LE CE Font LMX2531LQ：O8OE Test GND GHD OHD 6 ND GHD GND FI?1： % -_u 图3:原理图位号及名称格式示例 m □ C邛1」 CJTld ?> JnmE 世 a 03 、 综 > O O A 畀 」 A {555MA -J -J CP0A 5m y> Qo>s>

CADENCE从原理图到PCB步骤

一．原理图 1．建立工程 与其他绘图软件一样，OrCAD以Project来管理各种设计文件。点击开始菜单，然后依次是所有程序-- Allegro SPB 15.5--Design Entry CIS，在弹出的Studio Suite Selection 对话框中选择第一项OrCAD_Capture_CIS_option with capture，点击Ok进入Capture CIS。接下来是File--New--Project，在弹出的对话框中填入工程名、路径等等，点击Ok进入设计界面。 2．绘制原理图 新建工程后打开的是默认的原理图文件SCHEMATIC1 PAGE1，右侧有工具栏，用于放置元件、画线和添加网络等等，用法和Protel 类似。点击上侧工具栏的Project manager（文件夹树图标）进入工程管理界面，在这里可以修改原理图文件名、设置原理图纸张大小和添加原理图库等等。 1）修改原理图纸张大小： 双击SCHEMATIC1文件夹，右键点击PAGE1，选择Schematic1 Page Properties，在Page Size中可以选择单位、大小等； 2）添加原理图库： File--New--Library，可以看到在Library文件夹中多了一个library1.olb的原理图库文件，右键单击该文件，选择Save，改名存盘；

3）添加新元件： 常用的元件用自带的（比如说电阻、电容的），很多时候都要自己做元件，或者用别人做好的元件。右键单击刚才新建的olb库文件，选New Part，或是New Part From Spreadsheet，后者以表格的方式建立新元件，对于画管脚特多的芯片元件非常合适，可以直接从芯片Datasheet中的引脚描述表格中直接拷贝、粘贴即可（pdf格式的Datasheet按住Alt键可以按列选择），可以批量添加管脚，方便快捷。 4）生成网络表（Net List）： 在画板的时候需要导入网络表，在这之前原理图应该差不多完工了，剩下的工作就是查缺补漏。可以为元件自动编号，在工程管理界面下选中.dsn文件，然后选 Tools--Annotate，在弹出的对话框中选定一些编号规则，根据需求进行修改或用默认设置即可。进行DRC检测也是在生成网络表之前的一项重要工作，可以避免出现一些不必要的设计错误。DRC之后可以尝试去生成网络表了，还是在工程管理界面下，选Tools--Create Netlist，可以在弹出的对话框中选择网络表的存放路径，其他默认设置即可，生成网络表的过程中如果出错，可以通Windows--Session Log查看出错的原因，比如说有元器件忘了添加封装等。 5）更新元件到原理图： 当元件库中的某个元件修改后需要原理图也同步更新时，可以不必重新放置元件（万一有100个或更多该元件岂不是要疯了），