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FPGA的多路高速串并转换器设计

第31卷　第2期

2008年4月

电子器件

Chinese J ournal Of Elect ron Devices

Vol.31　No.2Ap r.2008

Design of Multi 2W ay High 2Speed Serial 2to 2Parallel Converter B ased on FPGA 3

Z HO N G J i an 2f en g ,H U Qi ng 2s heng

,S U N Yuan

(I nstit ute of R F 2&O E 2I Cs ,S out heast Universit y ,N anj ing 210096,Chi na )

Abstract :High 2speed serial 2to 2parallel converter is important to t he FP GA based design.U sed to be real 2ized using internal logic of FP GA ,it occupies t he p recious resources and limit s t he speed of t he convertion.This research present s t he design of high 2speed serial 2to 2parallel converter for an FP GA based network scheduling verification platform ,1:8DDR serial 2to 2parallel converter and it s realization of 16way are dis 2cussed.The result shows t hat t he serial 2to 2parallel converter can run at t he data rate of up to 800Mbit/s.In additio n ,ISERDES decreases t he complexity of design and shortens t he period of p roduct develop ment and can meet t he design requirement s very well.

K ey w ords :serial 2to 2parallel converter ;FP GA ;Xilinx ;ISERDES EEACC :1290B

基于FPGA 的多路高速串并转换器设计3

仲建锋,胡庆生3,孙　远

(东南大学射频与光电集成电路研究所,南京210096)

收稿日期:2007202211

基金项目:国家自然科学基金资助(高性能可扩展网络交换调度系统研究,60472057)

作者简介:仲建锋(19822),男,硕士研究生,研究方向为数字系统设计,通讯系统及芯片设计,ntthblc @https://www.wendangku.net/doc/fa11024342.html, ;

胡庆生,女,教授,硕士生导师,从事通讯芯片开发研究.

摘　要:高速串并转换器的设计是FP GA 设计的一个重要方面,传统设计方法由于采用FP GA 的内部逻辑资源来实现,从而

限制了串并转换的速度。该研究以网络交换调度系统的F GPA 验证平台中多路高速串并转换器的设计为例,详细阐述了1:8

DDR 模式下高速串并转换器的设计方法和16路1:8串并转换器的实现。结果表明,采用Xilinx Virtex 24的ISERDES 设计的

多路串并转换器可以实现800Mbit/s 输入信号的串并转换,并且减少了设计复杂度,缩短了开发周期,能满足设计要求。

关键词:串并转换;现场可编程逻辑阵列;Xilinx ;ISERDES

中图分类号:TP391 文献标识码:A 文章编号:100529490(2008)022******* 用现场可编程逻辑器件(FPG A )开发高速系统时常常需要实现高速串并转换,传统的做法是直接利用FPG A 的内部逻辑资源设计串并转换器,但这样做往往使得串行时钟的最高频率受FPGA 内部资源利用率、布局布线等因素的影响,难以满足设计要求,并最终影响整个系统的性能。随着工艺技术的不断进步与市场需求的日益增加,超大规模、高速、低功耗的新型FPG A 不断推出,给高速电路的设计带来了极大的方便[1]。赛灵思(X ilinx )公司在其新产品Virtex 24中集成了输入串并转换器(ISERDES )和输出并串转换器(OSERDES ),它们是为像DRAM 存取等需要高速数据采集的应用而开发的专用模块,能够提供高速的I/O 处理能力,不受FPG A 内部资源的限制,不占

用系统逻辑资源[2]。

本文以可扩展网络交换调度系统的FP GA 验证平台为例,介绍了ISERDES 的工作原理与具体应用。本文中的交换调度系统采用4片Xilinx Vir 2tex 24FP GA 构成验证平台,每片FP GA 需要接收高速的16路串行数据并将其转换为8位并行数据后作其它处理,为了实现高速串并转换,同时又不占用芯片内部的逻辑资源,我们用Xilinx 的串并转换模块ISERDES 方便、快速地实现了高速串并转换。

1　ISER DES 的结构与工作原理

ISERD ES 是Vertex 24内部集成的输入串并转换器,支持单倍数据速率(SDR )和双倍数据速率

(DDR )两种模式。这两种模式均可以进行编程操

作,在SDR 模式下,可生成2到8bit 的任何并行数

据;在DDR 模式下,可以实现1bit 串行数据到4、6、8及10bit 并行数据的转换。当生成数据的位宽大于6时,需要采用主从模式将两个相邻的ISER 2DES 模块连接在一起。

ISERD ES 由串并转换单元(Serial to Parallel Converter )、可编程延迟单元(Digitally -Cont rolled Delay Element ,简称ID EL A Y )、比特偏移模块(bit slip sub module )和时钟使能模块(Clock Ena 2ble )四部分组成,其结构框图如图1所示

。

图1　Vertex 24的ISERDES 结构图

串并转换单元是ISERDES 的核心单元,主要

由一组移位寄存器实现串并转换功能。

每个ISERDES 中包含一个可编程延迟单元,通过对其编程能够控制并行输出的延迟时间,可用于组合逻辑输入路径、寄存器输入路径或两者的混合路径上。其基本原理是将延迟单元划分为64个循环连接的延迟节拍,延迟时间可以是其中的任何一个节拍。简单地讲就是将这64个节拍编号为1、2、3到64,紧跟在编号为64的延迟节拍后面的是编号为1的节拍,并且每个延迟节拍的延迟时间是固定、精确不变的。根据延迟时间的不同,延迟单元可以工作在零延迟、固定延迟和可变延迟时间等三个模式。使用了延迟单元后,FP GA 在接收信号时可以根据需要调整数据相对于时钟的延迟,以便在时钟的上升沿能采到稳定的数据,且这个延迟不受电压、温度等因素的影响。

比特偏移模块用于实现源同步系统中的字同步,若通过位串行接口的总误差超过1位的时间,可在串并转换后采用该模块修正。这样,设计者可以根据网络、通信等常用的训练图形重新安排并行数据进入FP GA 的顺序。该模块的操作与CL KDIV 时钟同步,每个时钟节拍通过左移或右移操作将接收到的串行数据移位直到并行数据与系统设定的训练图形匹配为止。

时钟使能模块的功能是实现2:1的串并转换器,由分频时钟CL K DIV 驱动。它有两个控制端CE 1和CE 2,当NUM_CE =2时,时钟使能模块工作,且CE 1

和CE 2均有效。当NUM_CE =1时,只有CE 1有效,此时该模块完成通常的时钟使能功能。

ISERD ES 的主要端口定义如下:

D :串行数据输入。此端口与Virtex 24的I/O 口相连接,支持多种通用的I/O 标准。

CL K 、CL KDIV 、OCL K:高速时钟、分频时钟和存储器高速时钟输入。CL K 时钟用于输入串行数据流;CL KDIV 的频率由所要完成的解串器的位宽决定。该时钟驱动串并转换器,延迟单元,比特偏移模块和控制模块;OCL K 时钟驱动存储器。

BITSL IP :比特偏移控制。当此端口连接高电平时,完成比特偏移功能。

DL YINC 、DL YCE 、DL YRST :可编程延迟单元的增减量输入、使能输入和重启控制。共同作用于延迟单元,实现延迟输出功能。

CE 1和CE 2:时钟使能输入。每个ISERDES 模块包括一个时钟使能模块。

SHIFTIN 1/SHIFTIN 2,SHIFTOUT 1/SHIFTOU T 2:数据宽度扩大输入、出。扩大字宽度时,需要连接此端口,主ISERDES 的SHIFTOUT 连接从ISERDES 的SHIFTIN 。

Q 1到Q 6:并行数据输出,一个ISERDES 模块最多可输出6bit 并行数据。如果需要更宽的并行数据,可以将两块相邻的ISERDES 连接起来使用[3]。

2　用ISER DES 实现1:8串并转换

由于单个ISERDES 只能实现1:4的串并转换,当要产生的并行数据位宽大于6时,需要用主从两个ISERDES 模块来实现。在Xilinx Virtex 24的每个I/O 片包含两个ISERDES 模块和两个OSER 2D ES 模块,如图2所示,只要使这两个ISERDES 模块工作在主从模式,并将主模块的SHIF TOU T 端口连接到从模块的SH IF TIN 端口,就可以使串并转换器分别被扩大到1:10(DDR )与1:8(SDR )

。

图2　一个Vertex 24的I/O 片

本研究中,FP GA 需要输入16路高速串行数据

并将其转换为8bit 并行数据供FP GA 内部的其它资源作后续处理,所以每路串行数据的转换需要将工作在主从模式的两个相邻ISERDES 模块连接在一起实现,其连接框图如图3所示。每个1:8的串并转换器的Verilog 代码见代码1。

可以看出每个1:8的转换器调用了master 和slave 两个ISERDES 模块,代码中包含了必要的属性设置。因本设计中未使用比特偏移模块,所以将

856电　子　器　件第31卷

图3　用主从ISERDES实现1:8转换

B ITSL IP_ENABL E属性设为“FAL SE”。数据输入方式为DDR模式,这样可使并行时钟速率降低一半[4],同时使并行输出宽度为8,接口类型为N ET2 WOR KIN G。延迟功能在本例中不使用,因而延迟类型设为默认值,延迟时间置0。时钟使能模块作为普通时钟控制模块使用,故NUM_CE设为1。主模块的工作模式设为MASTER,其输入数据为串行数据seriData,输出为并行数据paraData[1:6],它的SHIF TOU T端口通过shift data1和shift data1与从模块的SHIF TIN相连。从模块的工作模式设为SL AV E,其输出为并行数据paraData[7:8]。

主从两个ISERDES模块的时钟输入均来自Vertex24的I/O时钟缓冲器BU FIO和局部时钟缓冲器BU FR。BU FIO和BU FR是Xilinx在Virtex2 4中新开发的时钟缓冲模块,它们和时钟I/O(clock capable I/O)、局部时钟网络(region clock net s)一起构成局部时钟资源。BU FIO最多可以驱动3个局部时钟网,除此之外它还可以驱动BU FR,但不能驱动FP GA的全局资源如可编程逻辑块(CLB)、块状RAM(Block RAM)等,因为其作用范围只限于I/O区域。与BU FIO不同,BU FR不仅能驱动最多三个局部时钟网,还能够驱动像CLB、Block RAM 之类的全局布线资源。它具有分频功能,相对于输入时钟可以产生1～8的分频输出,因此,BU FR是理想的跨时钟域的源同步驱动电路,与BU FIO一起可以实现高速串并转换。

代码1:1:8串并转换

ISERDES#( ISERDES#(

.BITSL IP_ENABL E("FAL SE"),

.DA TA_RA TE("DDR"),

.DA TA_WID T H(8), .DA TA_WID T H(8),

.IN TERFACE_T YPE("N ETWOR KIN G"),

.IN TERFACE_T YPE("N ETWOR KIN G"), .IOBDEL A Y("NON E"),

.IOBDEL A Y("DEFAUL T"),

.IOBDEL A Y_T YPE("DEFAUL T"),

.IOBDEL A Y_VAL U E(0),

.NUM_CE(1), .NUM_CE(1),

.SERDES_MODE("MASTER") .SRVAL_Q1(1’b0),

)master( .SRVAL_Q2(1’b0),

.O(), .SRVAL_Q3(1’b0),

.Q1(paraData[0]),//12bit registered output

.SRVAL_Q4(1’b0),

.Q2(paraData[1]),//12bit registered output

.SERDES_MODE("SL AV E")

.Q3(paraData[2]),//12bit registered output

)slave(

.Q4(paraData[3]),//12bit registered output

.O(),

.Q5(paraData[4]),//12bit registered output

.Q1(),

.Q6(paraData[5]),//12bit registered output

.Q2(),

.SHIFTOU T1(shiftdata1),//12bit carry output

.Q3(paraData[6]),

.SHIFTOU T2(shiftdata2),//12bit carry output

.Q4(paraData[7]),

.BITSL IP(1’b0),//12bit Bitslip input

.Q5(),

.CE1(ce1),//12bit clock enable input

.Q6(),

.CE2(1’b1), .SHIFTOU T1(),

.CL K(iobclk),//12bit clock input

.SHIFTOU T2(),

.CL KDIV(clkdiv),//12bit divided clock input

.BITSL IP(1’b0),

.D(seriData),//12bit serial data input

.CE1(ce1),

.DL YCE(1’b0),//12bit delay chain enable input

.CE2(1’b1),

.DL YINC(1’b0),//12bit delay input

.CL K(iobclk1),

.DL YRST(1’b0),//12bit delay chain reset input

.CL KDIV(clkdiv),

.OCL K(1’b0),//12bit high2speed clock input

.D(1’b0),

.REV(1’b0),//12bit reverse SR input

.DL YCE(1’b0),

.SHIFTIN1(1’b0),//12bit carry input

.DL YINC(1’b0),

.SHIFTIN1(1’b0),//12bit carry input

.DL YRST(1’b0),

(下页续) (下页续)956

第2期仲建锋,胡庆生等:基于FP GA的多路高速串并转换器设计

.SR (reset ) //12bit set/reset input .OCL K (1’b0),

); .REV (1’b0), .SHIFTIN1(shiftdata1), .SHIFTIN2(shiftdata2), .SR (reset ),

); 在本文的应用中,BU FIO 输入的是FP GA 外部

的高速串行时钟clks ,其输出iobclk 一路送给

ISERDES 作为其高速时钟CL K 的输入,另一路作为输入送给BU FR 以产生分频时钟输出clkdiv ,由于采用DDR 模式,BU FR 的分频值设为4。

由于串行数据的速度较高,本文中的串行数据seriData 采用差分输入方式以降低噪声的影响[6],具体做法是调用I BUFG DS 实现双到单的转换。当一对差分信号seriData_p 和seriData_n 送到I BUFG DS [7],输出则为单路信号seriData 。相应的代码如下:

IBU F G DS #(.CA PACITANCE ("DON T_CARE"),

.DIFF_TERM ("FAL SE"),//Differential Termi 2nation (Virtex 24,Spartan 23E/3A )

.IOSTANDARD ("DEFAUL T")//Specify the in 2put I/O standard )IBU F G DS_inst0(

.O (seriDataIn ),//Buffer output

.I (seriDataIn_p ),//Diff _p buffer input (connect

directly to top 2level port )

.IB (seriDataIn_n )//Diff _n buffer input (connect directly to top 2level port ));

3　16路1:8串并转换器设计

在ISE8.2和ModelSim SE 6.1的环境下,我们基于Virtex 24XCVL X40F668设计了16路1:8串并转换器,其仿真结果如图4所示(为了减少图片大小,图4仅列出6路串并信号)。其中,串行时钟clk_s 的频率为400M Hz ,经BFU R 的四分频后,clk_p 频率为100M Hz ,按照DDR 方式传送数据,则单路串行数据的速率可达到800Mbit/s [8]。从图4中可以看出,clk_s 的上升沿和下降沿均采样串行数据seriData ,clk_p 有效后,再经过2个clk_s 周期的延迟,8位的并行数据paraData 输出。从图4中的数据可以看出,该设计实现了串并转换功能

。

图4　16路1:8串并转换器的仿真波形

在FP GA 设计中,输入输出管脚的锁定是重要

的一环,一个合理的管脚分配方案不仅可以降低布线复杂度,而且可以减少布线的延迟,并有利于PCB 板的制作。XCVL X40F668总共包含668个可调用IO 引脚,分布在10个IO Bank 上。本文中的串行数据采用L VDS 标准传输,在Virtex 24中,支持L VDS 标准的电源电压为2.5V ,所以应尽可能将这16对串行数据输入锁定在同一个bank 中以方便电源供电。

经过FP GA 在片调试,逻辑分析仪的结果显示用Vertex 24FF668210速度等级以上的芯片完全可以实现800Mbit/s 输入信号的串并转换。

4　结论

本文介绍了基于Xilinx Vertex 24的多路高速串并转换器的设计,这种设计方法充分利用了新型

FP GA 的特点及其所含的IP 核,不仅能够最大限度的提高芯片性能,而且缩短了开发周期,减少了设计复杂度,有益于高速FP GA 的开发。

参考文献:

[1]　韩江涛,胡庆生,孙远.基于TPS54610的FP GA 供电模块设

计[J ].电子设计应用,2006,10(114).[2]　Virtex 24U ser Guide[S].Xilinx Inc ,October 6,2006(351).[3]　Virtex 24Familiy Overview[S].Xilinx Inc ,October 10,2006.[4]　孙灯亮,DDR1&2&3信号完整性测试分析技术探析[J ].国外

电子测量技术,2006,9(75).[5]　王诚,薛小刚,钟信潮.FP GA/CPLD 设计工具Xilinx ISE 使用

详解[M ].北京:人民邮电出版社,2005.[6]　Stephen Kempainen.LVDS 技术的应用[J ].电子产品世界,

2002,(Z2).[7]　宋正勋,谭宝华,低压差分信号技术[J ].长春光学精密机械学

院学报,2000,6(33).[8]　Virtex 24PCB Designer ’s Guide [S].Xilinx Inc ,2004,Septem 2

ber 9(14).

066电　子　器　件第31卷

今天终于弄懂了PCB高速电路板设计的方法和技巧

[讨论]今天终于弄懂了PCB高速电路板设计的方法和技巧受益匪浅啊电容, 最大功率, 技巧高速电路设计技术阻抗匹配是指负载阻抗与激励源内部阻抗互相适配，并且得到最大功率输出的一种工作状态。高速PCB布线时，为了防止信号的反射，要求线路的阻抗为50Ω。这是个大约的数字，一般规定同轴电缆基带50Ω，频带75Ω，对绞线则为100Ω，只是取整数而已，为了匹配方便。根据具体的电路分析采用并行AC端接，使用电阻和电容网络作为端接阻抗，端接电阻R要小于等于传输线阻抗Z0，电容C必须大于100pF，推荐使用0.1UF的多层陶瓷电容。电容有阻低频、通高频的作用，因此电阻R不是驱动源的直流负载，故这种端接方式无任何直流功耗。串扰是指当信号在传输线上传播时，因电磁耦合对相邻的传输线产生不期望的电压噪声干扰。耦合分为容性耦合和感性耦合，过大的串扰可能引起电路的误触发，导致系统无法正常工作。根据串扰的一些特性，可以归纳出几种减小串扰的方法： 1、加大线间距，减小平行长度，必要时采用jog 方式布线。 2、高速信号线在满足条件的情况下，加入端接匹配可以减小或消除反射，从而减小串扰。 3、对于微带传输线和带状传输线，将走线高度限制在高于地线平面范围要求以内，可以显著减小串扰。 4、在布线空间允许的条件下，在串扰较严重的两条线之间插入一条地线，可以起到隔离的作用，从而减小串扰。传统的PCB设计由于缺乏高速分析和仿真指导，信号的质量无法得到保证，而且大部分问题必须等到制版测试后才能发现。这大大降低了设计的效率，提高了成本，在激烈的市场竞争下显然是不利的。于是针对高速PCB设计，业界人士提出了一种新的设计思路，成为“自上而下”的设计方法，经过多方面的方针分析和优化，避免了绝大部分可能产生的问题，节省了大量的时间，确保满足工程预算，产生高质量的印制板，避免繁琐而高耗的测试检错等。利用差分线传输数字信号就是高速数字电路中控制破坏信号完整性因素的一项有效措施。在印制电路板（PCB抄板）上的差分线，等效于工作在准TEM模的差分的微波集成传输线对。其中，位于PCB顶层或底层的差分线等效于耦合微带线，位于多层PCB内层的差分线，等效于宽边耦合带状线。数字信号在差分线上传输时是奇模传输方式，即正负两路信号的相位差是180，而噪声以共模的方式在一对差分线上耦合出现，在接受器中正负两路的电压或电流相减，从而可以获得信号消除共模噪声。而差分线对的低压幅或电流驱动输出实现了高速集成低功耗的要求。

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FPGA设计流程指南前言本部门所承担的FPGA设计任务主要是两方面的作用：系统的原型实现和ASIC的原型验证。编写本流程的目的是： ●在于规范整个设计流程，实现开发的合理性、一致性、高效性。 ●形成风格良好和完整的文档。 ●实现在FPGA不同厂家之间以及从FPGA到ASIC的顺利移植。 ●便于新员工快速掌握本部门FPGA的设计流程。由于目前所用到的FPGA器件以Altera的为主，所以下面的例子也以Altera为例，工具组合为modelsim + LeonardoSpectrum/FPGACompilerII + Quartus，但原则和方法对于其他厂家和工具也是基本适用的。

目录 1. 基于HDL的FPGA设计流程概述 (1) 1.1 设计流程图 (1) 1.2 关键步骤的实现 (2) 1.2.1 功能仿真 (2) 1.2.2 逻辑综合 (2) 1.2.3 前仿真 (3) 1.2.4 布局布线 (3) 1.2.5 后仿真（时序仿真） (4) 2. Verilog HDL设计 (4) 2.1 编程风格（Coding Style）要求 (4) 2.1.1 文件 (4) 2.1.2 大小写 (5) 2.1.3 标识符 (5) 2.1.4 参数化设计 (5) 2.1.5 空行和空格 (5) 2.1.6 对齐和缩进 (5) 2.1.7 注释 (5) 2.1.8 参考C语言的资料 (5) 2.1.9 可视化设计方法 (6) 2.2 可综合设计 (6) 2.3 设计目录 (6) 3. 逻辑仿真 (6) 3.1 测试程序（test bench） (7) 3.2 使用预编译库 (7) 4. 逻辑综合 (8) 4.1 逻辑综合的一些原则 (8) 4.1.1 关于LeonardoSpectrum (8) 4.1.1 大规模设计的综合 (8) 4.1.3 必须重视工具产生的警告信息 (8) 4.2 调用模块的黑盒子（Black box）方法 (8) 参考 (10) 修订纪录 (10)

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2 Quartus II软件的使用、开发板的使用本章将通过3个完整的例子，一步一步的手把手的方式完成设计。完成这3个设计，并得到正确的结果，将会快速、有效的掌握在Altera QuartusII软件环境下进行FPGA设计与开发的方法、流程，并熟悉开发板的使用。 2.1 原理图方式设计3-8译码器一、设计目的 1、通过设计一个3-8译码器，掌握祝组合逻辑电路设计的方法。 2、初步了解QuartusII采用原理图方式进行设计的流程。 3、初步掌握FPGA开发的流程以及基本的设计方法、基本的仿真分析方法。二、设计原理三、设计内容四、设计步骤 1、建立工程文件 1）双击桌面上的Quartus II的图标运行此软件。

开始界面 2）选择File下拉菜单中的New Project Wizard，新建一个工程。如图所示。新建工程向导

3）点击图中的next进入工作目录。新建工程对话框 4）第一个输入框为工程目录输入框，用来指定工程存放路径，建议可根据自己需要更改路径，若直接使用默认路径，可能造成默认目录下存放多个工程文件影响自己的设计，本步骤结束后系统会有提示（当然你可不必理会，不会出现错误的）。第二个输入框为工程名称输入框。第三个输入框为顶层实体名称输入框，一般情况下保证工程名称与顶层实体名称相同。设定完成后点击next。

指定工程路径、名称 5）设计中需要包含的其它设计文件，在此对话框中不做任何修改，直接点击next。工程所需其它文件对话框

6）在弹出的对话框中进行器件的选择。在Device Family框中选用Cyclone II，然后在Available device框中选择EP2C35F484C8,点击next进入下一步。器件选择界面 7）下面的对话框提示可以勾选其它的第三方EDA设计、仿真的工具，暂时不作任何选择，在对话框中按默认选项，点击next。

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既使在整个PCB板中的布线完成得都很好，但由于电源、地线的考虑不周到而引起的干扰，会使产品的性能下降，有时甚至影响到产品的成功率。所以对电、地线的布线要认真对待，把电、地线所产生的噪音干扰降到最低限度，以保证产品的质量。对每个从事电子产品设计的工程人员来说都明白地线与电源线之间噪音所产生的原因，现只对降低式抑制噪音作以表述：（1）、众所周知的是在电源、地线之间加上去耦电容。（2）、尽量加宽电源、地线宽度，最好是地线比电源线宽，它们的关系是：地线＞电源线＞信号线，通常信号线宽为：0.2～0.3mm,最经细宽度可达0.05～0.07mm,电源线为1.2～2.5 mm 对数字电路的PCB可用宽的地导线组成一个回路, 即构成一个地网来使用(模拟电路的地不能这样使用) （3）、用大面积铜层作地线用,在印制板上把没被用上的地方都与地相连接作为地线用。或是做成多层板，电源，地线各占用一层。 2 数字电路与模拟电路的共地处理现在有许多PCB不再是单一功能电路（数字或模拟电路），而是由数字电路和模拟电路混合构成的。因此在布线时就需要考虑它们之间互相干扰问题，特别是地线上的噪音干扰。数字电路的频率高，模拟电路的敏感度强，对信号线来说，高频的信号线尽可能远离敏感的模拟电路器件，对地线来说，整人PCB对外界只有一个

高速印刷电路板的设计考虑

高速印刷电路板的设计考虑 2011年4月技术说明TN1033简介背板是一种典型的用于系统内汇集所有电子模块的物理互连的方式。复杂的系统依靠背板上的连线、走线和连接器来处理大量的高速数据。多个背板模块之间的通信受到诸如连接器、走线长度、过孔和终端等部件的阻抗、电容以及电感参数的影响。设计高性能分布式负载背板的一个极为重要的因素是要了解如何进行设计来保证良好的信号完整性。本技术说明介绍了几种拓扑连接结构间的基本区别。说明了在背板设计时需要考虑到的各种问题，并重点讨论了通过背板以点对点的传输线方式进行连接时的关键问题。包括印刷电路板走线结构、过孔、器件封装和背板连接器等方面。我们还为设计师们提供了一份印刷电路板设计的检查清单。给出了针对某些特定频率的讨论和指导。本文档还讨论了莱迪思半导体公司的FPGA产品线及其SERDES高速背板接口。这些接口通过CML差分缓冲接口提供高速串行数据流。背板拓扑结构和概述目前背板的系统互连拓扑结构主要有三种。它们分别是多点对多点、一点对多点和点对点。传统系统使用多点对多点/一点对多点连接的拓扑结构，为带有单个网络（节点）的多个器件提供有效的互连和通信，如图1所示。图1:多点对多点背板结构然而，这种网络结构有严格的数据速率限制。每个网络在卡与背板连接的节点上会有T型结构或者分支结构。这些T型结构会导致背板上信号路径传输线的不连续和不匹配。结果就会在高速传输时，卡与背板接口上都有大反射信号。这些反射信号会来回传送，持续较长的时间，在高速传输的情况下严重降低了信号的完整性。通常要等所传输数据的每个位的反射信号逐渐衰减后，才能实现可接受的信号通信。这大大限制了通信速率。因此，多点对多点和一点对多点的拓扑结构的速率极限一般都低于100 Mbps。由于实际走线长度和卡的插槽的增加，该速度极限很容易就会低于10 Mbps。点对点的互连拓扑结构消除了上面所述的信号路径的分支。消除了所产生的信号反射，从而大大提高了最大的数据速率。通过周详的设计考虑，这种背板互连可用于数据速率高达3 Gbps甚至更高的通信。 Lattice Semiconductor Corp.2011版权所有? 所有莱迪思的商标、注册商标、图案和标识符均在https://www.wendangku.net/doc/fa11024342.html,/legal网站上列出。所有其它品牌或产品名称均为其所有者的商标或注册商标。此处的参数规格和信息可能会更改，恕不另行通知。中文翻译文档仅为您提供方便。莱迪思将尽力为您提供准确的中文翻译文档，但鉴于翻译的难度，译文可能会与英文文档存在一些微小差别，其准确性也难以保证。请参考英文源文件，获取最新、最准确的信息。所有的翻译文档中的信息均以英

FPGA基本设计流程资料

FPGA基本设计流程首先建立工作库目录，以便设计工程项目的存储。注意不要将文件夹 1 建立工作库文件夹和编辑设计文件 1.1 新建一个文件夹（注意文件夹不能用中文，也不要用数字）任何一项设计都是一项工程（Project），都必须首先为此工程建立一个放置与此工程相关的所有设计文件的文件夹。此文件夹将被EDA软件默认为工作库（Work Library）。一般，不同的设计项目最好放在不同的文件夹中，而同一工程的所有文件都必须放在同一文件夹中。在建立了文件夹后就可以将设计文件通过Quartus II的文本编辑器编辑并存盘，这里新建文件夹在E盘中，取名为 jsq，则其路径是e:\jsq。步骤如下： 1.2 源程序输入打开计算机桌面上图表，选择菜单File→New，出现如图1所示见面，在New窗口Device Design Files中选择编译文件的语言类型，这里选择VHDL File,选好后用鼠标左键点击OK，出现源程序输入窗口如图2所示（以十进制为例）。图1 选择编译文件的语言类型

图2 源程序输入窗口源程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT10 IS PORT (CLK,RST,EN : IN STD_LOGIC; CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT : OUT STD_LOGIC ); END CNT10; ARCHITECTURE behav OF CNT10 IS BEGIN PROCESS(CLK, RST, EN) VARIABLE CQI : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN IF RST = '1' THEN CQI := (OTHERS =>'0') ; --计数器异步复位 ELSIF CLK'EVENT AND CLK='1' THEN --检测时钟上升沿 IF EN = '1' THEN --检测是否允许计数（同步使能） IF CQI < 9 THEN CQI := CQI + 1; --允许计数, 检测是否小于9 ELSE CQI := (OTHERS =>'0'); --大于9，计数值清零 END IF; END IF; END IF; IF CQI = 9 THEN COUT <= '1'; --计数大于9，输出进位信号 ELSE COUT <= '0'; END IF;

高速高密度PCB设计的现状

高速高密度PCB设计的现状随着电子产品功能的日益复杂和性能的提高，印刷电路板的密度和其相关器件的频率都不断攀升，工程师面临的高速高密度PCB设计所带来的各种挑战也不断增加。下面为大家准备了关于高速高密度PCB设计的现状，欢迎阅读。随着竞争的日益加剧，厂商面临的产品面世时间的压力也越来越大，如何利用先进的EDA工具以及最优化的方法和流程，高质量、高效率的完成设计，已经成为系统厂商和设计工程师不得不面对的问题。热点：从信号完整性向电源完整性转移谈到高速设计，人们首先想到的就是信号完整性问题。信号完整性主要是指信号在信号线上传输的质量，当电路中信号能以要求的时序、持续时间和电压幅度到达接收芯片管脚时，该电路就有很好的信号完整性。当信号不能正常响应或者信号质量不能使系统长期稳定工作时，就出现了信号完整性问题，信号完整性主要表现在延迟、反射、串扰、时序、振荡等几个方面。一般认为，当系统工作在50MHz 时，就会产生信号完整性问题，而随着系统和器件频率的不断攀升，信号完整性的问题也就愈发突出。元器件和PCB板的参数、元器件在PCB板上的布局、高速信号的布线等这些问题都会引起信号完整性问题，导致系统工作不稳定，甚至完全不能正常工作。信号完整性技术经过几十年的发展，其理论和分析方法都已经较为成熟。对于信号完整性问题，陈兰兵认为，信号完整性不是某个

人的问题，它涉及到设计链的每一个环节，不但系统设计工程师、硬件工程师、PCB工程师要考虑，甚至在制造时也不能忽视。解决信号完整性问题，必须借助先进的仿真工具，如Cadence的SPECCTRAQuest 就是不错的仿真工具，利用它可以在设计前期进行建模、仿真，从而形成约束规则指导后期的布局布线，提高设计效率。随着Cadence 在今年6月推出的专门针对千兆赫信号的仿真器MGH——它是业界首个可以在几秒之内完成数万BIT千兆赫信号的仿真器——信号完整性技术更臻完善。相对于信号完整性，电源完整性是一种较新的技术，它被认为是高速高密度PCB设计目前最大的挑战之一。电源完整性是指在高速系统中，电源传输系统(PDS power deliver system)在不同频率上，阻抗特性不同，使PCB板上电源层与地层间的电压在电路板的各处不尽相同，从而造成供电不连续，产生电源噪声，使芯片不能正常工作;同时由于高频辐射，电源完整性问题还会带来EMC/EMI问题。如果不能很好地解决电源完整性问题，会严重影响系统的正常工作。通常，电源完整性问题主要通过两个途径来解决：优化电路板的叠层设计及布局布线，以及增加退耦电容。退耦电容在系统频率小于300 ~ 400MHz时，可以起到抑止频率、滤波和阻抗控制的作用，在恰当的位置放置合适的退耦电容有助于减小系统电源完整性的问题。但是当系统频率更高时，退耦电容的作用很小。在这种情况下，只有通过优化电路板的层间距设计以及布局布线或者其他的降低电

FPGA设计流程

基于多种 EDA工具的FPGA设计流程发表时间：2008-6-30 蒋昊李哲英来源：万方数据关键字：FPGA EDA CPU 信息化应用调查在线投稿加入收藏发表评论好文推荐打印文本本文介绍了FPGA的完整设计流程，其中包括电路设计与输入、功能仿真、综合优化、综合后仿真、实现与布局布线、时序仿真、板级仿真与脸证、调试与加载配置等主要步珠。并通过一个8-bit RISC CPU的设计来例系统地介绍了利用多种EDA工具进行 FPGA协同设计的实现原理及方法近年来，随着微电子学的迅速发展以及SoC(System on Chip，片上系统)技术在设计领域引起的深刻变革， EDA(Electornic Design Automatic，电子设计自动化)工具在系统设计中的地位愈发重要。特别是20世纪90年代后，电子系统已经由电路板级发展为ASIC(Application SpecificIntegrated Circuit，专用集成电路),FPGA(Field Porgrammable Gate Array，现场可编程门阵列)以及嵌人式系统等多种模式，其中FPGA设计正是当前数字系统设计领域中的重要方式之一。本文以Altera公司的FPGA为目标器件，通过一个8-bit RISC CPU的设计实例，系统地介绍了FPGA的完整设计流程以及开发过程中用到的多种EDA工具，包括Modelsim,Synplify,QuatrusII，并重点说明如何使用这些EDA工具进行协同设计。 1FPGA的设计流程一般来说，完整的FPGA设计流程包括电路设计与输人、功能仿真、综合优化、综合后仿真、实现与布局布线、时序仿真、板级仿真与验证、调试与加载配置等主要步骤，如图1所示。电路设计与输人是指通过某些规范的描述方式，将工程师的电路构思输人给EDA工具，常用的设计方法有HDL(Hardwaer Description Language，硬件描述语言)设计输人法与原理图设计输人法。目前进行大型工程设计时，最常用的设计方法是HDL设计输人法，它利于自顶向下设计以及模块的划分与复用，可移植性和通用性好，设计不因芯片的工艺与结构的不同而变化，更利于向ASIC移植。电路设计完成后，要用专用的仿真工具对设计进行功能仿真(FunctionalSimulation),验证电路功能是否符合设计要求。功能仿真又称前仿真(Per-Simulation)。通过仿真能及时发现设计中的错误，加快设计进度，提高设计的可靠性。综合(Synthesis)优化是指将HDL语言、原理图等设计输人翻译成由基本门、RAM、触发器等基本逻辑单元组成的逻辑网表，并根据目标与要求(约束条件)优化所生成的逻辑网表，输出标准格式的网表文件，供FPGA厂商的布局布线器进行实现。综合后仿真(Post Synthesis Simulation)的作用是检查综合出的结果与原设计是否一致。作综合后仿真时，要把综合生成的标准延时格式SDF(Standard Dela Format)文件反标注到综合仿真模型中去，可估计门延时带来的影响。综合后仿真虽然比功能仿真精确一些，但是只能估计门延时，不能估计线延时，仿真结果与布线后的实际情况还有一定

PCB印制电路板的设计是以电路原理图为根据

印制电路板的设计是以电路原理图为根据，实现电路设计者所需要的功能。印刷电路板的设计主要指版图设计,需要考虑外部连接的布局。内部电子元件的优化布局。金属连线和通孔的优化布局。电磁保护。热耗散等各种因素。优秀的版图设计可以节约生产成本,达到良好的电路性能和散热性能。简单的版图设计可以用手工实现，复杂的版图设计需要借助计算机辅助设计(CAD)实现。目录 PCB设计简介具体方法 PＣB设计基本概念ＰCB设计主要的流程 PＣB设计简介具体方法 PCB设计基本概念 PCB设计主要的流程展开编辑本段PCB设计简介在高速设计中,可控阻抗板和线路的特性阻抗是最重要和最普遍的问题之一。首先了解一下传输线的定义:传输线由两个具有一定长度的导体组成，一个导体用来发送信号,另一个用来接收信号（切记“回路”取代“地”的概念）。在一个多层板中,每一条线路都是传输线的组成部分,邻近的参考平面可作为第二条线路或回路。一条线路成为“性能良好”传输线的关键是使它的特性阻抗在整个线路中保持恒定。线路板成为“可控阻抗板”的关键是使所有线路的特性阻抗满足一个规定值，通常在２5欧姆和７0欧姆之间。在多层线路板中，传输线性能良好的关键是使它的特性阻抗在整条线路中保持恒定。但是，究竟什么是特性阻抗?理解特性阻抗最简单的方法是看信号在传输中碰到了什么。当沿着一条具有同样横截面传输线移动时,这类似图1所示的微波传输。假定把1伏特的电压阶梯波加到这条传输线中，如把1伏特的电池连接到传输线的前端(它位于发送线路和回路之间)，一旦连接,这个电压波信号沿着该线以光速传播,它的速度通常约为6英寸/纳秒。当然,这个信号确实是发送线路和回路之间的电压差,它可以从发送线路的任何一点和回路的相临点来衡量。图2是该电压信号的传输示意图。 Zｅn的方法是先“产生信号”，然后沿着这条传输线以6英寸/纳秒的速度传播。第一个0.01纳秒前进了0．0６英寸,这时发送线路有多余的正

030442003高速电路板设计与仿真

《高速电路板设计与仿真》课程教学大纲课程代码：030442003 课程英文名称：High Speed Printed Circuit Board Design and Emulation 课程类别：专业基础课课程性质：选修适用专业：电子科学与技术课程总学时：40 讲课：40 实验：0 上机：0 大纲编写（修订）时间：2011.7 一、大纲使用说明（一）课程的地位及教学目标本课程是电子科学与技术专业的专业任选课, 属于专业技术基础课，是一门重要的实践课程。通过本课程的学习,学生能够利用先进的高端软件设计高速电路板，绘制出具有实际意义的原理图和印刷电路板图，具有对设计中的信号完整性、电磁兼容性、电源完整性等问题的分析能力，熟悉一定的电子工艺和印刷电路板的布局布线知识，为今后从事高端设计工作打下一定的基础。（二）知识、能力及技能方面的基本要求在知识方面，要求学生具有初步的半导体工艺、印制电路、芯片封装等方面的知识，还要了解信号完整性、电磁兼容性、电源完整性等方面的基本概念，如此才能设计出高质量的高速PCB。在能力方面，要求学生具备一些计算机方面的操作技能。（三）实施说明 1.教学内容：包括原理图设计、PCB设计、高速信号仿真三部分，其中PCB设计为重点内容。应突出高速和高质量PCB的讲解,以适应高端设计要求。讲课要理论联系实际，设计具有实际意义的原理图和印刷电路板图，而不只是空讲理论知识。 2．教学方法：采用启发式教学，提高学生分析问题和解决问题的能力。鼓励学生通过实践和自学获取知识，培养学生的自学能力，调动学生自行设计的学习积极性和创新能力。 3．教学手段：本课程属于技术基础课，在教学中可采用电子教案、CAI课件及多媒体教学系统等先进教学手段，以确保在有限的学时内，全面、高质量地完成课程教学任务。 4．大纲实施时应贯彻学院工程训练与工程教育相结合的特点，注重学生的能力培养和专业素质的提高，尤其是培养学生的实际动手设计和操作的能力。（四）对先修课的要求本课程的先修课为电路、模拟电子电路、数字电子电路、计算机基础知识。（五）对习题课、实践环节的要求每次课后留有一定量的操作练习，要求学生课后在自己的电脑上学习操作。本课程无实验。（六）课程考核方式 1．考核方式：考查 2．考核目标：考核学生是否掌握了软件的基本操作方法，重点考核学生的原理图绘制和印刷电路板的设计能力，所设计的项目是否具有实际意义。 3．成绩构成：本课程的总成绩由两部分组成：平时成绩（包括平时自行练习、出勤等）占20%，期末验收成绩（以综合作业完成情况给出成绩）占80%。按优、良、中、及格、不及格五级给出最后成绩。（七）参考书目《Cadence SPB 15.7工程实例入门》于争著，电子工业出版社， 2010.5.

高速PCB设计心得

一：前言随着PCB系统的向着高密度和高速度的趋势不断的发展，电源的完整性问题，信号的完整性问题（SI），以及EMI，EMC的问题越来越突出，严重的影响了系统的性能甚至功能的实现。所谓高速并没有确切的定义，当然并不单单指时钟的速度，还包括数字系统上升沿及下降沿的跳变的速度，跳变的速度越快，上升和下降的时间越短，信号的高次谐波分量越丰富，当然就越容易引起SI，EMC，EMI的问题。本文根据以往的一些经验在以下几个方面对高速PCB的设计提出一些看法，希望对各位同事能有所帮助。 ●电源在系统设计中的重要性 ●不同传输线路的设计规则 ●电磁干扰的产生以及避免措施二：电源的完整性 1．供电电压的压降问题。随着芯片工艺的提高，芯片的内核电压及IO电压越来越小，但功耗还是很大，所以电流有上升的趋势。在内核及电压比较高，功耗不是很大的系统中，电压压降问题也许不是很突出，但如果内核电压比较小，功耗又比较大的情况下，电源路径上的哪怕是0.1V 的压降都是不允许的，比如说ADI公司的TS201内核电压只有 1.2V，内核供电电流要 2.68A，如果路径上有0.1欧姆的电阻，电压将会有0.268V的压降，这么大的压降会使芯片工作不正常。如何尽量减小路径上的压降呢？主要通过以下几种方法。

a：尽量保证电源路径的畅通，减小路径上的阻抗，包括热焊盘的连接方式，应该尽量的保持电流的畅通，如下图1和图2的比较，很明显图2中选择的热焊盘要强于图1。 b：尽量增加大电流层的铜厚，最好能铺设两层同一网络的电源，以保证大电流能顺利的流过，避免产生过大的压降，关于电流大小和所流经铜厚的关系如表1所示。（表1） 1 oz.铜即35微M厚， 2 oz.70微M, 类推举例说，线宽0.025英寸，采用2 oz.盎斯的铜，而允许温升30度，

高速pcb设计与电路板分析课程讲义3

高速设计分析技术

Agenda 课程安排 High Speed Trends 高速设计趋势 y g Synchronous Design 同步系统设计 Source Synchronous Design 源同步系统设计-DDR2 -DDR3 Serial Link Design 高速串行设计-Interconnect consideration 互连考虑 I t t id ti -Technologies 设计技术 -8b/10b Encoding 8b/10b编码

Trend towards serial connectivity 向串行连接发展高速电路设计趋势

Parallel I/O ? Common Clock 并行IO –共同时钟系统 Pre-layout simulation for design exploration and post-layout simulation for verification 可以通过SI前后仿真进行设计 ?Signal timing 信号时序 ?Signal noise 信号噪声 ?Undershoot and overshoot 过冲

Parallel I/O ? Common Clock (继续) 并行IO –共同时钟 Increase data pin counts How to increase data rate? 如何提高数据速率 Increase data pin counts 增加管脚 Increase bus clock frequency 增加时钟频率 But…… 但是…… ?Increase data pin counts ? it’s more hard for PCB design (need more space for trace breakout, routing…..) 增加管脚造成PCB 设计困难 ?Increase clock frequency ? it will reduce timing margin, destroy signal integrity (due to multi-drop top.), restrict data trace length, increase EMI… 增加时钟频率使得时序紧张, 信号完整性问题突出, 走线线长约束严格, 电磁辐射增加…

FPGA开发设计流程和功能实现

FPGA设计流程与功能实现前言本部门所承担的FPGA设计任务主要是两方面的作用：系统的原型实现和ASIC的原型验证。编写本流程的目的是： ●在于规范整个设计流程，实现开发的合理性、一致性、高效性。 ●形成风格良好和完整的文档。 ●实现在FPGA不同厂家之间以及从FPGA到ASIC的顺利移植。 ●便于新员工快速掌握本部门FPGA的设计流程。由于目前所用到的FPGA器件以Altera的为主，所以下面的例子也以Altera为例，工具组合为modelsim + LeonardoSpectrum/FPGACompilerII + Quartus，但原则和方法对于其他厂家和工具也是基本适用的。

PCB(印制电路板)布局布线技巧100问

PCB（印制电路板）布局布线技巧100问在电子产品设计中，PCB布局布线是最重要的一步，PCB布局布线的好坏将直接影响电路的性能。现在，虽然有很多软件可以实现PCB自动布局布线，但是随着信号频率不断提升，很多时候，工程师需要了解有关PCB布局布线的最基本的原则和技巧，这样才可以让自己的设计完美无缺，《PCB（印制电路板）布局布线100问》涵盖了PCB布局布线的相关基本原理和设计技巧，以问答形式解答了有关PCB布局布线方面的疑难问题，对于PCB设计人员来说是非常难得实用读物，欢迎大家在此基础上补充内容并完善。相关信息可发送到service@https://www.wendangku.net/doc/fa11024342.html,。

1、[问]高频信号布线时要注意哪些问题？ [答]1.信号线的阻抗匹配； 2.与其他信号线的空间隔离； 3.对于数字高频信号，差分线效果会更好； 2、[问]在布板时，如果线密，过孔就可能要多，当然就会影响板子的电气性能，请问怎样提高板子的电气性能？ [答]对于低频信号，过孔不要紧，高频信号尽量减少过孔。如果线多可以考虑多层板； 3、[问]是不是板子上加的去耦电容越多越好？ [答]去耦电容需要在合适的位置加合适的值。例如，在你的模拟器件的供电端口就进加，并且需要用不同的电容值去滤除不同频率的杂散信号； 4、[问]一个好的板子它的标准是什么？ [答]布局合理、功率线功率冗余度足够、高频阻抗阻抗、低频走线简洁. 5、[问]通孔和盲孔对信号的差异影响有多大？应用的原则是什么？ [答]采用盲孔或埋孔是提高多层板密度、减少层数和板面尺寸的有效方法，并大大减少了镀覆通孔的数量。但相比较而言，通孔在工艺上好实现，成本较低，所以一般设计中都使用通孔。 6、[问]在涉及模拟数字混合系统的时候，有人建议电层分割，地平面采取整片敷铜，也有人建议电地层都分割，不同的地在电源源端点接，但是这样对信号的回流路径就远了，具体应用时应如何选择合适的方法？ [答]如果你有高频>20MHz信号线，并且长度和数量都比较多，那么需要至少两层给这个模拟高频信号。一层信号线、一层大面积地，并且信号线层需要打足够的过孔到地。这样的目的是： 1、对于模拟信号，这提供了一个完整的传输介质和阻抗匹配； 2、地平面把模拟信号和其他数字信号进行隔离； 3、地回路足够小，因为你打了很多过孔，地有是一个大平面。 7、[问]在电路板中，信号输入插件在PCB最左边沿，MCU在靠右边，那么在布局时是把稳压电源芯片放置在靠近接插件（电源IC输出5V经过一段比较长的路径才到达MCU），还是把电源IC放置到中间偏右（电源IC的输出5V的线到达MCU就比较短，但输入电源线就经过比较长一段PCB板）？或是有更好的布局？ [答]首先你的所谓信号输入插件是否是模拟器件？如果是是模拟器件，建议你的电源布局应尽量不影响到模拟部分的信号完整性．因此有几点需要考虑（１）首先你的稳压电源芯片是否是比较干净，纹波小的电源．对模拟部分的供电，对电源的要求比较高．（２）模拟部分和你的ＭＣＵ是否是一个电源，在高精度电路的设计中，建议把模拟部分和数字部分的电源分开．（３）对数字部分的供电需要考虑到尽量减小对模拟电路部分的影响．

高速电路板地设计方法

高速电路板的设计方法推荐高速电路板的设计方法引言当今对于系统的设计来说，最重要的因素就是速度。我们通常采用的是 66MHz~200MHz 的处理器，233MHz 和266MHz 处理器的应用也越来越广泛。提出高速要求的原因有两个：一、要求系统在人们认为适合的时间帧中完成复杂的任务。比如说，即使是最基本的计算机动画制作也需要通过处理大量的信息才能够完成。二、元件厂商能够生产出高速器件。目前，可编程阵列逻辑（PAL?）器件可提供的传输延迟是4.5 ns，而复杂的PLD（如MACH?）的传输延迟是5n s，这似乎是快速的，但并不是传输延迟造成的，其实快速的传输延迟是由快速的边沿速率获得的。将来会出现速度更快的器件，可以提供相对更快速的边沿速率。高速系统的设计不仅需要借助快速的元件，而且需要精心的设计。器件的模拟部分和数字部分同等重要。高速系统存在的主要问题是噪音的产生，高频能够辐射并造成干扰，相应的快速边沿速率可能会产生振荡、反射和串扰现象，如果不能及时检查出来，这种噪音可能会大降低系统的性能。本文对利用PC 板布局实现高速系统的设计进行了概述，主要容包括： 2电源分布系统及其对供膳寄宿处产生的影响； 2传输线路以及相关的设计规则； 2串扰的产生和消除； 2电磁干扰 1. 电源分布电源分布网络是高速电路板设计中最重要的考虑因素。无噪音的电路板必需无噪音的电源分布网络。注意，设计无噪声的VCC 和无噪声的地一样重要。本文主要论述的是AC 用途，因此VCC 就是地。电源分布网络还必须为电路板上所有信号提供返回路径。由于返回路径的作用在低频时不很明显，所以常常被忽视，而许多设计即使在返回路径的特性被忽视的情况下也能运行。 1.1. 电源分布网络作为电源 1.1.1. 阻抗的作用假设有一块带有数字IC 和+5.0V 电源的电路板，规格为5" x 5"，目的是将 +5.0V 电压正确地传递到电路板上每个器件的电源引脚，而不用考虑器件相对于电源的位置。另外，引脚处的电压是不受线路噪音影响的。具有这些特征的电源示意地表示为理想的电压源（见图1a），其阻抗为零，这可以保证负载和源电压相等，也意味着噪音信号会被吸收，原因是噪音发生器的源阻抗是有限的。遗憾的是，这只是一种理想的情况。图1b 举例说明了真实电源的情况，它有电阻、电感和电容形式的阻抗，分布在电源分布网络。噪音信号可能会因为网络中的阻抗而影响电压的增加。设计的目标是要尽可能减小电源分布网络的阻抗，具体可通过电源总线和电源层两种方案来实现。虽然电源层的阻抗特性比电源总线好，但是实际考虑时可能更倾向于电源总线方法。

经验秘笈：高速PCB设计

高速板设计技术(HighSpeedBoardDesign) 目录高速板设计技术(HIGHSPEEDBOARDDESIGN)1 1．电源分配3 1.1电源分配网络作为动力源3 1.1.1阻抗的作用3 1.1.2电源总线法vs电源位面法4 1.1.3线路噪声过滤5 1.1.4 旁路电容的放置8 1.2 电源分配网络作为信号回路9 1. 2.1自然的信号返回线路9 1.2.2总线vs信号回路平面 10 1.3 设计板面应考虑电源分配 10 1.3.1当心电源层割缝 11 1.3.1.1地线电缆的有效性 11 1.3.1.2分离模拟电源平面与数据电源平面 12 1.3.1.3避免重叠分离的板平面 12 1.3.1.4隔开敏感元件 12 1.3.1.5隔开敏感元件将电源总线靠近信号线 12 2.传输信号线 2.1传输线分类 14 2.1.1 对带状线来说：14 2.1.2 对微波传输线：15 2.2计算分散的负载 15 2.3反射16 2.4反射定量化 18 2.5传输线布局法则 25 2.5.1避免断点 25 2.5.2不要使用STUB和T S 26 3.色度亮度干扰 26 3.1电容性干扰 26 3.2电感性干扰 28

3.2.1线圈的尺寸和紧密程度 29 3.2.2负载阻抗 29 3.3干扰解决方法总结 29 4．电磁干扰（EMI） 30 4.1环路（LOOPS） 30 4.2过滤（FILTERING） 30 4.2.1 EMI过滤器 30 4.2.2铁氧体噪声干扰抑制器（ferrite noise suppressors） 31 4.3设备速度 32总结33

华为公司CAD设计的所有印制电路板规范标准

印制电路板（PCB）设计规 1. 适用围本《规》适用于华为公司CAD设计的所有印制电路板（简称PCB）。 2. 引用标准下列标准包含的条文，通过在本标准中引用而构成本标准的条文。在标准出版时，所示版本均为有效。所有标准都会被修订，使用本标准的各方应探讨，使用下列标准最新版本的可能性。 GB 4588.3—88 印制电路板设计和使用 Q/DKBA-Y001-1999 印制电路板CAD工艺设计规 1. 术语 1..1 PCB（Print circuit Board)：印刷电路板。 1..2 原理图：电路原理图，用原理图设计工具绘制的、表达硬件电路中各种器件之间的连接关系的图。1..3 网络表：由原理图设计工具自动生成的、表达元器件电气连接关系的文本文件，一般包含元器件封装、网络列表和属性定义等组成部分。 1..4 布局：PCB设计过程中，按照设计要求，把元器件放置到板上的过程。市华为技术1999-07-30批准1999-08-30实施 1..5 仿真：在器件的IBIS MODEL或SPICE MODEL支持下，利用EDA设计工具对PCB的布局、布线效果进行仿真分析，从而在单板的物理实现之前发现设计中存在的EMC问题、时序问题和信号完整性问题，并找出适当的解决方案。市华为技术1999-07-30批准 1999-08-30实施 II. 目的 A. 本规归定了我司PCB设计的流程和设计原则，主要目的是为PCB设计者提供必须遵循的规则和约定。 B. 提高PCB设计质量和设计效率。提高PCB的可生产性、可测试、可维护性。 III. 设计任务受理

A. PCB设计申请流程当硬件项目人员需要进行PCB设计时，须在《PCB设计投板申请表》中提出投板申请，并经其项目经理和计划处批准后，流程状态到达指定的PCB设计部门审批，此时硬件项目人员须准备好以下资料：经过评审的，完全正确的原理图，包括纸面文件和电子件；带有MRPII元件编码的正式的BOM； PCB结构图，应标明外形尺寸、安装孔大小及定位尺寸、接插件定位尺寸、禁止布线区等相关尺寸；对于新器件，即无MRPII编码的器件，需要提供封装资料；以上资料经指定的PCB设计部门审批合格并指定PCB设计者后方可开始PCB设计。 B. 理解设计要求并制定设计计划 1. 仔细审读原理图，理解电路的工作条件。如模拟电路的工作频率，数字电路的工作速度等与布线要求相关的要素。理解电路的基本功能、在系统中的作用等相关问题。 2. 在与原理图设计者充分交流的基础上，确认板上的关键网络，如电源、时钟、高速总线等，了解其布线要求。理解板上的高速器件及其布线要求。 3. 根据《硬件原理图设计规》的要求，对原理图进行规性审查。 4. 对于原理图中不符合硬件原理图设计规的地方，要明确指出，并积极协助原理图设计者进行修改。 5. 在与原理图设计者交流的基础上制定出单板的PCB设计计划，填写设计记录表，计划要包含设计过程中原理图输入、布局完成、布线完成、信号完整性分析、光绘完成等关键检查点的时间要求。设计计划应由PCB设计者和原理图设计者双方签字认可。 6. 必要时，设计计划应征得上级主管的批准。 IV. 设计过程 A. 创建网络表 1. 网络表是原理图与PCB的接口文件，PCB设计人员应根据所用的原理图和PCB设计工具的特性，选用正确的网络表格式，创建符合要求的网络表。 2. 创建网络表的过程中，应根据原理图设计工具的特性，积极协助原理图设计者排除错误。保证网络表的正确性和完整性。 3. 确定器件的封装（PCB FOOTPRINT）． 4. 创建PCB板根据单板结构图或对应的标准板框, 创建PCB设计文件；注意正确选定单板坐标原点的位置，原点的设置原则： A. 单板左边和下边的延长线交汇点。