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数电实验报告

数电实验报告
数电实验报告

一.实验名称数码管扫描显示控制器设计与实现

二.实验目的

①掌握VHDL语言的语法规范,掌握时序电路描述方法。

②掌握多个数码管动态扫描现实的原理及设计方法。

三.实验所用仪器及元器件

①计算机:装有Quartus软件,为VHDL语言提供操作场所。

②直流稳压电源:通过USB接口实现,为实验开发板提供稳定

电源。

③数字系统与逻辑设计实验开发板:使试验结果下载到开发板

上,实现整个实验的最终结果。

四.实验原理与实验任务

多个数码管动态扫描显示,是将所有数码管的相同段并联在一起,通过选通信号分时控制各个数码管的公共端,循环依次点亮多个数码管,利用人眼的视觉暂留现象,只要扫描的频率大于50HZ,将看不到闪烁现象。

当闪烁显示的发光二极管闪烁频率较高时我们将观察到持续点亮的现象。同理,当多个数码管依次显示,当切换速度够快时,我们将观察到所有数码管都是同事在显示。一个数码管要稳定显示要求显示频率>50hz,那么6个数码管则需要50*6=300hz以上才能看到持续稳定点亮的现象。

四.实验内容

①用VHDL语言设计并实现六个数码管串行扫描电路,要求同

时显示0、1、2、3、4、5这6个不同的数字图形到6个数码管上,仿真并下载验证其功能。

②用VHDL语言设计并实现六个数码管滚动显示电路。

1)循环左滚动,始终点亮6个数码管,左出右进。状态为:

012345→123450→234501→345012→450123→501234→

012345

2)向左滚动,用全灭的数码管填充右边,直至全部变灭,然后

再一次从右边一个一个的点亮。状态为012345→12345X→

2345XX→345XXX→45XXXX→5XXXXX→XXXXXX→XXXXX0→

XXXX01→XXX012→XX0123→X01234→012345,其中“X”表示

数码管不显示。

五.设计思路及过程

串行显示设计思路:数码管串行扫描显示012345六个数,利用

视觉暂留使人感觉6个数稳定显示。利用状态机来实现,定义

六个状态分别表示0至5六个数,时钟到来时转到下一个状态,

这样就可以依次点亮6个数码管,每次显示不同的数字(状态)。

串行显示VHDL代码:

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY lzf261 IS

PORT(clk: IN STD_LOGIC;

s:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);

cat:OUT STD_LOGIC_VECTOR(5 DOWNTO 0));--select LED

END lzf261;

ARCHITECTURE Moore OF lzf261 IS

TYPE state_type IS (s1,s2,s3,s4,s5,s6);

SIGNAL current_state,next_state:state_type;

BEGIN

P1:PROCESS(current_state)

BEGIN

CASE current_state IS

WHEN s1=>next_state<=s2;

WHEN s2=>next_state<=s3;

WHEN s3=>next_state<=s4;

WHEN s4=>next_state<=s5;

WHEN s5=>next_state<=s6;

WHEN s6=>next_state<=s1;--transform

END CASE;

END PROCESS;

P2:PROCESS(clk)--clock

BEGIN

IF(clk'EVENT AND clk='1') THEN

current_state<=next_state;

END IF;

END PROCESS;

P3:PROCESS(current_state) --Display

BEGIN

CASE current_state IS

WHEN s1 =>s<="1111110";cat<="011111";

WHEN s2 =>s<="0110000";cat<="101111";

WHEN s3 =>s<="1101101";cat<="110111";

WHEN s4 =>s<="1111001";cat<="111011";

WHEN s5 =>s<="0110011";cat<="111101";

WHEN s6 =>s<="1011011";cat<="111110";--output

END CASE;

END PROCESS;

END Moore;

滚动显示设计思路:数码管滚动显示依然采用状态机语言进行设计。

定义了一个状态,使用单进程方式和选择语句将每个可能显示的状态都列出来,再加一个分频器使显示能稳定下来。

滚动显示①VHDL代码:

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY lzf262 IS

PORT(clk: IN STD_LOGIC;

s:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);

cat:OUT STD_LOGIC_VECTOR(5 DOWNTO 0));

END lzf262;

ARCHITECTURE Moore OF lzf262 IS

TYPE state_type IS (s1,s2,s3,s4,s5,s6);

SIGNAL state:state_type;

SIGNAL x:INTEGER RANGE -1 TO 6:=-1;

SIGNAL y:INTEGER RANGE 0 TO 6:=0;

SIGNAL clk_out:STD_LOGIC;

SIGNAL tmp:INTEGER RANGE 0 TO 599;

BEGIN

p1:PROCESS(clk)

BEGIN

IF (clk'event AND clk='1')THEN

IF tmp=599 THEN

tmp<=0;

ELSE

tmp<=tmp+1;

END IF;

END IF;

END PROCESS p1;

p2: PROCESS(tmp)

BEGIN

IF tmp=599 THEN

clk_out<='1';

ELSE

clk_out<='0';

END IF;

END PROCESS p2; --Frequency Segmentation

p3:PROCESS(clk_out) --Display

BEGIN

IF(clk'EVENT AND clk='1') THEN

IF(y=5) THEN

y<=0;

END IF;

IF x=5 Then

y<=y+1;

x<=0;

ELSE

x<=x+1;

END IF;

IF(y=0) THEN

CASE state IS

WHEN s1 =>s<="1111110";cat<="011111";state<=s2;--0 WHEN s2 =>s<="0110000";cat<="101111";state<=s3;

WHEN s3 =>s<="1101101";cat<="110111";state<=s4;

WHEN s4 =>s<="1111001";cat<="111011";state<=s5;

WHEN s5 =>s<="0110011";cat<="111101";state<=s6;

WHEN s6 =>s<="1011011";cat<="111110";state<=s1; END CASE;

ELSIF(y=1) THEN

CASE state IS

WHEN s1 =>s<="0110000";cat<="011111";state<=s2;--1 WHEN s2 =>s<="1101101";cat<="101111";state<=s3;

WHEN s3 =>s<="1111001";cat<="110111";state<=s4;

WHEN s4 =>s<="0110011";cat<="111011";state<=s5;

WHEN s5 =>s<="1011011";cat<="111101";state<=s6;

WHEN s6 =>s<="1111110";cat<="111110";state<=s1; END CASE;

ELSIF(y=2) THEN

CASE state IS

WHEN s1 =>s<="1101101";cat<="011111";state<=s2;--2 WHEN s2 =>s<="1111001";cat<="101111";state<=s3;

WHEN s3 =>s<="0110011";cat<="110111";state<=s4;

WHEN s4 =>s<="1011011";cat<="111011";state<=s5;

WHEN s5 =>s<="1111110";cat<="111101";state<=s6;

WHEN s6 =>s<="0110000";cat<="111110";state<=s1; END CASE;

ELSIF(y=3) THEN

CASE state IS

WHEN s1 =>s<="1111001";cat<="011111";state<=s2;--3 WHEN s2 =>s<="0110011";cat<="101111";state<=s3;

WHEN s3 =>s<="1011011";cat<="110111";state<=s4;

WHEN s4 =>s<="1111110";cat<="111011";state<=s5;

WHEN s5 =>s<="0110000";cat<="111101";state<=s6;

WHEN s6 =>s<="1101101";cat<="111110";state<=s1; END CASE;

ELSIF(y=4) THEN

CASE state IS

WHEN s1 =>s<="0110011";cat<="011111";state<=s2;--4

WHEN s2 =>s<="1011011";cat<="101111";state<=s3;

WHEN s3 =>s<="1111110";cat<="110111";state<=s4;

WHEN s4 =>s<="0110000";cat<="111011";state<=s5;

WHEN s5 =>s<="1101101";cat<="111101";state<=s6;

WHEN s6 =>s<="1111001";cat<="111110";state<=s1;

END CASE;

ELSIF(y=5) THEN

CASE state IS

WHEN s1 =>s<="1011011";cat<="011111";state<=s2;--5

WHEN s2 =>s<="1111110";cat<="101111";state<=s3;

WHEN s3 =>s<="0110000";cat<="110111";state<=s4;

WHEN s4 =>s<="1101101";cat<="111011";state<=s5;

WHEN s5 =>s<="1111001";cat<="111101";state<=s6;

WHEN s6 =>s<="0110011";cat<="111110";state<=s1;

END CASE;

END IF;

END IF;

END PROCESS p3;

END Moore;

滚动显示②VHDL代码:

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY lzf263 IS

PORT(clk: IN STD_LOGIC;

s:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);

cat:OUT STD_LOGIC_VECTOR(5 DOWNTO 0));

END lzf263;

ARCHITECTURE Moore OF lzf263 IS

TYPE state_type IS (s1,s2,s3,s4,s5,s6);

SIGNAL state:state_type;

SIGNAL x:INTEGER RANGE -1 TO 5:=-1;

SIGNAL y:INTEGER RANGE 0 TO 12:=0;

SIGNAL tmp:INTEGER RANGE 0 TO 599;

SIGNAL clk_out:STD_LOGIC;

BEGIN

p1:PROCESS(clk)

BEGIN

IF (clk'event AND clk='1')THEN

IF tmp=599 THEN

tmp<=0;

ELSE

tmp<=tmp+1;

END IF;

END IF;

END PROCESS p1;

p2: PROCESS(tmp)

BEGIN

IF tmp=599 THEN

clk_out<='1';

ELSE

clk_out<='0';

END IF;

END PROCESS p2; --Frequency Segmentation

p3:PROCESS(clk)

BEGIN

IF(clk'EVENT AND clk='1') THEN

IF x=5 Then

y<=y+1;

x<=0;

ELSE

x<=x+1;

END IF;

IF(y=12) THEN

y<=0;

END IF;

IF(y=0) THEN

CASE state IS

WHEN s1 =>s<="1111110";cat<="011111";state<=s2;--0 WHEN s2 =>s<="0110000";cat<="101111";state<=s3;

WHEN s3 =>s<="1101101";cat<="110111";state<=s4;

WHEN s4 =>s<="1111001";cat<="111011";state<=s5;

WHEN s5 =>s<="0110011";cat<="111101";state<=s6;

WHEN s6 =>s<="1011011";cat<="111110";state<=s1; END CASE;

ELSIF(y=1) THEN

CASE state IS

WHEN s1 =>s<="0110000";cat<="011111";state<=s2;--1 WHEN s2 =>s<="1101101";cat<="101111";state<=s3;

WHEN s3 =>s<="1111001";cat<="110111";state<=s4;

WHEN s4 =>s<="0110011";cat<="111011";state<=s5;

WHEN s6 =>s<="1111110";cat<="111111";state<=s1; END CASE;

ELSIF(y=2) THEN

CASE state IS

WHEN s1 =>s<="1101101";cat<="011111";state<=s2;--2 WHEN s2 =>s<="1111001";cat<="101111";state<=s3;

WHEN s3 =>s<="0110011";cat<="110111";state<=s4;

WHEN s4 =>s<="1011011";cat<="111011";state<=s5;

WHEN s5 =>s<="1111110";cat<="111111";state<=s6;

WHEN s6 =>s<="0110000";cat<="111111";state<=s1; END CASE;

ELSIF(y=3) THEN

CASE state IS

WHEN s1 =>s<="1111001";cat<="011111";state<=s2;--3 WHEN s2 =>s<="0110011";cat<="101111";state<=s3;

WHEN s3 =>s<="1011011";cat<="110111";state<=s4;

WHEN s4 =>s<="1111110";cat<="111111";state<=s5;

WHEN s5 =>s<="0110000";cat<="111111";state<=s6;

WHEN s6 =>s<="1101101";cat<="111111";state<=s1; END CASE;

ELSIF(y=4) THEN

CASE state IS

WHEN s1 =>s<="0110011";cat<="011111";state<=s2;--4 WHEN s2 =>s<="1011011";cat<="101111";state<=s3;

WHEN s3 =>s<="1111110";cat<="111111";state<=s4;

WHEN s4 =>s<="0110000";cat<="111111";state<=s5;

WHEN s5 =>s<="1101101";cat<="111111";state<=s6;

WHEN s6 =>s<="1111001";cat<="111111";state<=s1; END CASE;

ELSIF(y=5) THEN

CASE state IS

WHEN s1 =>s<="1011011";cat<="011111";state<=s2;--5 WHEN s2 =>s<="1111110";cat<="111111";state<=s3;

WHEN s3 =>s<="0110000";cat<="111111";state<=s4;

WHEN s4 =>s<="1101101";cat<="111111";state<=s5;

WHEN s5 =>s<="1111001";cat<="111111";state<=s6;

WHEN s6 =>s<="0110011";cat<="111111";state<=s1; END CASE;

ELSIF(y=6) THEN

CASE state IS

WHEN s1 =>s<="1111110";cat<="111111";state<=s2;--0 WHEN s2 =>s<="0110000";cat<="111111";state<=s3;

WHEN s3 =>s<="1101101";cat<="111111";state<=s4;

WHEN s5 =>s<="0110011";cat<="111111";state<=s6;

WHEN s6 =>s<="1011011";cat<="111111";state<=s1; END CASE;

ELSIF(y=7) THEN

CASE state IS

WHEN s1 =>s<="0110000";cat<="111111";state<=s2;--1 WHEN s2 =>s<="1101101";cat<="111111";state<=s3;

WHEN s3 =>s<="1111001";cat<="111111";state<=s4;

WHEN s4 =>s<="0110011";cat<="111111";state<=s5;

WHEN s5 =>s<="1011011";cat<="111111";state<=s6;

WHEN s6 =>s<="1111110";cat<="111110";state<=s1; END CASE;

ELSIF(y=8) THEN

CASE state IS

WHEN s1 =>s<="1101101";cat<="111111";state<=s2;--2 WHEN s2 =>s<="1111001";cat<="111111";state<=s3;

WHEN s3 =>s<="0110011";cat<="111111";state<=s4;

WHEN s4 =>s<="1011011";cat<="111111";state<=s5;

WHEN s5 =>s<="1111110";cat<="111101";state<=s6;

WHEN s6 =>s<="0110000";cat<="111110";state<=s1; END CASE;

ELSIF(y=9) THEN

CASE state IS

WHEN s1 =>s<="1111001";cat<="111111";state<=s2;--3 WHEN s2 =>s<="0110011";cat<="111111";state<=s3;

WHEN s3 =>s<="1011011";cat<="111111";state<=s4;

WHEN s4 =>s<="1111110";cat<="111011";state<=s5;

WHEN s5 =>s<="0110000";cat<="111101";state<=s6;

WHEN s6 =>s<="1101101";cat<="111110";state<=s1; END CASE;

ELSIF(y=10) THEN

CASE state IS

WHEN s1 =>s<="0110011";cat<="111111";state<=s2;--4 WHEN s2 =>s<="1011011";cat<="111111";state<=s3;

WHEN s3 =>s<="1111110";cat<="110111";state<=s4;

WHEN s4 =>s<="0110000";cat<="111011";state<=s5;

WHEN s5 =>s<="1101101";cat<="111101";state<=s6;

WHEN s6 =>s<="1111001";cat<="111110";state<=s1; END CASE;

ELSIF(y=11) THEN

CASE state IS

WHEN s1 =>s<="1011011";cat<="111111";state<=s2;--5 WHEN s2 =>s<="1111110";cat<="101111";state<=s3;

WHEN s4 =>s<="1101101";cat<="111011";state<=s5;

WHEN s5 =>s<="1111001";cat<="111101";state<=s6;

WHEN s6 =>s<="0110011";cat<="111110";state<=s1;

END CASE;

END IF;

END IF;

END PROCESS;

END Moore;

六.仿真波形图及分析

数码管串行扫描显示:

分析:从仿真波形图中可以看出,数码管显示信号以0 1 2 3 4 5 作为循环依次出现,而控制信号cat0~cat5也随时钟依次变化,这就实现了管子依次被点亮,每根管子显示不同的数码值。当频率在300Kz 以上时,就能看到持续稳定点亮现象。

数码管滚动显示①

分析:和串行扫描显示相同,在每个扫描周期里,cat0~cat5总有一个为0,即总有一个管被点亮。数码管显示信号滚动变化,每扫描一次,向左移一位。

数码管滚动显示②:

分析:题中要求由全亮至全灭再至全亮的要求,因此,数码管会在扫描周期中出现不亮的管子,即catn有一个或一个以上全为1,数码管显示信号变化规律和数码管滚动显示①一样,不同的地方在于变化周期上为①的两倍。

七.故障及问题分析

①每次实验中都应该注意到VHDL的文件名应与实体名一致,如

果不一致编译会报错。还有选择保存地址时文件夹尽量不要

用中文命名,编译时也可能会报错。在命名过程一定要注意

规范,不要出现非法字符。

②在做滚动显示实验时,主要问题是分频器的设置,开始时未

设分频器,clk的频率过高,若直接用于提供时钟,不但不

能看清现象,还会因为周期过短导致输出错误,在了分频器

后,数码管显示的数字终于稳定下来。

八.本学期实验总结

回顾这学期的四次实验,我的收获颇丰,总结起来主要有以下几点。

首先,通过这几次实验我掌握了QuartersⅡ的使用,学会用VHDL语言编写一些简单的程序,实现简单的计数器和译码器功能。在实验的过程中对课本上的理论知识有了更进一步的理解,达到了真正的理论指导实验,实验检验理论的目的。

其次,细节决定成败,对待实验一定要十二分的认真,切不可有对付交差的心理。在QuartersⅡ软件的使用过程中有很多细节需要注意,比如引脚锁定一定要对号入座等。在第二次实验时,我由于引脚选择错误,导致波形正确但是电路板仿没有结果这样的情况,经多次排查才发现时引脚与电路板没有相一致,白白花费了很久的时间。

然后,实验过程中会遇到各种各样的问题,这也锻炼了自己

的排错能力和独立解决问题的能力。问题千奇百怪,但是只要认真总结,就可以大概知道错在哪一块,这样才不会手足无措。

再次,通过这几次实验我的动手能力也得到了不小的提高,实验中的很多问题只能是在实验的具体操作过程中才能发现的,很多问题预习中没有想到,但都得自己临场解决。比如最后一次实验需要加一个时钟分频器,预习的时候自己根本没有注意到这一点,都是自己在实验的过程中想办法解决的。

另外,在编写VHDL代码时,我的代码还不够简洁,思路虽然简单但是实现起来比较复杂,这是需要改进的地方。

数电实验报告册

湖北理工学院电气与电子信息工程学院 实验报告 课程名称:电子技术实验(数电部分) 专业名称: 班级: 学号: 姓名: 1

湖北理工学院电气与电子信息工程学院实验报告规范实验报告是检验学生对实验的掌握程度,以及评价学生实验课成绩的重要依据,同时也是实验教学的重要文件,撰写实验报告必须在科学实验的基础上进行。真实的记载实验过程,有利于不断积累研究资料、总结研究实验结果,可以提高学生的观察能力、实践能力、创新能力以及分析问题和解决问题的综合能力,培养学生理论联系实际的学风和实事求是的科学态度。 为加强实验教学中学生实验报告的管理,特指定湖北理工学院电气与电子信息工程学院实验报告规范。 一、每门实验课程中的每一个实验项目均须提交一份实验报告。 二、实验报告内容一般应包含以下几项内容: 1、实验项目名称:用最简练的语言反映实验内容,要求与实验课程安排表中一致; 2、实验目的和要求:明确实验的内容和具体任务; 3、实验内容和原理:简要说明本实验项目所涉及原理、公式及其应用条件; 4、操作方法与实验步骤:写出实验操作的总体思路、操作规范和操作主要注意事项,准确无误地记录原始数据; 5、实验结果与分析:明确地写出最后结果,并对实验得出的结果进行具体、定量的结果分析,说明其可靠性; 6、问题与建议(或实验小结):提出需要解决问题,提出改进办法与建议,避免抽象地罗列、笼统地讨论。(或对本次实验项目进行总结阐述。) 三、实验报告总体上要求字迹工整,文字简练,数据齐全,图标规范,计算正确,分析充分、具体、定量。 四、指导教师及时批改实验报告,并将批改后的报告返还学生学习改进。 五、实验室每学期收回学生的实验报告,并按照学校规章保存相应时间。 2

数电实验报告 实验二 组合逻辑电路的设计

实验二组合逻辑电路的设计 一、实验目的 1.掌握组合逻辑电路的设计方法及功能测试方法。 2.熟悉组合电路的特点。 二、实验仪器及材料 a) TDS-4数电实验箱、双踪示波器、数字万用表。 b) 参考元件:74LS86、74LS00。 三、预习要求及思考题 1.预习要求: 1)所用中规模集成组件的功能、外部引线排列及使用方法。 2) 组合逻辑电路的功能特点和结构特点. 3) 中规模集成组件一般分析及设计方法. 4)用multisim软件对实验进行仿真并分析实验是否成功。 2.思考题 在进行组合逻辑电路设计时,什么是最佳设计方案 四、实验原理 1.本实验所用到的集成电路的引脚功能图见附录 2.用集成电路进行组合逻辑电路设计的一般步骤是: 1)根据设计要求,定义输入逻辑变量和输出逻辑变量,然后列出真值表; 2)利用卡络图或公式法得出最简逻辑表达式,并根据设计要求所指定的门电路或选定的门电路,将最简逻辑表达式变换为与所指定门电路相应的形式; 3)画出逻辑图; 4)用逻辑门或组件构成实际电路,最后测试验证其逻辑功能。 五、实验内容 1.用四2输入异或门(74LS86)和四2输入与非门(74LS00)设计一个一位全加器。 1)列出真值表,如下表2-1。其中A i、B i、C i分别为一个加数、另一个加数、低位向本位的进位;S i、C i+1分别为本位和、本位向高位的进位。 A i B i C i S i C i+1 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 10 1 1 1 00 1 1 1 1 1 1 2)由表2-1全加器真值表写出函数表达式。

数电实验报告

数字逻辑与数字电路实验报告 实验名称简易迷宫游戏

一、设计课题的任务要求 题目:简易迷宫游戏 设计并实现一个简易迷宫游戏机。 【基本要求】: 1、用8×8 点阵进行游戏显示。 2、迷宫游戏如图1 所示,采用双色点阵显示,其中红色LED 为迷宫墙壁,绿色LED表示人物。通过BTN0~BTN3 四个按键控制迷宫中的人物进行上下左右移动,使人物从起始点出发,走到迷宫的出口,游戏结束。 3、普通计时模式:通过按键BTN7 启动游戏,必须在30 秒内找到出口,否则游戏失败。用两个数码管进行倒计时显示。游戏胜利或者失败均要在8×8 点阵上有相应的画面出现。 4、迷宫中的人物在行走过程中,如果碰到墙壁,保持原地不动。 【提高要求】: 1、多种迷宫地图可以选择。 2、在计时的基础上增加计步的功能,每按一次控制按键步数加1,碰壁不计算步数,计步结果用数码管显示。 3、为游戏增加提示音乐,在不同时间段采用不同频率的信号控制蜂鸣器发声报警。 4、增加其他游戏模式。 5、自拟其它功能。 二、系统设计(包括设计思路、总体框图、分块设计) 设计思路: 依据题目要求,在实验中需要使用到8*8双色点阵输出迷宫图案,使用数码管输出计步步数和倒计时时间,使用蜂鸣器发出警报。由于实验要求需要使用到大量的按键输入。所以需要在输入输出模块中需要按键消抖模块。实验的输出模块共有点阵输出模块,数码管输出模块,蜂鸣器输出模块,在数码管和点阵输出中需要使用到扫描输出的概念。在游戏进行中需要实时判断并且记录人的位置,需要进行记时,计步,所以在整个系统中需要使用状态机进行当前状态转换,控制整个程序。所以在核心实现模块中包括行走模块,状态输出模块,计步模块,计时模块。 输入部分:消抖模块 时钟部分:多级分频器 控制部分:倒计时器,计步器,行走模块,状态机

北京邮电大学数电实验一实验报告

北京邮电大学数字电路与逻辑 设计实验 学院: 班级: 作者: 学号:

实验一 Quartus II原理图输入法设计 一、实验目的: (1)熟悉Quartus II原理图输入法进行电路设计和仿真 (2)掌握Quartus II 图形模块单元的生成与调 (3)熟悉实验板的使用 二、实验所用器材: (1)计算机 (2)直流稳压电源 (3)数字系统与逻辑设计实验开发板 三、实验任务要求 (1)用逻辑门设计实现一个半加器,仿真验证其功能,并生成新的半加器图形模 块单元。 (2)用(1)中生成的半加器模块和逻辑门设计实现一个全加器,仿真验证其功能, 并下载到实验板测试,要求用拨码开关设定输入信号,发光二极管显示输出信号。 (3)用3线-8线译码器(74LS138)和逻辑门设计实现函数 ,仿真验证其功能,并下载到实验板测试。要求用拨码开关设定输入信号,发光二极管显示输出信号。 四、设计思路和过程 (1)半加器的设计 半加器电路是指对两个输入数据位进行加法,输出一个结果位和进位,不产生进位输入的加法器电路。是实现两个一位二进制数的加法运算电路。数据输入AI被加数、BI加数,数据输出SO和数(半加和)、进位C0。 在数字电路设计中,最基本的方法是不管半加器是一个什么样的电路,按组合数字电路的分析方法和步骤进行。 1.列出真值表 半加器的真值表见下表。表中两个输入是加数A0和B0,输出有一个是和S0,另一个是进位C0。

2 该电路有两个输出端,属于多输出组合数字电路,电路的逻辑表达式如下函数的逻辑表达式为:SO=AI⊕BI CO=AB 所以,可以用一个两输入异或门和一个两输入与门实现。

数电实验报告

选课时间段: 序号(座位号): 杭州电子科技大学 实验报告 课程名称: 数字原理与系统设计实验 实验名称: 组合电路时序分析与自动化设计 指导教师: 学生姓名 学生学号 学生班级 所学专业 实验日期

实验一、设计8位串行进位加法器电路设计: 一位全加器: 八位串行进位加法器:

仿真波形:

实验二、设计5人表决电路 代码: module BJDL45(A,B,C,D,E,YES,NO); input A,B,C,D,E; output YES,NO; reg YES,NO; always@ (A,B,C,D,E,YES,NO) case ({A,B,C,D,E}) 5'B00000:{YES,NO}<=2'B01; 5'B00001:{YES,NO}<=2'B01; 5'B00010:{YES,NO}<=2'B01; 5'B00011:{YES,NO}<=2'B01; 5'B00100:{YES,NO}<=2'B01; 5'B00101:{YES,NO}<=2'B01; 5'B00110:{YES,NO}<=2'B01; 5'B00111:{YES,NO}<=2'B10; 5'B01000:{YES,NO}<=2'B01; 5'B01001:{YES,NO}<=2'B01; 5'B01010:{YES,NO}<=2'B01; 5'B01011:{YES,NO}<=2'B10; 5'B01100:{YES,NO}<=2'B01; 5'B01101:{YES,NO}<=2'B10; 5'B01110:{YES,NO}<=2'B10; 5'B01111:{YES,NO}<=2'B10; 5'B10000:{YES,NO}<=2'B01; 5'B10001:{YES,NO}<=2'B01; 5'B10010:{YES,NO}<=2'B01; 5'B10011:{YES,NO}<=2'B10; 5'B10100:{YES,NO}<=2'B01; 5'B10101:{YES,NO}<=2'B10; 5'B10110:{YES,NO}<=2'B10; 5'B10111:{YES,NO}<=2'B10; 5'B11000:{YES,NO}<=2'B01; 5'B11001:{YES,NO}<=2'B10; 5'B11010:{YES,NO}<=2'B10; 5'B11011:{YES,NO}<=2'B10; 5'B11100:{YES,NO}<=2'B10; 5'B11101:{YES,NO}<=2'B10; 5'B11110:{YES,NO}<=2'B10; 5'B11111:{YES,NO}<=2'B10; default: {YES,NO}<=2'B10; endcase

数电实验报告一

姓名:谭国榕班级:12电子卓越学号:201241301132 实验一逻辑门电路的研究 一、任务 1.熟悉实验室环境及实验仪器、设备的使用方法。 2.掌握识别常用数字集成电路的型号、管脚排列等能力。 3.熟悉74 LS系列、CMOS 4000B系列芯片的典型参数、输入输出特性。 4.掌握常规数字集成电路的测试方法。 二、实验设备及芯片 双踪示波器(DF4321C)1台 信号发生器(DF1641B1)1台 数字万用表(UT58B)一台 数电实验箱1个(自制) 芯片2个:74LS04 CD4069 。 三、实验内容 1.查阅芯片的PDF文件资料,分清管脚名与逻辑功能的对应关系及对应的真值表。74LS04:

CD4069: 2.静态测试 验证6非门74LS04、4069逻辑功能是否正常,并用数字万用表测量空载输出的逻辑电平值(含高、低电平)。 结论:由表格可以看出,CD4069输出的高电平比74LS04高,输出的低电平比74LS04低,所以CD4069的噪声容限相对于74LS04来说较大,故其抗干扰能力强。 3.动态测试 测逻辑门的传输延迟时间:将74LS04、4069中的6个非门分别串接起来,将函数发生器的输出调为方波,对称,幅度:0-5V,单极性,加至第一个门的输入端,并用示波器的通道1观察;用示波器的通道2观察最后一个非门的输出信号,对比输入输出波形以及信号延迟时间。

调节方波信号:

74LS04输出延迟特性: CD4069输出延迟特性:

输出延迟时间的实验数据表: 结论:74LS04的输出延迟比CD4069的输出延迟要短,说明前者的工作速度比后者快。 4.观察电压传输特性 用函数发生器的输出单极性的三角波,幅度控制在5伏,用示波器的X-Y 方式测量TTL 、 CMOS 逻辑门的传输特性,记录波形并对TTL 、CMOS 两种类型电路的高电平输出电压、低电平输出电压以及噪声容限等作相应比较。 (1) 调节函数发生器的输出:单极性三角波,对称,幅度:5V ,频率:500Hz ,从函数发生 器的下部50Ω输出端输出信号; 如图: (2) 扫描方式改为X-Y ,CH1、CH2 接地,调光标使其处于左下角附近; (3) CH1 用 2.0V/DIV (DC ),接函数发生器输出(即非门的输入);CH2 用 0.2V/DIV (DC ),接非门输出。 (4) 记录示波器波形(如图)。

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数字电路实验报告

实验一 组合逻辑电路分析 一.试验用集成电路引脚图 74LS00集成电路 74LS20集成电路 四2输入与非门 双4输入与非门 二.实验内容 1.实验一 自拟表格并记录: 2.实验二 密码锁的开锁条件是:拨对密码,钥匙插入锁眼将电源接通,当两个条件同时满足时,开锁信号为“1”,将锁打开。否则,报警信号为“1”,则接通警铃。试分析密码锁的密码ABCD 是什么? X1 2.5 V A B C D 示灯:灯亮表示“1”,灯灭表示“0” ABCD 按逻辑开关,“1”表示高电平,“0”表示低电平

ABCD 接逻辑电平开关。 最简表达式为:X1=AB ’C ’D 密码为: 1001 A B C D X1 X2 A B C D X1 X2 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 1 0 1 1 0 0 1 1 0 0 0 1 0 0 1 1 0 1 0 0 1 0 0 1 1 0 1 1 0 1 1 0 1 0 1 0 0 0 1 1 1 0 0 0 1 0 1 0 1 0 1 1 1 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 1 0 1 1 1 1 1 1 1 1 1 三.实验体会: 1.分析组合逻辑电路时,可以通过逻辑表达式,电路图和真值表之间的相互转换来到达实验所要求的目的。 2.这次试验比较简单,熟悉了一些简单的组合逻辑电路和芯片 ,和使用仿真软件来设计和构造逻辑电路来求解。 实验二 组合逻辑实验(一) 半加器和全加器 一.实验目的 1. 熟悉用门电路设计组合电路的原理和方法步骤 二.预习内容 1. 复习用门电路设计组合逻辑电路的原理和方法步骤。 2. 复习二进制数的运算。 3. 用“与非门”设计半加器的逻辑图。 4. 完成用“异或门”、“与或非”门、“与 非”门设计全加器的逻辑图。 5. 完成用“异或”门设计的3变量判奇 电路的原理图。 三.元 件参考 U1A 74LS00D U1B 74LS00D U1C 74LS00D U1D 74LS00D U2A 74LS00D U2B 74LS00D U2C 74LS00D U3A 74LS20D X1 2.5 V X2 2.5 V VCC 5V A B C D

数电实验报告1

实验一门电路逻辑功能及测试 一、实验目的 1、熟悉门电路逻辑功能。 2、熟悉数字电路学习机及示波器使用方法。 二、实验仪器及材料 1、双踪示波器 2、器件 74LS00 二输入端四与非门2片 74LS20 四输入端双与非门1片 74LS86 二输入端四异或门1片 74LS04 六反相器1片 三、预习要求 1、复习门电路工作原理相应逻辑表达示。 2、熟悉所有集成电路的引线位置及各引线用途。 3、了解双踪示波器使用方法。 四、实验内容 实验前按学习机使用说明先检查学习机是否正常,然后选择实验用的集成电路,按自己设计的实验接线图接好连线,特别注意Vcc及地线不能接错。线接好后经实验指导教师检查无误方可通电。试验中改动接线须先断开电源,接好线后在通电实验。 1、测试门电路逻辑功能。 (1)选用双输入与非门74LS20一只,插入面包板,按图 连接电路,输入端接S1~S4(电平开关输入插口),输 出端接电平显示发光二极管(D1~D8任意一个)。 (2)将电平开关按表1.1置位,分别测出电压及逻辑状态。(表1.1) 输入输出 1 2 3 4 Y 电压(V) H H H H 0 0.11 L H H H 1 4.23 L L H H 1 4.23 L L L H 1 4.23 L L L L 1 4.23

2、异或门逻辑功能测试 (1)选二输入四异或门电路74LS86,按图接线,输入端1﹑2﹑4﹑5接电平开关,输出端A ﹑B ﹑Y 接电平显示发光二极管。 (2)将电平开关按表1.2置位,将结果填入表中。 表 1.2 3、逻辑电路的逻辑关系 (1)选用四二输入与非门74LS00一只,插入面包板,实验电路自拟。将输入输出逻辑关系分别填入表1.3﹑表1.4。 输入 输出 A B Y Y 电压(V ) L L L L 0 0 0 0.16 H L L L 1 0 1 4.18 H H L L 0 0 0 0.17 H H H L 0 1 1 4.18 H H H H 0 0 0 0.17 L H L H 1 1 0.17 输入 输出 A B Y L L 0 L H 1 H L 1 H H 输入 输出 A B Y Z L L 0 0 L H 1 0 H L 1 0 H H 1

数字电路实验报告

数字电路实验报告 姓名:张珂 班级:10级8班 学号:2010302540224

实验一:组合逻辑电路分析一.实验用集成电路引脚图 1.74LS00集成电路 2.74LS20集成电路 二、实验内容 1、组合逻辑电路分析 逻辑原理图如下:

U1A 74LS00N U2B 74LS00N U3C 74LS00N X1 2.5 V J1 Key = Space J2 Key = Space J3 Key = Space J4 Key = Space VCC 5V GND 图1.1组合逻辑电路分析 电路图说明:ABCD 按逻辑开关“1”表示高电平,“0”表示低电平; 逻辑指示灯:灯亮表示“1”,灯不亮表示“0”。 真值表如下: A B C D Y 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 1 1 1 0 1 0 0 0 0 1 0 1 0 0 1 1 0 0 0 1 1 1 1 1 0 0 0 0 1 0 0 1 0 1 0 1 0 0 1 0 1 1 1 1 1 0 0 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 1 表1.1 组合逻辑电路分析真值表 实验分析: 由实验逻辑电路图可知:输出X1=AB CD =AB+CD ,同样,由真值表也能推出此方程,说明此逻辑电路具有与或功能。 2、密码锁问题: 密码锁的开锁条件是:拨对密码,钥匙插入锁眼将电源接通,当两个条件同时满足时,开锁信号为“1”,将锁打开;否则,报警信号为“1”,则接通警铃。

试分析下图中密码锁的密码ABCD 是什么? 密码锁逻辑原理图如下: U1A 74LS00N U2B 74LS00N U3C 74LS00N U4D 74LS00N U5D 74LS00N U6A 74LS00N U7A 74LS00N U8A 74LS20D GND VCC 5V J1 Key = Space J2 Key = Space J3 Key = Space J4 Key = Space VCC 5V X1 2.5 V X2 2.5 V 图 2 密码锁电路分析 实验真值表记录如下: 实验真值表 A B C D X1 X2 0 0 0 0 0 1 0 0 0 1 0 1 0 0 1 0 0 1 0 0 1 1 0 1 0 1 0 0 0 1 0 1 0 1 0 1 0 1 1 0 0 1 0 1 1 1 0 1 1 0 0 0 0 1 1 0 0 1 1 0 1 0 1 0 0 1 1 0 1 1 0 1 1 1 0 0 0 1 1 1 0 1 0 1 1 1 1 0 0 1 1 1 1 1 0 1 表1.2 密码锁电路分析真值表 实验分析: 由真值表(表1.2)可知:当ABCD 为1001时,灯X1亮,灯X2灭;其他情况下,灯X1灭,灯X2亮。由此可见,该密码锁的密码ABCD 为1001.因而,可以得到:X1=ABCD ,X2=1X 。

数电实验报告

河 北 科 技 大 学 实 验 报 告 级 专业 班 学号 年 月 日 姓 名 同组人 指导教师 高观望 实验名称 实验二 基本门电路逻辑功能的测试 成 绩 实验类型 验证型 批阅教师 一、实验目的 (1)掌握常用门电路的逻辑功能,熟悉其外形及引脚排列图。 (2)熟悉三态门的逻辑功能及用途。 (3)掌握TTL 、CMOS 电路逻辑功能的测试方法。 二、实验仪器与元器件 (1)直流稳压电源 1台 (2)集成电路 74LS00 四2输入与非门 1片 74LS86 四2输入异或门 1片 74S64 4-2-3-2输入与或非门 1片 74LS125 四总线缓冲门(TS ) 1片 CD4011 四2输入与非门 1片 三、实验内容及步骤 1.常用集成门电路逻辑功能的测试 在数字实验板上找到双列直插式集成芯片74LS00和74LS86。按图进行连线。测试各电路的逻辑功能,并将输出结果记入表中。 门电路测试结果 2.测试与或非门74S64的逻辑功能 在实验板上找到芯片74S64,实现Y AB CD =+的逻辑功能。 真值表 Y Y &

3.用与非门组成其他逻辑门电路 (1)用与非门组成与门电路 按图接线,按表测试电路的逻辑功能。根据测得的真值表,写出输出Y的逻辑表达式。 真值表 逻辑表达式:Y=AB (2)用与非门组成异或门电路 按图接线,将测量结果记入表中,并写出输出Y 的逻辑表达式。 真值表 逻辑表达式:B A Y ⊕= 4.三态门测试 (1)三态门逻辑功能测试 三态门选用 74LS125将测试结果记入表中。 (2)按图接线。将测试结果记录表中。 真值表

数字电子技术实验报告汇总

《数字电子技术》实验报告 实验序号:01 实验项目名称:门电路逻辑功能及测试 学号姓名专业、班级 实验地点物联网实验室指导教师时间2016.9.19 一、实验目的 1. 熟悉门电路的逻辑功能、逻辑表达式、逻辑符号、等效逻辑图。 2. 掌握数字电路实验箱及示波器的使用方法。 3、学会检测基本门电路的方法。 二、实验仪器及材料 1、仪器设备:双踪示波器、数字万用表、数字电路实验箱 2. 器件: 74LS00 二输入端四与非门2片 74LS20 四输入端双与非门1片 74LS86 二输入端四异或门1片 三、预习要求 1. 预习门电路相应的逻辑表达式。 2. 熟悉所用集成电路的引脚排列及用途。 四、实验内容及步骤 实验前按数字电路实验箱使用说明书先检查电源是否正常,然后选择实验用的集成块芯片插入实验箱中对应的IC座,按自己设计的实验接线图接好连线。注意集成块芯片不能插反。线接好后经实验指导教师检查无误方可通电实验。实验中

1.与非门电路逻辑功能的测试 (1)选用双四输入与非门74LS20一片,插入数字电路实验箱中对应的IC座,按图1.1接线、输入端1、2、4、5、分别接到K1~K4的逻辑开关输出插口,输出端接电平显 图 1.1 示发光二极管D1~D4任意一个。 (2)将逻辑开关按表1.1的状态,分别测输出电压及逻辑状态。 表1.1 输入输出 1(k1) 2(k2) 4(k3) 5(k4) Y 电压值(v) H H H H 0 0 L H H H 1 1 L L H H 1 1 L L L H 1 1 L L L L 1 1 2. 异或门逻辑功能的测试

图 1.2 (1)选二输入四异或门电路74LS86,按图1.2接线,输入端1、2、4、5接逻辑开关(K1~K4),输出端A、B、Y接电平显示发光二极管。 (2)将逻辑开关按表1.2的状态,将结果填入表中。 表1.2 输入输出 1(K1) 2(K2) 4(K35(K4) A B Y 电压(V) L H H H H L L L H H H H L L L H H L L L L L H H 1 1 1 1 1 1 1 1

数电实验-实验报告-实验六

实验一 TTL与非门的参数测试 一、实验目的 ·掌握用基本逻辑门电路进行组合逻辑电路的设计方法。 ·通过实验,验证设计的正确性。 二、实验原理 1.组合逻辑电路的分析: 所谓组合逻辑电路分析,即通过分析电路,说明电路的逻辑。 通常采用的分析方法是从电路的输入到输出,根据逻辑符号的功能逐级列出逻辑函数表达式,最好得到表示输出与输入之间的关系的逻辑函数式。然后利用卡诺图或公式化简法将得到的函数化简或变换,是逻辑关系简单明了。为了使电路的逻辑功能更加直观,有时还可以把逻辑函数式转化为真值表的形式。 2.逻辑组合电路的设计: 根据给出的实际逻辑问题,求出实现这一逻辑功能的最简单电路,陈伟组合逻辑电路的设计。 3.SSI设计:设计步骤如下: ①逻辑抽象;分析时间的因果关系,确定输入和输出变量。 ②定义逻辑状态的含义:以二值逻辑0、1表示两种状态。 ③列出真值表 ④写出逻辑表达式,并进行化简,根据选定器件进行转换。 ⑤画出逻辑电路的连接图。 ⑥实验仿真,结果验证。 三、实验仪器及器件 数字万用表1台

多功能电路实验箱1台 四、实验内容 1.设计5421BCD 码转换为8421BCD 码(用双输入端与非门实现)。 四位自然二进制码 5421BCD码 B3 B2 B1 B0 D3 D2 D1 D0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 1 0 0 0 1 0 0 0 1 1 0 0 1 1 0 1 0 0 0 1 0 0 0 1 0 1 0 1 0 1 0 1 1 0 0 1 1 0 0 1 1 1 0 1 1 1 1 0 0 0 1 0 1 1 1 0 0 1 1 1 1 0 1 0 伪码 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 根据5421BCD 码与8421BCD 码真值表可得 2.设A 、B 、C 、D 代表四位二进制变量,函数X=8A-4B+2C+D ,试设计一个组合逻辑电路,判断当函数值介于4

数电仿真实验报告

数字电子技术仿真 实验报告 班级: 姓名: 学号:

实验一组合逻辑电路设计与分析 一、实验目的 1.掌握组合逻辑电路的特点; 2.利用逻辑转换仪对组合逻辑电路进行分析与设计。 二、实验原理 组合逻辑电路是一种重要的、也是基本的数字逻辑电路,其特点是:任意时刻电路的输出仅取决于同一时刻输入信号的取值组合。 对于给定的逻辑电路图,我们可以先由此推导出逻辑表达式,化简后,由所得最简表达式列出真值表,在此基础上分析确定电路的功能,这也即是逻辑电路的分析过程。 对于组合逻辑电路的设计,一般遵循下面原则,由所给题目抽象出便于分析设计的问题,通过这些问题,分析推导出真值表,由此归纳出其逻辑表达式,再对其化简变换,最终得到所需逻辑图,完成了组合逻辑电路的设计过程。 逻辑转换仪是在Multisim软件中常用的数字逻辑电路设计和分析的仪器,使用方便、简洁。 三、实验电路及步骤 1.利用逻辑转换仪对已知逻辑电路进行分析。 (1)按图1-1连接电路。 图1-1 待分析的逻辑电路 (2)通过逻辑转换仪,得到下图1-2所示结果。 由图可看到,所得表达式为:输出为Y, D'+ABCD CD'+ABC' AB' + D C' BCD'+AB' A' + D BC' A'+ CD B' D'+A' C' B' A' Y

图1-5 经分析得到的真值表和表达式 (3)分析电路。观察真值表,我们发现:当输入变量A、B、C、D中1的个数为奇数时,输出为0;当其为偶数时,输出为1。因此,我们说,这是一个四输入的奇偶校验电路。 2.根据要求,利用逻辑转换仪进行逻辑电路的设计。 问题提出:有一火灾报警系统,设有烟感、温感和紫外线三种类型不同的火灾推测器。为了防止误报警,只有当其中有两种或两种以上的探测器发出火灾探测信号时,报警系统才会产生报警控制信号,试设计报警控制信号的电路。 具体步骤如下: (1)分析问题:探测器发出的火灾探测信号有两种情况,一是有火灾报警(可用“1”表示),一是没有火灾报警(可用“0”来表示),当有两种或两种以上报警器发出报警时,我们定义此时确有警报情况(用“1”表示),其余以“0”表示。由此,借助于逻辑转换仪面板,我们绘出如图1-3所示真值表。 图1-3 经分析得到的真值表

数电实验报告

班级:姓名: 学号: 实验报告(一)TTL集成逻辑门的逻辑功能与参数测试1.测试TTL集成与非门74LS20的逻辑功能,测试结果记录如下表: 输入输出 An Bn Cn Dn Yn 1 1 1 1 0 1 1 1 1 0 1 1 1 1 0 1 1 1 1 0 2. 74LS20主要参数的测试 I CCL (mA) I CCH (mA) I il (mA) I OL (mA) N O= iL OL I I 3. 电压传输特性测试 V i(V) 0 0.4 0.7 0.9 1.0 1.1 1.2 1.3 1.4 2.0 3.0 4.0 … V O(V) 4.画出实测的电压传输特性曲线,并从中读出各有关参数值。

实验报告(二)CMOS 电路 1.用所给的集成电路(CD4007)实现F=ABC ,将实验结果填入真值表中,并测出高、低电平(真值表自拟,测试步骤自拟)。 2. 用所给的集成电路实现F=C B A ++(真值表自拟,测试步骤自拟)。 3. 用所给的集成电路,构成图2-2反相器。 (a )测最大灌电流I OL (V OL =0.1V ,接通图2-2中的虚线框①)。 (b )测最大拉电流I OH (V OH =4.9V,断开虚线框①,接通虚线框②。 4. 构成如图2-3所示的反相器,测最大灌电流I OL 。

实验报告(三)组合逻辑电路实验分析与设计(1) 写出由与非门组成的半加器电路的逻辑表达式 (2) 根据表达式列出真值表,并画出卡诺图判断能否简化 A B Z1 Z2 Z3 S C 0 0 0 1 1 0 1 1 实验: 1.测试由与非门组成的半加器电路的逻辑功能 A B S C 0 0 0 1 1 0 1 1 2.测试用异或门74LS86和与非门74LS00组成的半加器的逻辑功能 A B S C 0 0 0 1 1 0 1 1

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《数字电子技术》 实验报告 姓名:*** 班级:****888

学号:2014*******8 指导老师:**** 编制时间:2016.06.10 北京联合大学 实验一基本集成逻辑门电路功能分析一、实验目的 1.理解TTL和CMOS普通门电路的参数含义。 2.掌握TTL和CMOS普通门电路的使用方法。 3.掌握分析普通门电路逻辑功能的一般方法。 4.理解TTL和CMOS普通门电路参数的一般分析方法。 二、实验元器件 双四输入与非门 74LS00×1片 六反相器 74LS04×1片 电阻 300Ω×1只 三、实验内容

(一) TTL 双四输入与非门74LS00功能分析 (1)逻辑功能分析 参考图1.1连接电路。一只74LS00芯片中含有四个相同的2输入与非门,可以随意选用,此处选用的是第一个门电路。检查电路无误时方可通电。 图1.1 与非门逻辑功能测试电路 变换单刀双掷开关J1和J2的状态,用直流电压表测试电路的输出电压,将测试结果记入表1.1中。 表1.1 输入 输出 U 1/V U 2/V 实测值 逻辑值 0 0 5 5 0 5 5 5 5 5 5 U1A 7400N J2Key = A J1 Key = B VCC 5V 0.000 V +-

5 5 0 0 (2)电压传输特性分析 依照图1.3编辑电路。在0~5V 间逐步调整输入的直流电压,将随之变化的输出电压记入表1.2中。 图1.3 分析与非门电压传输特性仿真电路 表1.2 U I /V U O /V U I /V U O /V U I /V U O /V U I /V U O /V 5.0 0 3.8 0 2.6 0 1.4 5 4.8 0 3.6 0 2.4 5 1.2 5 4.6 0 3.4 0 2.2 5 1.0 5 4.4 0 3.2 0 2.0 5 0.8 5 4.2 0 3.0 0 1.8 5 0.4 5 4.0 0 2.8 1.6 5 5 5.000 V +-VSS U1A 7400N V2 1.8 V

数电实验实验报告

[键入文档标题] 实验一组合逻辑电路分析 一.试验用集成电路引脚图 74LS00集成电路74LS20集成电路 四2输入与非门双4输入与非门 二.实验内容 1.实验一 2.实验二 密码锁的开锁条件是:拨对密码,钥匙插入锁眼将电源接通,当两个条件同时满足时,开锁信号为“1”,将锁打开。否则,报警信号为“1”,则接通警铃。试分析密码锁的密码ABCD是什么? ABCD接逻辑电平开关。 最简表达式为:X1=AB’C’D 密码为:1001

A B C D X1 X2 A B C D X1 X2 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 1 0 1 1 0 0 1 1 0 0 0 1 0 0 1 1 0 1 0 0 1 0 0 1 1 0 1 1 0 1 1 0 1 0 1 0 0 0 1 1 1 0 0 0 1 0 1 0 1 0 1 1 1 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 1 0 1 1 1 0 1 1 1 1 1 0 1 三.实验体会: 1.分析组合逻辑电路时,可以通过逻辑表达式,电路图和真值表之间的相互转换来到达实验所要求的目的。 2.这次试验比较简单,熟悉了一些简单的组合逻辑电路和芯片,和使用仿真软件来设计和构造逻辑电路来求解。 实验二组合逻辑实验(一)半加器和全加器 一.实验目的 1.熟悉用门电路设计组合电路的原理和方法步骤 二.预习内容 1.复习用门电路设计组合逻辑电路的原理和方法步骤。 2.复习二进制数的运算。 3.用“与非门”设计半加器的逻辑图。 4.完成用“异或门”、“与或非”门、“与非”门设计全加器的逻辑图。 5.完成用“异或”门设计的3变量判奇电路的原理图。 三.元件参考 依次为74LS283、 74LS00、74LS51、 74LS136 其中74LS51:Y= (AB+CD)’, 74LS136: Y=A⊕B(OC门)四.实验内容 1.用与非门组成半加器,用或非门、与或非门、与非门组成全加器(电路自拟) 半加器 被加数A i0 1 0 1 0 1 0 1 加数B i0 0 1 1 0 0 1 1 前级进位C i-10 0 0 0 1 1 1 1 和S i0 1 1 0 1 0 0 1

数电实验报告

学生实验实习报告册 学年学期:2019 -2020 学年?春?秋学期 课程名称:数字电路与逻辑设计实验A 实验项目:基于FPGA的数字电子钟的设计与实现 姓名:康勇 学号:2018211580 学院和专业:计算机科学学院计算机科学与技术专业 班级:04911801 指导教师:罗一静 重庆邮电大学教务处制

1.系统顶层模块设计 本项目分为四个模块,分别为分频模块、计时模块、数码管动态显示模块、按键消抖模块。功能包括:基本时钟功能,整点报时功能,手动校时功能,秒表功能,小数点分割时分秒功能等。 设计思路如下: 图表 1数字时钟系统顶层模块设计思路 设计结果: 图表2数字时钟系统顶层模块设计电路图 2.分频模块电路设计及仿真 (1)模块功能

将输入的频率为50MHz的时钟信号利用74390通过2、5、100分频,对输入信号进行逐级分频。 (2)设计思路 图表3分频模块电路设计思路 (3)设计结果(电路) 图表4分频模块电路设计图 图表5模100电路图 (4)测试结果 图表6模100仿真图 图表7模5仿真图

图表8模2仿真图 3.计时模块设计及仿真 本模块主要功能是实现电子时钟计数功能。 图表9计时模块顶层设计电路图 3.1分、秒计时模块(模60计数) (1)模块功能(计数、进位) 电子时钟的分钟位和秒钟位均采用模60计数; 计数功能:从0到59; 进位功能:当计数记到59的时候,输出一个进位信号。 (2)设计思路 模60计数器可以通过一个模6计数器和一个模10计数器组成,由分钟位和秒位的特性可知,可以用模10计数器为个位,模6计数器为十位。当个位到9后,向十位进一。本模块使用器件74160。 计数功能:74160是十进制同步计数器(异步清零),为实现计数功能,首先将74160的LDN 反,CLRN反,ENT,ENP接高位,再接入时钟脉冲信号CLK,即可完成下图左侧(个位)模

数电实验报告(一)

数字电路实验设计报告

实验名称:组合逻辑研究(一)——QuartusⅡ软件的使用 实验目的: 1.学会使用QuartusⅡ软件,运用该软件设计电路原理图。 2.学会用语言设计电路原理图,并会对设计图进行功能和时序 仿真。 3.学会从QuartusⅡ软件中下载原理图到FPGA,测试电路功能。实验仪器: 1.计算机1台 2.数字电路实验板1块 实验内容: 1.利用软件,用原理图输入的方法实现三变量多数表决器电 路,进行功能和时序仿真,记录仿真波形。 2.利用QuartusⅡ软件,用VHDL文本输入的方法实现一位全加 器电路,进行功能和时序仿真,并下载入FPGA,在试验箱上 测试其电路功能。 设计过程及仿真结果: 1.三变量多数表决器原理图

功能仿真波形 时序仿真波形 2.一位全加器的VHDL语言描述 entity add1 is port( A,B,C: in bit; D,S: out bit ); end add1; architecture one of add1 is begin S<=A XOR B XOR C; D<=((A XOR B) AND C) OR (A AND B); end one;

一位全加器功能真值表 验证其功能 功能仿真波形 时序仿真波形

实验结果分析: (1)由仿真结果可以看出,三变量多数表决器电路原理图及一位全加器的VHDL语言描述正确。 (2)由仿真结果可知,功能仿真时对信号的输入没有延迟,而时序仿真时,当多个输入信号在同一时刻处同时发生变化时,此时电路存在竞争,会有冒险,故从仿真图上可以看到毛刺。

数电实验报告1-数电实验报告实验一

实验一门电路逻辑功能及测试 一、实验目得 1、熟悉门电路逻辑功能。 2、熟悉数字电路学习机及示波器使用方法。 二、实验仪器及材料 1、双踪示波器 2、器件 74LS00 二输入端四与非门2片 74LS20 四输入端双与非门1片 74LS86二输入端四异或门1片 74LS04 六反相器1片 三、预习要求 1、复习门电路工作原理相应逻辑表达示。 2、熟悉所有集成电路得引线位置及各引线用途。 3、了解双踪示波器使用方法。 四、实验内容 实验前按学习机使用说明先检查学习机就是否正常,然后选择实验用得集成电路,按自己设计得实验接线图接好连线,特别注意Vcc及地线不能接错。线接好后经实验指导教师检查无误方可通电。试验中改动接线须先断开电源,接好线后在通电实验。 1、测试门电路逻辑功能。 (1)选用双输入与非门74LS20一只,插入面包板,按图 连接电路,输入端接S1~S4(电平开关输入插口),输 出端接电平显示发光二极管(D1~D8任意一个)。 (2)将电平开关按表1、1置位,分别测出电压及逻辑状态。(表1、1)

2、异或门逻辑功能测试 (1)选二输入四异或门电路74LS86,按图接线,输入端1﹑2﹑4﹑5接电平开关,输出端A﹑B﹑Y接电平显示发光二极管。 (2)将电平开关按表1、2置位,将结果填入表中。 表1、2 3、逻辑电路得逻辑关系

(1)选用四二输入与非门74LS00一只,插入面包板,实验电路自拟。将输入输出逻辑关系分 别填入表1、3﹑表1、4。 (2)写出上面两个电路得逻辑表达式。 表1、3 Y=A ⊕B 表1、4 Y=A ⊕B Z=AB 4、逻辑门传输延迟时间得测量 用六反相器(非门)按图1、5接线,输80KHz 连续脉冲,用双踪示波器测输入,输出相位差,计算每个门得平均传输延迟时间得tpd 值 : tpd =0、2μs/6=1/30μs 5、利用与非门控制输出。 选用四二输入与非门74LS00一只,插入面包板,输入接任一电平开关,用示波器观察S对输出脉冲得控制作用: 一端接高有效得脉冲信号,另一端接控制信号。只有控制信号端为高电平时,脉冲信号才能通过。这就就是与非门对脉冲得控制作用。 6.用与非门组成其她门电路并测试验证 (1)组成或非门。 用一片二输入端与非门组成或非门 Y = A+ B = A ? B 画出电路图,测试并填表1、5 中。 表1、5 图如下: (2)组成异或门 ① 将异或门表达式转化为与非门表达式。 A ⊕B={[(AA)'B]'[A( B B)']}' ② 画出逻辑电路图。 ③ 测试并填表1、6。表1、6

数电实验报告(含实验内容)

数电实验报告(含实验内容) 班级:专业:姓名:学号:实验一用与非门构成逻辑电路 一、实验目的 1、熟练掌握逻辑电路的连接并学会逻辑电路的分析方法 2、熟练掌握逻辑门电路间的功能变换和测试电路的逻辑功能 二、实验设备及器材 KHD-2 实验台 集成 4 输入2 与非门74LS20 集成 2 输入4 与非门74LS00 或CC4011 三、实验原理 本实验用的逻辑图如图 2-1 所示 图1-1 图1-1 四、实验内容及步骤 1、用与非门实现图1-1电路,测试其逻辑功能,将结果填入表1-1中,并说明该电路的逻辑功能。 2、用与非门实现图1-1电路,测试其逻辑功能,将结果填入表1-2中,并说明该电路的逻辑功能。 3、用与非门实现以下逻辑函数式,测试其逻辑功能,

将结果填入表1-3中。 Y(A,B,C)=A’B+B’C+AC 班级:专业:姓名:学号:五、实验预习要求 1、进一步熟悉 74LS00、74LS20 和CC4011 的管脚引线 2、分析图 1-1 (a)、的逻辑功能,写出逻辑函数表达式,并作出真值表。 六、实验报告 1、将实验数据整理后填入相关的表格中 2、分别说明各逻辑电路图所实现的逻辑功能 A B C Z A B C Y 表1-1 表1-2 A B C Y 表1-3 班级:专业:姓名:学号:实验二组合逻辑电路的设计与测试 一、实验目的 1、掌握组合逻辑电路的设计与测试方法 2、进一步熟悉常用集成门电路的逻辑功能及使用 二、实验设备及器材 KHD-2 实验台 4 输入2 与非门74LS20 2 输入4 与非门74LS00 或CC4011

三、实验原理 使用中、小规模集成电路来设计组合电路是最常见的逻辑电路的设计方式。设计组合电路的一般步骤如图2-1 所示。 图 2-1 组合逻辑电路设计流程图 根据设计任务的要求建立输入、输出变量,并列出真值表。然后用逻辑代数或卡诺图化简法求出简化的逻辑表达式。并按实际选用逻辑门的类型修改逻辑表达式。根据简化后的逻辑表达,画出逻辑图,用标准器件构成逻辑电路。最后,用实验来验证设计的正确性。 四、实验内容及步骤 1、用与非门设计一个数码转换电路,将一个三位二进制码转换成3 位格雷码。即当输入信号为三位二进制代码时其输出为相应的3 位格雷码。要求: 1)分析逻辑功能,作出真值表,写出逻辑表达式。 班级:专业:姓名:学号: 2)简化逻辑表达式,画出逻辑图 3)按逻辑图连接逻辑电路并测试其逻辑功能。 2、用与非门设计一个一位的数值比较器,即比较两个1 位的二进制数A、B 的大小,假定当A>B 时,1 号灯亮,AB 时,1 号灯亮,A

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