数字通信系统设计实验报告

实验1:用 Verilog HDL 程序实现乘法器

1实验要求:

(1) 编写乘法器的 Veirlog HDL 程序.

(2) 编写配套的测试基准.

(3) 通过 QuartusII 编译下载到目标 FPGA器件中进行验证

(4) 注意乘法逻辑电路的设计.

2 试验程序：

Module multiplier(input rst,input clk,input [3:0]multiplicand,

input [3:0]multiplier,input start_sig,output done_sig,output [7:0]result); reg [3:0]i;

reg [7:0]r_result;

reg r_done_sig;

reg [7:0]intermediate;

always @ ( posedge clk or negedge rst )

if( !rst )

begin

i<=4'b0;

r_result<=8'b0;

end

else

if(start_sig)

begin

case(i)

0:

begin

intermediate<={4'b0,multiplicand};

r_result<=8'b0;

i<=i+1;

end

1,2,3,4:

begin

if(multiplier[i-1])

begin

r_result<=r_result+intermediate;

end

intermediate<={intermediate[6:0],1'b0};

i<=i+1;

end

5:

begin

r_done_sig<=1'b1;

i<=i+1;

end

6:

begin

r_done_sig<=1'b0;

i<=1'b0;

end

endcase

end

assign result=r_done_sig?r_result:8'bz; assign done_sig=r_done_sig;

endmodule3

测试基准：

`timescale 1 ps/ 1 ps

module multiplier_simulation();

reg clk;

reg rst;

reg [3:0]multiplicand;

reg [3:0]multiplier;

reg start_sig;

wire done_sig;

wire [7:0]result;

/***********************************/ initial

begin

rst = 0; #10; rst = 1;

clk = 1; forever #10 clk = ~clk;

end

/***********************************/ multiplier U1

(

.clk(clk),

.rst(rst),

.multiplicand(multiplicand),

.multiplier(multiplier),

.result(result),

.done_sig(done_sig),

.start_sig(start_sig)

);

reg [3:0]i;

always @ ( posedge clk or negedge rst ) if( !rst )

begin

i <= 4'd0;

start_sig <= 1'b0;

multiplicand <= 4'd0;

multiplier <= 4'd0;

end

else

case( i )

0: // multiplicand = 10 , multiplier = 2

if( done_sig ) begin start_sig <= 1'b0; i <= i + 1'b1; end

else begin multiplicand <= 4'd10; multiplier <= 4'd2; start_sig <= 1'b1; end

1: // multiplicand = 15 , multiplier = 15

if( done_sig ) begin start_sig <= 1'b0; i <= i + 1'b1; end

else begin multiplicand <= 4'd15; multiplier <= 4'd15; start_sig <= 1'b1; end

2: // multiplicand = 0 , multiplier = 0

if( done_sig ) begin start_sig <= 1'b0; i <= i + 1'b1; end

else begin multiplicand <= 4'd0; multiplier <= 4'd1; start_sig <= 1'b1; end

3: // multiplicand = 7 , multiplier = 11

if( done_sig ) begin start_sig <= 1'b0; i <= i + 1'b1; end

else begin multiplicand <= 4'd7; multiplier <= 4'd11; start_sig <= 1'b1; end

4:begin i <= i; end

endcase

endmodule4

仿真图形：

实验2:用 Verilog HDL 程序实现二分频1实验要求:

(1) 编写二分频的 Veirlog HDL 程序.

(2) 编写配套的测试基准.

(3) 掌握分频时序逻辑电路的设计方法

(4) 学习时序逻辑电路的设计方法

2 试验程序：

module frequency_divider(input clk,input rst,output out_clk); reg r_out_clk;

always@(posedge clk or negedge rst)

if(!rst)

begin

r_out_clk<=1'b0;

end

else

begin

r_out_clk<=~r_out_clk;

end

assign out_clk=r_out_clk;

endmodule

3 测试基准：

`timescale 1 ps/ 1 ps

module frequency_divider_simulation();

reg clk;

reg rst;

wire out_clk;

initial

begin

rst = 0; #10; rst = 1;

clk = 1; forever #10 clk = ~clk;

end

frequency_divider U1

(

.clk(clk),

.rst(rst),

.out_clk(out_clk)

);

endmodule

4 仿真图形：

实验3:用 Verilog HDL 程序实现一位四选一多路选择器1实验要求:

(1) 编写一位四选一多路选择器的 Veirlog HDL 程序.

(2) 编写配套的测试基准.

(3) 通过 QuartusII 编译下载到目标 FPGA器件中进行验证.

(4) 学会其逻辑时序的设计方法.

2 试验程序：

module data_selector

(

input clk,

input rst,

input [1:0]address,

input [3:0]data,

output out_data

);

reg r_out_data;

always@(posedge clk or negedge rst)

if(!rst)

begin

r_out_data<=1'bz;

end

else

begin

r_out_data<=data[address];

end

assign out_data=r_out_data;

endmodule

3 测试基准：

module data_selector_simulation();

reg clk;

reg rst;

reg [1:0]address;

reg [3:0]data;

wire out_data;

initial

begin

rst = 0; #10; rst = 1;

clk = 1; forever #10 clk = ~clk;

end

data_selector U1

(

.clk(clk),

.rst(rst),

.address(address),

.data(data),

.out_data(out_data)

);

reg [3:0]i;

always @ ( posedge clk or negedge rst ) if( !rst )

begin

i <= 4'd0;

end

else

case( i )

0:

begin

data<=4'b1010;

address<=2'd0;

i<=i+1;

end

1:

begin

data<=4'b1010;

address<=2'd1;

i<=i+1;

end

2:

begin

data<=4'b1010;

address<=2'd2;

i<=i+1;

end

3:

begin

data<=4'b1010;

address<=2'd3;

i<=i+1;

end

4:

begin i <= 4'd4; end

endcase

endmodule

4 仿真图形：

实验4:用 Verilog HDL 程序实现四位加法器1实验要求:

(1) 编写四位加法器的 Veirlog HDL 程序.

(2) 编写配套的测试基准.

(3) 通过 QuartusII 编译下载到目标 FPGA器件中进行验证.

(4) 注意逻辑时序的描述设计方法

2 试验程序：

module adder(input rst,input clk,input [3:0]adder1,input [3:0]adder2,input start_sig,output [4:0]out_adder,output done_sig);

reg [4:0]r_out_adder;

reg [2:0]i;

reg r_done_sig;

always@(posedge clk or negedge rst)

if(!rst)

begin

i<=3'b0;

r_out_adder=5'b0;

end

else

begin

if(start_sig)

case(i)

0:

begin

r_out_adder<={1'b0,adder1};

i<=i+1;

end

1:

begin

r_out_adder<=r_out_adder+{1'b0,adder2};

r_done_sig<=1'b1;

i<=i+1;

end

2:

begin

i<=0;

r_done_sig<=1'b0;

end

endcase

end

assign done_sig=r_done_sig;

assign out_adder=i?5'bz:r_out_adder;

endmodule

3 测试基准：

`timescale 1 ps/ 1 ps

module adder_simulation();

reg clk;

reg rst;

reg [3:0]adder1;

reg [3:0]adder2;

reg start_sig;

wire done_sig;

wire [4:0]out_adder;

/***********************************/

initial

begin

rst = 0; #10; rst = 1;

clk = 1; forever #10 clk = ~clk;

end

/***********************************/

adder U1

(

.clk(clk),

.rst(rst),

.adder1(adder1),

.adder2(adder2),

.out_adder(out_adder),

.done_sig(done_sig),

.start_sig(start_sig)

);

reg [3:0]i;

always @ ( posedge clk or negedge rst )

if( !rst )

begin

i <= 4'd0;

start_sig <= 1'b0;

adder1 <= 4'd0;

adder2 <= 4'd0;

end

else

case( i )

0: // adder1 = 10 , adder2 = 2

if( done_sig ) begin start_sig <= 1'b0; i <= i + 1'b1; end

else begin adder1 <= 4'd10; adder2 <= 4'd2; start_sig <= 1'b1; end 1: // adder1= 15 , adder2 = 15

if( done_sig ) begin start_sig <= 1'b0; i <= i + 1'b1; end

else begin adder1 <= 4'd15; adder2 <= 4'd15; start_sig <= 1'b1; end 2: // adder1 = 0 , adder2 = 0

if( done_sig ) begin start_sig <= 1'b0; i <= i + 1'b1; end

else begin adder1 <= 4'd0; adder2 <= 4'd1; start_sig <= 1'b1; end

3: // adder1 = 7 , adder2 = 11

if( done_sig ) begin start_sig <= 1'b0; i <= i + 1'b1; end

else begin adder1 <= 4'd7; adder2 <= 4'd11; start_sig <= 1'b1; end

4:begin i <= i; end

endcase

endmodule4

仿真图形：

集成电路设计实验报告

集成电路设计 实验报告 时间：2011年12月

实验一原理图设计 一、实验目的 1.学会使用Unix操作系统 2.学会使用CADENCE的SCHEMA TIC COMPOSOR软件 二：实验内容 使用schematic软件，设计出D触发器，设置好参数。 二、实验步骤 1、在桌面上点击Xstart图标 2、在User name：一栏中填入用户名，在Host：中填入IP地址，在Password：一栏中填入 用户密码，在protocol：中选择telnet类型 3、点击菜单上的Run！，即可进入该用户unix界面 4、系统中用户名为“test9”，密码为test123456 5、在命令行中（提示符后，如：test22>）键入以下命令 icfb&↙(回车键)，其中& 表示后台工作，调出Cadence软件。 出现的主窗口所示： 6、建立库(library)：窗口分Library和Technology File两部分。Library部分有Name和Directory 两项，分别输入要建立的Library的名称和路径。如果只建立进行SPICE模拟的线路图，Technology部分选择Don’t need a techfile选项。如果在库中要创立掩模版或其它的物理数据（即要建立除了schematic外的一些view），则须选择Compile a new techfile(建立新的techfile)或Attach to an existing techfile(使用原有的techfile)。 7、建立单元文件(cell)：在Library Name中选择存放新文件的库，在Cell Name中输 入名称，然后在Tool选项中选择Composer-Schematic工具(进行SPICE模拟)，在View Name中就会自动填上相应的View Name—schematic。当然在Tool工具中还有很多别的

数字IC设计工程师招聘面试笔试100题附答案

数字IC设计工程师招聘面试笔试100题附答案

数字IC设计工程师招聘面试笔试100题附答 案 1：什么是同步逻辑和异步逻辑？（汉王） 同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。 同步时序逻辑电路的特点：各触发器的时钟端全部连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路的状态才能改变。改变后的状态将一直保持到下一个时钟脉冲的到来，此时无论外部输入x 有无变化，状态表中的每个状态都是稳定的。 异步时序逻辑电路的特点：电路中除能够使用带时钟的触发器外，还能够使用不带时钟的触发器和延迟元件作为存储元件，电路中没有统一的时钟，电路状态的改变由外部输入的变化直接引起。 2：同步电路和异步电路的区别： 同步电路：存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源，因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。 异步电路：电路没有统一的时钟，有些触发器的时钟输入端与时钟脉冲源相连，只有这些触发器的状态变化与时钟脉冲同步，而其它的触发器的状态变化不与时钟脉冲同步。 3：时序设计的实质：

时序设计的实质就是满足每一个触发器的建立/保持时间的要求。 4：建立时间与保持时间的概念？ 建立时间：触发器在时钟上升沿到来之前，其数据输入端的数据必须保持不变的最小时间。 保持时间：触发器在时钟上升沿到来之后，其数据输入端的数据必须保持不变的最小时间。 5：为什么触发器要满足建立时间和保持时间？ 因为触发器内部数据的形成是需要一定的时间的，如果不满足建立和保持时间，触发器将进入亚稳态，进入亚稳态后触发器的输出将不稳定，在0和1之间变化，这时需要经过一个恢复时间，其输出才能稳定，但稳定后的值并不一定是你的输入值。这就是为什么要用两级触发器来同步异步输入信号。这样做能够防止由于异步输入信号对于本级时钟可能不满足建立保持时间而使本级触发器产生的亚稳态传播到后面逻辑中，导致亚稳态的传播。 （比较容易理解的方式）换个方式理解：需要建立时间是因为触发器的D端像一个锁存器在接受数据，为了稳定的设置前级门的状态需要一段稳定时间；需要保持时间是因为在时钟沿到来之后，触发器要经过反馈来锁存状态，从后级门传到前级门需要时间。

通信综合实训系统实验报告

通信综合实训系统实验 （程控交换系统实验） 学生姓名 学号 专业班级通信工程班 指导老师 年月日

实验1 局内呼叫处理实验 一、实验目的 1. 通过对模拟用户的呼叫追踪，加深对程控交换机呼叫处理过程的理解； 2. 掌握程控交换机配置数据的意义及原理； 3. 根据设计要求，完成对程控交换机本局数据的配置。 二、实验内容 1.学习ZXJ10 程控交换机本局数据配置方法； 2.模拟用户动态跟踪，深入分析交换机呼叫流程； 3.按照实验指导书的步骤配置本局数据，电话号码7000000～7000023 分配到ASLC 板 卡的0～23 端口，并用7000000 拨打7000001 电话，按照实验指导书方法创建模拟用 户呼叫跟踪，观察呼叫动态迁移，理解单模块呼叫流程。 4.本局数据配置需要配置如下： 局信息配置 局容量数据配置 交换局配置 物理配置 号码管理、号码分析 三、实验仪器 程控交换机 1 套 维护终端若干 电话机若干四、实验步骤 （一）、启动后台维护控制中心 启动程控交换机网管终端计算机，点击桌面快捷方式的，启动后的维护控制中心如下图2-1(利用众友开发软件CCTS可省略该步骤)： （二）、启动操作维护台 选中后台维护系统控制中心，单击右键，选中【启动操作维护平台】, 出现如下的对话框，输入操作员名【SYSTEM】, 口令为空，单击【确定】后，将会登陆操作维护系统。

（三）、告警局配置 打开“系统维护（C）”---- “告警局配置（B）”,点击“局信息配置（B）”后，弹出如下界面。 输入该局的区号532，局号 1 ，然后点击【写库】。 (四)、局容量数据配置 打开【基本数据管理】－【局容量数据配置】, 点击后弹出如下操作界面（分别进行全局容量、各模块容量进行规划设置），点击【全局规划】,出现如下的对话框. 点击【全部使用建议值】, 当前值自动填上系统默认的数值，点击【确定】后返回容量规划界面，点击【增加】, 模块号 2 ，MP内存128 ，普通外围、远端交换模块，填写完，点击【全部使用建议值】。 （五）、交换局配置 在后台维护系统打开［数据管理→基本数据管理→交换局配置］弹出如下的对话框，按照 图示，只填写【本交换局】－【交换局配置数据】，点击设置。 （六）、物理配置 在后台维护系统打开［数据管理→基本数据管理→物理配置］: 1. 新增模块 点击【新增模块】，填完模块号，选中紧凑型外围交换模块，点击确定，返回开始的对话 框。

数字钟设计报告——数字电路实验报告

数字钟设计实验报告 专业:通信工程 姓名:王婧 班级:111041B 学号:111041226

数字钟的设计 目录 一、前言 (3) 二、设计目的 (3) 三、设计任务 (3) 四、设计方案 (3) 五、数字钟电路设计原理 (4) （一）设计步骤 (4) （二）数字钟的构成 (4) （三）数字钟的工作原理 (5) 六、总结 (9) １

一、前言 此次实验是第一次做EDA实验，在学习使用软硬件的过程中，自然遇到很多不懂的问题，在老师的指导和同学们的相互帮助下，我终于解决了实验过程遇到的很多难题，成功的完成了实验，实验结果和预期的结果也是一致的，在这次实验中，我学会了如何使用Quartus II软件，如何分层设计点路，如何对实验程序进行编译和仿真和对程序进行硬件测试。明白了一定要学会看开发板资料以清楚如何给程序的输入输出信号配置管脚。这次实验为我今后对 EDA的进一步学习奠定了更好的理论基础和应用基础。 通过本次实验对数电知识有了更深入的了解，将其运用到了实际中来，明白了学习电子技术基础的意义，也达到了其培养的目的。也明白了一个道理：成功就是在不断摸索中前进实现的，遇到问题我们不能灰心、烦躁，甚至放弃，而要静下心来仔细思考，分部检查，找出最终的原因进行改正，这样才会有进步，才会一步步向自己的目标靠近，才会取得自己所要追求的成功。 ２

二、设计目的 1.掌握数字钟的设计方法。 2熟悉集成电路的使用方法。 3通过实训学会数字系统的设计方法； 4通过实训学习元器件的选择及集成电路手册查询方法； 5通过实训掌握电子电路调试及故障排除方法； 6熟悉数字实验箱的使用方法。 三、设计任务 设计一个可以显示星期、时、分、秒的数字钟。 要求： 1、24小时为一个计数周期； 2、具有整点报时功能； 3、定时闹铃（未完成） 四、设计方案 一个基本的数字钟电路主要由译码显示器、“时”，“分”，“秒”计数器和定时器组成。干电路系统由秒信号发生 ３

(完整版)数字IC设计工程师笔试面试经典100题(大部分有答案)

1：什么是同步逻辑和异步逻辑？（汉王） 同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。 同步时序逻辑电路的特点：各触发器的时钟端全部连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路的状态才能改变。改变后的状态将一直保持到下一个时钟脉冲的到来，此时无论外部输入x 有无变化，状态表中的每个状态都是稳定的。 异步时序逻辑电路的特点：电路中除可以使用带时钟的触发器外，还可以使用不带时钟的触发器和延迟元件作为存储元件，电路中没有统一的时钟，电路状态的改变由外部输入的变化直接引起。 2：同步电路和异步电路的区别： 同步电路：存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源，因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。 异步电路：电路没有统一的时钟，有些触发器的时钟输入端与时钟脉冲源相连，只有这些触发器的状态变化与时钟脉冲同步，而其他的触发器的状态变化不与时钟脉冲同步。 3：时序设计的实质： 时序设计的实质就是满足每一个触发器的建立/保持时间的要求。 4：建立时间与保持时间的概念？ 建立时间：触发器在时钟上升沿到来之前，其数据输入端的数据必须保持不变的最小时间。保持时间：触发器在时钟上升沿到来之后，其数据输入端的数据必须保持不变的最小时间。 5：为什么触发器要满足建立时间和保持时间？ 因为触发器内部数据的形成是需要一定的时间的，如果不满足建立和保持时间，触发器将进入亚稳态，进入亚稳态后触发器的输出将不稳定，在0和1之间变化，这时需要经过一个恢复时间，其输出才能稳定，但稳定后的值并不一定是你的输入值。这就是为什么要用两级触发器来同步异步输入信号。这样做可以防止由于异步输入信号对于本级时钟可能不满足建立保持时间而使本级触发器产生的亚稳态传播到后面逻辑中，导致亚稳态的传播。 （比较容易理解的方式）换个方式理解：需要建立时间是因为触发器的D端像一个锁存器在接受数据，为了稳定的设置前级门的状态需要一段稳定时间；需要保持时间是因为在时钟沿到来之后，触发器要通过反馈来锁存状态，从后级门传到前级门需要时间。 6：什么是亚稳态？为什么两级触发器可以防止亚稳态传播？ 这也是一个异步电路同步化的问题。亚稳态是指触发器无法在某个规定的时间段内到达一个可以确认的状态。使用两级触发器来使异步电路同步化的电路其实叫做“一位同步器”，他只能用来对一位异步信号进行同步。两级触发器可防止亚稳态传播的原理：假设第一级触发器的输入不满足其建立保持时间，它在第一个脉冲沿到来后输出的数据就为亚稳态，那么在下一个脉冲沿到来之前，其输出的亚稳态数据在一段恢复时间后必须稳定下来，而且稳定的数据必须满足第二级触发器的建立时间，如果都满足了，在下一个脉冲沿到来时，第二级触发器将不会出现亚稳态，因为其输入端的数据满足其建立保持时间。同步器有效的条件：第一级触发器进入亚稳态后的恢复时间+ 第二级触发器的建立时间< = 时钟周期。

北京邮电大学数字电路实验报告

北京邮电大学 数字电路与逻辑设计实验 实验报告 实验名称：QuartusII原理图输入 法设计与实现 学院：北京邮电大学 班级： 姓名： 学号：

一．实验名称和实验任务要求 实验名称：QuartusII原理图输入法设计与实现 实验目的：⑴熟悉用QuartusII原理图输入法进行电路设计和仿真。 ⑵掌握QuartusII图形模块单元的生成与调用； ⑶熟悉实验板的使用。 实验任务要求：⑴掌握QuartusII的基础上，利用QuartusII用逻辑 门设计实现一个半加器，生成新的半加器图像模 块。 ⑵用实验内容（1）中生成的半加器模块以及逻辑门 实现一个全加器，仿真验证其功能，并能下载到实 验板上进行测试，要求用拨码开关设定输入信号， 发光二级管显示输出信号。 ⑶用3线—8线译码器（74L138）和逻辑门实现要求 的函数：CBA F+ C + =,仿真验证其 + B C B A A A B C 功能，，并能下载到实验板上进行测试，要求用拨 码开关设定输入信号，发光二级管显示输出信号。二．设计思路和过程 半加器的设计实现过程：⑴半加器的应有两个输入值，两个输出值。 a表示加数，b表示被加数，s表示半加和， co表示向高位的进位。

⑵由数字电路与逻辑设计理论知识可知 b a s ⊕=;b a co ?= 选择两个逻辑门：异或门和与门。a,b 为异 或门和与门的输入，S 为异或门的输出，C 为与门的输出。 (3)利用QuartusII 仿真实现其逻辑功能， 并生成新的半加器图形模块单元。 (4)下载到电路板，并检验是否正确。 全加器的设计实现过程：⑴全加器可以由两个半加器和一个或门构 成。全加器有三个输入值a,b,ci ，两个输 出值s,co ：a 为被加数，b 为加数，ci 为低 位向高位的进位。 ⑵全加器的逻辑表达式为： c b a s ⊕⊕= b a ci b a co ?+?⊕=)( ⑶利用全加器的逻辑表达式和半加器的逻 辑功能，实现全加器。 用3线—8线译码器（74L138）和逻辑门设计实现函数 CBA A B C A B C A B C F +++= 设计实现过程：⑴利用QuartusII 选择译码器（74L138）的图形模块

电路仿真实验报告

本科实验报告实验名称：电路仿真

实验1 叠加定理的验证 1.原理图编辑: 分别调出接地符、电阻R1、R2、R3、R4，直流电压源、直流电流源，电流表电压表（Group:Indicators, Family:VOLTMETER 或AMMETER）注意电流表和电压表的参考方向），并按上图连接； 2. 设置电路参数： 电阻R1=R2=R3=R4=1Ω，直流电压源V1为12V，直流电流源I1为10A。 3．实验步骤： 1）、点击运行按钮记录电压表电流表的值U1和I1； 2）、点击停止按钮记录，将直流电压源的电压值设置为0V，再次点击运行按钮记录电压表电流表的值U2和I2； 3）、点击停止按钮记录，将直流电压源的电压值设置为12V，

将直流电流源的电流值设置为0A，再次点击运行按钮记录电压表电流表的值U3和I3； 4.根据叠加电路分析原理,每一元件的电流或电压可以看成是每一个独立源单独作用于电路时，在该元件上产生的电流或电压的代数和。 所以，正常情况下应有U1=U2+U3,I1=I2+I3; 经实验仿真： 当电压源和电流源共同作用时，U1=-1.6V I1=6.8A. 当电压源短路即设为0V,电流源作用时，U2=-4V I2=2A 当电压源作用，电流源断路即设为0A时，U3=2.4V I3=4.8A

所以有U1=U2+U3=-4+2.4=-1.6V I1=I2+I3=2+4.8=6.8A 验证了原理 实验2 并联谐振电路仿真 2.原理图编辑: 分别调出接地符、电阻R1、R2，电容C1，电感L1，信号源V1，按上图连接并修改按照例如修改电路的网络标号； 3.设置电路参数： 电阻R1=10Ω，电阻R2=2KΩ，电感L1=2.5mH,电容C1=40uF。信号源V1设置为AC=5v，Voff=0，Freqence=500Hz。 4.分析参数设置： AC分析：频率范围1HZ—100MHZ，纵坐标为10倍频程，扫描

数字ic设计实验报告

数字集成电路设计 实验报告 实验名称二输入与非门的设计 一．实验目的 a)学习掌握版图设计过程中所需要的仿真软件

b)初步熟悉使用Linux系统 二．实验设备与软件 PC机，RedHat,Candence 三．实验过程 Ⅰ电路原理图设计 1.打开虚拟机VMware Workstation，进入Linux操作系统RedHat。 2.数据准备，将相应的数据文件拷贝至工作环境下，准备开始实验。 3.创建设计库，在设计库里建立一个schematic view，命名为，然后进入电路 图的编辑界面。 4.电路设计 设计一个二输入与非门，插入元器件，选择PDK库（xxxx35dg_XxXx）中的nmos_3p3、 pmos_3p3等器件。形成如下电路图，然后check and save，如下图。 图1.二输入与非门的电路图 5.制作二输入与非门的外观symbol Design->Create Cellview -> From Cellview，在弹出的界面，按ok后出现symbol Generation options，选择端口排放顺序和外观，然后按ok出现symbol编辑界面。按照需 要编辑成想要的符号外观，如下图。保存退出。

图2.与非门外观 6.建立仿真电路图 方法和前面的“建立schemtic view”的方法一样，但在调用单元时除了调用analogL 库中的电压源、（正弦）信号源等之外，将之前完成的二输入与非门调用到电路图中，如下图。 图3.仿真电路图 然后设置激励源电压输出信号为高电平为3.5v，低电平为0的方波信号。 7.启动仿真环境 在ADE中设置仿真器、仿真数据存放路径和工艺库，设置好后选择好要检测的信号在电路中的节点，添加到输出栏中，运行仿真得到仿真结果图。

数字通信系统设计实验报告

实验1:用 Verilog HDL 程序实现乘法器 1实验要求: (1) 编写乘法器的 Veirlog HDL 程序. (2) 编写配套的测试基准. (3) 通过 QuartusII 编译下载到目标 FPGA器件中进行验证 (4) 注意乘法逻辑电路的设计. 2 试验程序： Module multiplier(input rst,input clk,input [3:0]multiplicand, input [3:0]multiplier,input start_sig,output done_sig,output [7:0]result); reg [3:0]i; reg [7:0]r_result; reg r_done_sig; reg [7:0]intermediate; always @ ( posedge clk or negedge rst ) if( !rst ) begin i<=4'b0; r_result<=8'b0; end else if(start_sig) begin case(i) 0: begin intermediate<={4'b0,multiplicand}; r_result<=8'b0; i<=i+1; end 1,2,3,4: begin if(multiplier[i-1]) begin r_result<=r_result+intermediate; end intermediate<={intermediate[6:0],1'b0}; i<=i+1; end 5: begin r_done_sig<=1'b1;

i<=i+1; end 6: begin r_done_sig<=1'b0; i<=1'b0; end endcase end assign result=r_done_sig?r_result:8'bz; assign done_sig=r_done_sig; endmodule3 测试基准： `timescale 1 ps/ 1 ps module multiplier_simulation(); reg clk; reg rst; reg [3:0]multiplicand; reg [3:0]multiplier; reg start_sig; wire done_sig; wire [7:0]result; /***********************************/ initial begin rst = 0; #10; rst = 1; clk = 1; forever #10 clk = ~clk; end /***********************************/ multiplier U1 ( .clk(clk), .rst(rst), .multiplicand(multiplicand), .multiplier(multiplier), .result(result), .done_sig(done_sig), .start_sig(start_sig) ); reg [3:0]i; always @ ( posedge clk or negedge rst ) if( !rst )

数字秒表的设计与实现实验报告

电子科技大学《数字秒表课程设计》 姓名: xxx 学号： 学院： 指导老师：xx

摘要 EDA技术作为电子工程领域的一门新技术，极大的提高了电子系统设计的效率和可靠性。文中介绍了一种基于FPGA在ISE10.1软件下利用VHDL语言结合硬件电路来实现数字秒表的功能的设计方法。采用VHDL硬件描述语言，运用ModelSim等EDA仿真工具。该设计具有外围电路少、集成度高、可靠性强等优点。通过数码管驱动电路动态显示计时结果。给出部分模块的VHDL源程序和仿真结果,仿真结果表明该设计方案的正确,展示了VHDL语言的强大功能和优秀特性。 关键词：FPGA, VHDL, EDA, 数字秒表

目录 第一章引言 (4) 第二章设计背景 (5) 2.1 方案设计 (5) 2.2 系统总体框图 (5) 2.3 -FPGA实验板 (5) 2.4 系统功能要求 (6) 2.5 开发软件 (6) 2.5.1 ISE10.1简介 (6) 2.5.2 ModelSim简介 (6) 2.6 VHDL语言简介 (7) 第三章模块设计 (8) 3.1 分频器 (8) 3.2 计数器 (8) 3.3 数据锁存器 (9) 3.4 控制器 (9) 3.5 扫描控制电路 (10) 3.6 按键消抖电路 (11) 第四章总体设计 (12) 第五章结论 (13) 附录 (14)

第一章引言 数字集成电路作为当今信息时代的基石，不仅在信息处理、工业控制等生产领域得到普及应用，并且在人们的日常生活中也是随处可见，极大的改变了人们的生活方式。面对如此巨大的市场，要求数字集成电路的设计周期尽可能短、实验成本尽可能低，最好能在实验室直接验证设计的准确性和可行性，因而出现了现场可编程逻辑门阵列FPGA。对于芯片设计而言，FPGA的易用性不仅使得设计更加简单、快捷，并且节省了反复流片验证的巨额成本。对于某些小批量应用的场合，甚至可以直接利用FPGA实现，无需再去订制专门的数字芯片。文中着重介绍了一种基于FPGA利用VHDL硬件描述语言的数字秒表设计方法，在设计过程中使用基于VHDL的EDA工具ModelSim对各个模块仿真验证，并给出了完整的源程序和仿真结果。

杭电通信系统课程设计报告实验报告

通信系统课程设计实验报告 XX：田昕煜 学号：13081405 班级：通信四班 班级号：13083414 基于FSK调制的PC机通信电路设计

一、目的、容与要求 目的: 掌握用FSK调制和解调实现数据通信的方法,掌握FSK调制和解调电路中相关模块的设计方法。初步体验从事通信产品研发的过程. 课程设计任务：设计并制作能实现全双工FSK调制解调器电路，掌握用Orcad Pspice、Protel99se进行系统设计及电路仿真。 要求：合理设计各个电路，尽量使仿真时的频率响应和其他参数达到设计要求。尽量选择符合标称值的元器件构成电路，正确完成电路调试。 二、总体方案设计 信号调制过程如下： 调制数据由信号发生器产生（电平为TTL，波特率不超过9600Baud），送入电平/幅度调整电路完成电平的变换，再经过锁相环（CD4046）,产生两个频率信号分别为30kHz和40kHz（发“1”时产生30kHz方波，发“0”时产生40kHz方波），再经过低通滤波器2，变成平滑的正弦波，最后通过线圈实现单端到差分信号的转换。

信号的解调过程如下： 首先经过带通滤波器1，滤除带外噪声，实现信号的提取。在本设计中FSK 信号的解调方式是过零检测法。所以还要经过比较器使正弦信号变成方波，再经过微分、整流电路和低通滤波器1实现信号的解调，最后经过比较器使解调信号成为TTL电平。在示波器上会看到接收数据和发送数据是一致的。 各主要电路模块作用： 电平/幅度调整电路：完成TTL电平到VCO控制电压的调整； VCO电路：在控制电压作用下，产生30KHz和40KHz方波； 低通2：把30KHz、40KHz方波滤成正弦波； 线圈：完成单端信号和差分信号的相互转换； 带通1：对带外信号抑制，完成带信号的提取； 限放电路：正弦波整形成方波，同时保留了过零点的信息； 微分、整流、脉冲形成电路：完成信号过零点的提取； 低通1：提取基带信号，实现初步解调； 比较器：把初步解调后的信号转换成TTL电平 三、单元电路设计原理与仿真分析 (1)带通1(4阶带通)-- 接收滤波器（对带外信号抑制，完成带信号的提取） 要求通带：26KHz—46KHz，通带波动3dB； 阻带截止频率：fc＝75KHz时，要求衰减大于10dB。经分析，二级四阶巴特沃斯带通滤波器来提取信号。 具体数值和电路见图1仿真结果见图2。

数字电路实验Multisim仿真

实验一 逻辑门电路 一、与非门逻辑功能的测试 74LS20（双四输入与非门） 仿真结果 二、 或非门逻辑功能的测试 74LS02（四二输入或非门） 仿真结果： 三、与或非门逻辑功能的测试 74LS51（双二、三输入与或非门） 仿真结果： 四、异或门逻辑功能的测试 74LS86（四二输入异或 门）各一片 仿真结果： 二、思考题 1. 用一片74LS00实现Y = A+B 的逻辑功能 ； 2. 用一片74LS86设计 一个四位奇偶校验电路； 实验二 组合逻辑 电路 一、分析半加器的逻辑功能 二. 验证

的逻辑功能 4.思考题 （1）用两片74LS138 接成四线-十六线译码器 0000 0001 0111 1000 1111 （2）用一片74LS153接成两位四选一数据选择器； （3）用一片74LS153一片74LS00和接成一位全加器 （1）设计一个有A、B、C三位代码输入的密码锁（假设密码是011），当输入密码正确时，锁被打开（Y1=1），如果密码不符，电路发出报警信号（Y2=1）。 以上四个小设计任做一个，多做不限。 还可以用门电路搭建 实验三触发器及触发器之间的转换 1.D触发器逻辑功能的测试(上升沿) 仿真结果; 2.JK触发器功能测试（下降沿） Q=0 Q=0略

3.思考题： （1） （2） （3）略 实验四寄存器与计数器 1.右移寄存器（74ls74 为上升沿有效） 2.3位异步二进制加法，减法计数器（74LS112 下降沿有效） 也可以不加数码显示管 3.设计性试验 （1）74LS160设计7进制计数器（74LS160 是上升沿有效，且异步清零，同步置数）若采用异步清零： 若采用同步置数： （2）74LS160设计7进制计数器 略 （3）24进制 83进制 注意：用74LS160与74LS197、74LS191是完全不一样的 实验五555定时器及其应用 1.施密特触发器

数字ic设计经验分享

摘要:随着数字电路设计的规模以及复杂程度的提高，对其进行设计所花费的时间和费用也随之而提高。根据近年来的统计，对数字系统进行设计所花的时间占到了整个研发过程的60%以上。所以减少设计所花费的实践成本是当前数字电路设计研发的关键，这就必须在设计的方法上有所突破。 关键词:数字系统；IC；设计 一、数字IC设计方法学 在目前CI设计中，基于时序驱动的数字CI设计方法、基于正复用的数字CI设计方法、基于集成平台进行系统级数字CI设计方法是当今数字CI设计比较流行的3种主要设计方法，其中基于正复用的数字CI设计方法是有效提高CI设计的关键技术。它能解决当今芯片设计业所面临的一系列挑战:缩短设计周期，提供性能更好、速度更快、成本更加低廉的数字IC芯片。 基于时序驱动的设计方法，无论是HDL描述还是原理图设计，特征都在于以时序优化为目标的着眼于门级电路结构设计，用全新的电路来实现系统功能;这种方法主要适用于完成小规模ASIC的设计。对于规模较大的系统级电路，即使团队合作，要想始终从门级结构去实现优化设计，也很难保证设计周期短、上市时间快的要求。 基于PI复用的数字CI设计方法，可以满足芯片规模要求越来越大，设计周期要求越来越短的要求，其特征是CI设计中的正功能模块的复用和组合。采用这种方法设计数字CI，数字CI包含了各种正模块的复用，数字CI的开发可分为模块开发和系统集成配合完成。对正复用技术关注的焦点是，如何进行系统功能的结构划分，如何定义片上总线进行模块互连，应该选择那些功能模块，在定义各个功能模块时如何考虑尽可能多地利用现有正资源而不是重新开发，在功能模块设计时考虑怎样定义才能有利于以后的正复用，如何进行系统验证等。 基于PI复用的数字CI的设计方法，其主要特征是模块的功能组装，其技术关键在于如下三个方面:一是开发可复用的正软核、硬核;二是怎样做好IP复用，进行功能组装，以满足目标CI的需要;三是怎样验证完成功能组装的数字CI是否满足规格定义的功能和时序。 二、典型的数字IC开发流程 典型的数字CI开发流程主要步骤包含如下24方面的内容: (1)确定IC规格并做好总体方案设计。 (2)RTL代码编写及准备etshtnehc代码。 (3)对于包含存储单元的设计，在RTL代码编写中插入BIST(内建自我测试)电路。 (4)功能仿真以验证设计的功能正确。 (5)完成设计综合，生成门级网表。 (6)完成DFT(可测试设计)设计。 (7)在综合工具下完成模块级的静态时序分析及处理。 (8)形式验证。对比综合网表实现的功能与TRL级描述是否一致。 (9)对整个设计进行Pre一layout静态时序分析。 (10)把综合时的时间约束传递给版图工具。 (11)采样时序驱动的策略进行初始化nooprlna。内容包括单元分布，生成时钟树 (12)把时钟树送给综合工具并插入到初始综合网表。 (13)形式验证。对比插入时钟树综合网表实现的功能与初始综合网表是否一致。 (14)在步骤(11)准布线后提取估计的延迟信息。 (15)把步骤(14)提取出来的延迟信息反标给综合工具和静态时序分析工具。 (16)静态时序分析。利用准布线后提取出来的估计延时信息。

通信系统仿真实验报告(DOC)

通信系统实验报告——基于SystemView的仿真实验 班级： 学号： 姓名： 时间：

目录 实验一、模拟调制系统设计分析 -------------------------3 一、实验内容-------------------------------------------3 二、实验要求-------------------------------------------3 三、实验原理-------------------------------------------3 四、实验步骤与结果-------------------------------------4 五、实验心得------------------------------------------10 实验二、模拟信号的数字传输系统设计分析------------11 一、实验内容------------------------------------------11 二、实验要求------------------------------------------11 三、实验原理------------------------------------------11 四、实验步骤与结果------------------------------------12 五、实验心得------------------------------------------16 实验三、数字载波通信系统设计分析------------------17 一、实验内容------------------------------------------17 二、实验要求------------------------------------------17 三、实验原理------------------------------------------17 四、实验步骤与结果------------------------------------18 五、实验心得------------------------------------------27

数字系统设计软件实验报告

实验一QuartusⅡ9.1软件的使用 一、实验目的： 1、通过实现书上的例子，掌握QUARTUSII9.1软件的使用； 2、编程实现3-8译码电路以掌握VHDL组合逻辑的设计以及QUARTUSII9.1软件的使用。 二、实验流程： 1、仔细阅读书上的操作指南，学会在QuartusⅡ9.1中创建新的工程，创建过程如下所示： 1）、建立新设计项目： ①启动QuartusⅡ9.1软件，在软件的管理器窗口选File下拉菜单，即File→New Project Wizard，则出现新建工程向导窗口。如下所示： ②点击Next按钮，将弹出新建工程设置窗口，如下图所示。在新建工程设置窗口中设置好工程的存放路径、工程名称等。

③点击Next进入添加文件窗口，如下图。由于尚未创建文件，跳过该步骤。 ④点击Next按钮，进入选择目标芯片窗口。在这里我们选择Cyclone系列的EP1C6Q240C8，如下图：

⑤点击Next按钮，进入EDA工具设置窗口，通常选择默认的“None”，表示选择QuartusⅡ自带的仿真器和综合器。如下图： ⑥点击Next按钮，弹出New Project Wizard概要对话框，在这个窗口中列出了所有前面设置的结果。若有错误则点击Back回去修改，否则点击Finish结束，即完成新工程的设定工作。如下图：

2）、文本设计输入： ①在QuartusⅡ主界面菜单栏中选择File下拉菜单中的New，弹出新建设计文件窗口，选择VHDL File项，点击OK按钮即可打开VHDL文本编辑窗口，其默认文件名为“Vhdl.vhd”。 ②出现文本编辑窗口后，我们可以直接在空白界面中键入所设计的VHDL文本。这时我们将书本中的程序输入到文本编辑环境中去。程序如下： library IEEE; use IEEE.std_logic_1164.all; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity count10 is port(clk,load,en:in std_logic; data_in:in std_logic_vector(3 downto 0); seg:out std_logic_vector(6 downto 0)); end count10; architecture beha of count10 is signal qout:std_logic_vector(3 downto 0); signal q_temp:std_logic_vector(3 downto 0); begin process(clk,load) begin

实验三 Matlab的数字调制系统仿真实验(参考)

成都理工大学实验报告 课程名称：数字通信原理 姓名：__________________学号：______________ 成绩：____ ___ 实验三Matlab的数字调制系统仿真实验（参考） 1 数字调制系统的相关原理 数字调制可以分为二进制调制和多进制调制，多进制调制是二进制调制的推广，主要讨论二进制的调制与解调，简单讨论一下多进制调制中的差分相位键控调制（M-DPSK）。 最常见的二进制数字调制方式有二进制振幅键控（2-ASK）、移频键控（2-FSK）和移相键控（2-PSK 和2-DPSK）。下面是这几种调制方式的相关原理。 1.1 二进制幅度键控（2-ASK） 幅度键控可以通过乘法器和开关电路来实现。载波在数字信号1 或0 的控制下通或断，在信号为1 的状态载波接通，此时传输信道上有载波出现；在信号为0 的状态下，载波被关断，此时传输信道上无载波传送。那么在接收端我们就可以根据载波的有无还原出数字信号的1 和0。 幅移键控法(ASK)的载波幅度是随着调制信号而变化的，其最简单的形式是，载波在二进制调制信号控制下通断，此时又可称作开关键控法(OOK)。多电平MASK调制方式是一种比较高效的传输方式，但由于它的抗噪声能力较差，尤其是抗衰落的能力不强，因而一般只适宜在恒参信道下采用。 2-ASK 信号功率谱密度的特点如下： （1）由连续谱和离散谱两部分构成；连续谱由传号的波形g(t)经线性调制后决定，离散谱由载波分量决定； （2）已调信号的带宽是基带脉冲波形带宽的二倍。 1.2 二进制频移键控（2-FSK） 数字频率调制又称频移键控（FSK），二进制频移键控记作2FSK。数字频移键控是用载波的频率来传送数字消息，即用所传送的数字消息控制载波的频率。2FSK

集成电路设计课程实验报告

VLSI设计课程实验报告 一、第一题 1、实验要求 从L-Edit的spr/examplel/lightslb.tdb库中研究一个六管电路，将其还原成CMOS电路结构并说明逻辑功能。 我们选择三输入的或非门作为讨论对象。 2、三输入的或非门的版图 图1 三输入或非门的版图

3、版图的分析 如图1，从左到右上面的三个MOS管分别标记为M1、M2和M3，下面的三个为M4、M5和M6。其中粉红色的三个长方形为栅极，分别连接输入信号A、B和C。黑色的接触孔连接第一层金属和MOS管有源区，白色的接触孔连接第一层金属和第二层金属。观察下面的三个MOS管，M4源极接地，漏极接OUT；M5和M4公用一个漏极，M5源极接地；M6和M5公用一个源极，漏极接OUT，即M4、M5和M6并联。同理，可分析出M1、M2和M3串联到电源。所以，版图为3输入的或非门。 在Ledit下执行Tools/Extract命令，即可将版图提取为网表文件，可知六个晶体管的L=2um，W=28um，PMOS管的衬底都接电源，NMOS管的衬底都接地。4、三输入或非门电路图 图2 三输入或非门的电路图

二、第二题 1、实验要求 基于CSMC0.6um dpdm CMOS工艺规则以及SPICE参数，画出一个CMOS 反向器，要求P管的沟道宽度是N管的3倍，并在输入激励的tr为500ps，tf为300ps时，用T-SPICE进行模拟，并分别给出负载Cl为0.01pf和1pf时的反向器延时tr和tf。 2、电路图 图3 反相器的电路图 参数设置： NMOS L=0.6u W=3u AD=5.7p PD=9.8u AS=5.7p PS=9.8u PMOS L=0.6u W=9u AD=17.1p PD=21.8u AS=30.06p PS=25.4u 电源电压为5V，输入信号的高低电平分别为 5V，0V 3、绘制的版图

通信综合实训系统实验报告

. 通信综合实训系统实验 （程控交换系统实验） 学生姓名 学号 专业班级通信工程班 指导老师 年月日

实验1 局内呼叫处理实验 一、实验目的 1.通过对模拟用户的呼叫追踪，加深对程控交换机呼叫处理过程的理解； 2.掌握程控交换机配置数据的意义及原理； 3.根据设计要求，完成对程控交换机本局数据的配置。 二、实验内容 1.学习ZXJ10程控交换机本局数据配置方法； 2.模拟用户动态跟踪，深入分析交换机呼叫流程； 3.按照实验指导书的步骤配置本局数据，电话号码7000000～7000023分配到ASLC板 卡的0～23端口，并用7000000拨打7000001电话，按照实验指导书方法创建模拟用户呼叫跟踪，观察呼叫动态迁移，理解单模块呼叫流程。 4.本局数据配置需要配置如下： 局信息配置 局容量数据配置 交换局配置 物理配置 号码管理、号码分析 三、实验仪器 程控交换机1套 维护终端若干 电话机若干 四、实验步骤 （一）、启动后台维护控制中心 启动程控交换机网管终端计算机，点击桌面快捷方式的，启动后的维护控制中心如下图2-1(利用众友开发软件CCTS可省略该步骤)： （二）、启动操作维护台 选中后台维护系统控制中心，单击右键，选中【启动操作维护平台】,出现如下的对话框，输入操作员名【SYSTEM】,口令为空，单击【确定】后，将会登陆操作维护系统。

（三）、告警局配置 打开“系统维护（C）”----“告警局配置（B）”,点击“局信息配置（B）”后，弹出如下界面。 输入该局的区号532，局号1，然后点击【写库】。 (四)、局容量数据配置 打开【基本数据管理】－【局容量数据配置】,点击后弹出如下操作界面（分别进行全局容量、各模块容量进行规划设置），点击【全局规划】,出现如下的对话框. 点击【全部使用建议值】,当前值自动填上系统默认的数值，点击【确定】后返回容量规划界面，点击【增加】, 模块号2，MP内存128，普通外围、远端交换模块，填写完，点击【全部使用建议值】。 （五）、交换局配置 在后台维护系统打开［数据管理→基本数据管理→交换局配置］弹出如下的对话框，按照图示，只填写【本交换局】－【交换局配置数据】，点击设置。 （六）、物理配置 在后台维护系统打开［数据管理→基本数据管理→物理配置］:

数字电路与系统设计实验报告

数字电路与系统设计实验报告 学院： 班级： 姓名：

实验一基本逻辑门电路实验 一、实验目的 1、掌握TTL与非门、与或非门和异或门输入与输出之间的逻辑关系。 2、熟悉TTL中、小规模集成电路的外型、管脚和使用方法。 二、实验设备 1、二输入四与非门74LS00 1片 2、二输入四或非门74LS02 1片 3、二输入四异或门74LS86 1片 三、实验内容 1、测试二输入四与非门74LS00一个与非门的输入和输出之间的逻辑关系。 2、测试二输入四或非门74LS02一个或非门的输入和输出之间的逻辑关系。 3、测试二输入四异或门74LS86一个异或门的输入和输出之间的逻辑关系。 四、实验方法 1、将器件的引脚７与实验台的“地（GND）”连接，将器件的引脚１４与实验台的十5Ｖ连接。 2、用实验台的电平开关输出作为被测器件的输入。拨动开关，则改变器件的输入电平。 3、将被测器件的输出引脚与实验台上的电平指示灯(LED)连接。指示灯亮表示输出低电平（逻辑为０），指示灯灭表示输出高电平（逻辑为1）。 五、实验过程 1、测试74LS00逻辑关系 （1）接线图（图中Ｋ1、Ｋ2接电平开关输出端，LED0是电平指示灯） （2）真值表 2、测试74LS02逻辑关系

（1）接线图 （2）真值表 3、测试74LS86逻辑关系接线图 （1）接线图 （2）真值表 六、实验结论与体会 实验是要求实践能力的。在做实验的整个过程中，我们首先要学会独立思考，出现问题按照老师所给的步骤逐步检查，一般会检查处问题所在。实在检查不出来，可以请老师和同学帮忙。

实验二逻辑门控制电路实验 一、实验目的 1、掌握基本逻辑门的功能及验证方法。 2、掌握逻辑门多余输入端的处理方法。 3、学习分析基本的逻辑门电路的工作原理。 二、实验设备 1、基于CPLD的数字电路实验系统。 2、计算机。 三、实验内容 1、用与非门和异或门安装给定的电路。 2、检验它的真值表，说明其功能。 四、实验方法 按电路图在Quartus II上搭建电路，编译，下载到实验板上进行验证。 五、实验过程 1、用３个三输入端与非门IC芯片74LS10安装如图所示的电路。 从实验台上的时钟脉冲输出端口选择两个不同频率（约7khz和14khz）的脉冲信号分别加到X0和X1端。对应B和S端数字信号的所有可能组合，观察并画出输出端的波形，并由此得出S和B（及/Ｂ）的功能。 2、实验得真值表