数字系统设计综合实验报告

数字系统设计综合实验报告

实验名称：1、加法器设计

2、编码器设计

3、译码器设计

4、数据选择器设计

5、计数器设计

6、累加器设计

7、交通灯控制器设计

班级：

姓名：

学号：

指导老师：

实验1 加法器设计

1）实验目的

（1）复习加法器的分类及工作原理。

（2）掌握用图形法设计半加器的方法。

（3）掌握用元件例化法设计全加器的方法。

（4）掌握用元件例化法设计多位加法器的方法。

（5）掌握用Verilog HDL语言设计多位加法器的方法。

（6）学习运用波形仿真验证程序的正确性。

（7）学习定时分析工具的使用方法。

2）实验原理

加法器是能够实现二进制加法运算的电路，是构成计算机中算术运算电路的基本单元。目前，在数字计算机中，无论加、减、乘、除法运算，都是化为若干步加法运算来完成的。加法器可分为1位加法器和多位加法器两大类。1位加法器有可分为半加器和全加器两种，多位加法器可分为串行进位加法器和超前进位加法器两种。

（1）半加器

如果不考虑来自低位的进位而将两个1位二进制数相加，称半加。实现半加运算的电路则称为半加器。若设A和B是两个1位的加数，S 是两者相加的和，C是向高位的进位。则由二进制加法运算规则可以得到。

（2）全加器

在将两个1位二进制数相加时，除了最低位以外，每一位都应该考虑来自低位的进位，即将两个对应位的加数和来自低位的进位三个数相加，这种运算称全加。实现全加运算的电路则称为全加器。

若设A、B、CI分别是两个1位的加数、来自低位的进位，S是相加的和，C是向高位的进位。则由二进制加法运算规则可以得到：3）实验内容及步骤

（1）用图形法设计半加器，仿真设计结果。

（2）用原件例化的方法设计全加器，仿真设计结果

（3）用原件例化的方法设计一个4为二进制加法器，仿真设计结果，进行定时分析。

（4）用Verilog HDL语言设计一个4为二进制加法器，仿真设计结果，进行定时分析。

（5）分别下载用上述两种方法设计4为加法器，并进行在线测试。

4)设计

1）用图形法设计的半加器，如下图1所示，由其生成的符号如图2

所示。

2）用元件例化的方法设计的全加器如图3所示，由其生成的符号如图4所示。

图三：

图四：

5）全加器时序仿真波形如图下图所示

6）心得体会：

第一次做数字系统设计实验，老师给我们讲了用图形法设计的全过程。在这次过程中，我进一步加强对理论知识的学习，将理论与实践结合起来。实验过程中遇到了一个小问题是生成半加器符号，后来发现缺了File/Create Default这一步。通过这一次的失误，我明白了做事要认真！最后将实验做出来了，体味了成功的喜悦！通过这次实验我复习了加法器的分类及工作原理，

并掌握了用图形法设计半加器的方法，掌握了用元件例化法设计全加器的方法，掌握了用元件例化法设计多位加法器的方法，掌握了用Verilog HDL语言设计多位加法器的方法，学习了运用波形仿真验证程序的正确性，学习定时分析工具的使用方法。

实验2 编码器设计

1）实验目的

（1）复习编码器的构成及工作原理。

（2）掌握用Verilog HDL语言设计编码器的方法。

（3）掌握用图形法设计优先编码器的方法。

（4）掌握用Verilog HDL语言设计优先编码器的方法。

（5）进一步学习运用波形仿真验证程序的正确性。

2）实验原理

编码器（Encoder）的逻辑功能是将输入的每一个高、低电平信号编成一个对应的二进制代码。目前，经常使用的编码器有普通编码器和优先编码器两类。

（1）普通编码器

在普通编码器中，任何时刻只允许输入一个编码信号，否则输出将发生混乱。图2.2.1是3位二进制编码器框图，它的输入是I0~I7八个高电平信号，输出是3位二进制代码Y2、Y1、Y0,为此，又称为8线-3线编码器。其输出与输入的对应关系如表2.2.1所示。

（2）优先编码器

在优先编码器（Priority Encoder）中，允许同时输入两个以上的编码信号。不过在设计优先编码器时已将所有的输入信号按优先顺序进行排队，当几个输入信号同时出现时，只对其中优先权最高的一个进行编码。优先编码器经常用于具有优先级处理的数字系统中，例如，中断管理系统通常用优先编码器实现。8线-3线优先编码器74147的真值表如表2.2.2所示。

3)实验内容及步骤

（1）用Verilog HDL语言设计8线——3线普通编码器，仿真设计结果。

（2）用图形法设计实现74148功能的优先编码器，仿真设计结果，进行定时分析。

（3）用Verilog HDL语言设计8线——3线优先编码器，仿真设计结果，进行定时分析。

（4）分别下载用上述两种方法所设计的优先编码器，并进行在线测试。

2）用图形法设计的优先编码器74148原理图如下：

4）优化编码器功能仿真波形如下图：

5）心得体会：

这一次做数电学过的优先编码器，感觉还是很轻松的。在实验过程中没怎么遇到太大的问题，感觉就是速度慢了一点，说明平时训练的少，所以我就想平时还需多练习，在确保正确的前提下，再提高速度！通过这次实验我复习编码器的构成及工作原理，掌握了用Verilog HDL 语言设计编码器的方法，掌握了用图形法设计优先编码器的方法，掌握了用Verilog HDL语言设计优先编码器的方法，进一步学习运用波形仿真验证程序的正确性。

实验3 译码器设计

1）实验目的

（1）复习二进制译码器及显示译码器的构成及工作原理。

（2）掌握用Verilog HDL语言设计二进制译码器的方法。

（3）掌握用Verilog HDL语言设计显示译码器的方法。

（4）进一步学习运用波形仿真验证程序的正确性。

2）实验原理

译码器是数字系统中常用的组合逻辑电路，其逻辑功能是将每个输入的二进制代码译成对应的高、低电平信号并输出。译码是编码的反操作。常用的译码器电路有二进制译码器、二-十进制译码器和显示译码器三类。

（1）3线-8线译码器是二进制译码器的一种。其输入为一组3位二进制代码，而输出则是一路高、低电平信号。图2.3.1是3线-8线译码器74138的逻辑框图。其中，A2、A1、A0为3位二进制代码输入

端，Y0’~Y7’是8个输出端，S1、S2’、S3’为3个输入控制端。它们之间的关系如表2.3.1所示。

（2）七段数码显示译码器

为了能以十进制数码直观地显示数字系统的运行数据，目前广泛使用七段数码显示译码器来显示字符，因这种字符显示器由七段可发光的线段拼合而成，又称为七段数码管。

半导体数码管的每条线段都是一个发光二极管。如果七个发光二极管的公共端是阴极并且接在一起，则称为共阴极数码管，反之，称为共阳极数码管。

半导体数码管可以用TTL或CMOS集成电路直接驱动。为此，就需要使用显示译码器将BCD代码译成数码管所需要的驱动信号，以便数码管以十进制数字显示出BCD代码所表示的数值。如图2.3.2所示。

3)实验内容及步骤

（1）用Verilog HDL语言设计3线——8线译码器，仿真设计结果。（2）用Verilog HDL语言设计七段数码显示译码器，仿真设计结果，进行定时分析。

（3）下载七段数码显示译码器，并进行在线测试。

用Verilog HDL语言设计的七段数码显示译码器程序decoder4_7如下：

module decoder4_7(a,b,c,d,e,f,g,D3,D2,D1,D0);

output a,b,c,d,e,f,g;

input D3,D2,D1,D0;

reg a,b,c,d,e,f,g;

always @(D3 or D2 or D1 or D0)

begin

case({D3,D2,D1,D0})

0:{a,b,c,d,e,f,g}=7'b1111110;1:{a,b,c,d,e,f,g}=7'b0110000; 2:{a,b,c,d,e,f,g}=7'b1101101;3:{a,b,c,d,e,f,g}=7'b1111001; 4:{a,b,c,d,e,f,g}=7'b0110011;5:{a,b,c,d,e,f,g}=7'b1011011; 6:{a,b,c,d,e,f,g}=7'b1011111;7:{a,b,c,d,e,f,g}=7'b1110000; 8:{a,b,c,d,e,f,g}=7'b1111111;9:{a,b,c,d,e,f,g}=7'b1111011; default:{a,b,c,d,e,f,g}=7'bx;

endcase

end

endmodule

3）七段数码显示译码器的功能仿真波形如下图：

4）心得体会：

这次老师教了我们新的一种数字系统设计方式，用Verilog HDL语言来设计，刚开始有一点生疏，经过和同学们交流讨论下，顺利的完成了实验。实验过程中遇到了一些问题：输入代码时，出现漏字母，没区分大小写等等。实验效率和实验水平还待在平时加强练习，总结反思。通过这次实验我复习了二进制译码器及显示译码器的构成及工作原理，掌握了用Verilog HDL语言设计二进制译码器的方法，掌握了用Verilog HDL语言设计显示译码器的方法，进一步学习运用波形仿真验证程序的正确性。

实验4 数据选择器设计

1）实验目的

（1）复习数据选择器的构成及工作原理。

（2）掌握用Verilog HDL语言设计数据选择器的方法。

（3）进一步加深对仿真结果和仿真过程的理解。

2）实验原理

数据选择器又叫多路开关，简称MUX（Multiplexer）.数据选择器的逻辑功能是在地址选择信号的控制下，从多路数据中选择一路数据作为输出信号，数据选择器原理示意图如图2.4.1所示。常用的数据选择器有双四选一数据选择器74153、八选一数据选择器74151。其中，74151的逻辑图如图2.4.2所示，其真值表如表2.4.1所示。

3)实验内容及步骤

（1）用Verilog HDL语言设计四选一数据选择器，仿真设计结果。（2）用Verilog HDL语言设计实现74151功能的数据选择器，仿真设计结果。

（3）下载74151数据选择器，并进行在线测试。

module mux4_1(out,in0,in1,in2,in3,sel);

output out;input in0,in1,in2,in3;

input[1:0] sel;

reg out;

always @(in0 or in1 or in2 or in3 or sel)

begin

if(sel==2'b00) out=in0;

else if(sel==2'b01) out=in1;

else if(sel==2'b10) out=in2;

else out=in3;

end

Endmodule

3）四选一数据选择器的功能仿真波形如下图：

4）心得体会：

这次实验，我是在上课之前做好的，心里还是很有把握的！输入的代码经软件检查都没有问题，只是在实验过程中有一个问题没有解决，就是在做仿真图形时，sel的输入波形不会输入，经过自己看书解决了这个问题，就是在做图形仿真界面选时钟周期赋值，并将value赋予B11。通过这次实验我感到无比的自豪，也对这实验有了点自信！通过这次实验我复习了数据选择器的构成及工作原理，掌握了用Verilog HDL语言设计数据选择器的方法，进一步加深对仿真结果和仿真过程的理解。

实验5 计数器设计

一、实验目的：

1、复习计数器的构成及工作原理；

2、掌握用Verilog HDL 语言设计计数器的方法；

3、掌握用图形法设计计数器的方法；

4、进一步掌握时序逻辑电路的仿真方法。

二、实验原理：

计数器是数字系统中使用最多的时序电路。计数器最常见的用途是能对时钟脉冲进行计数。按计数器的计数容量来分类，计数器可分为二进制计数器、十进制计数器、任意进制的计数器三类，其中，二进制计数器的模值等于2……n（n为触发器个数）。可以用已有固定进制的计数器通过外电路的不同连接方式来构成任意进制的计数器，

具体有反馈清零、反馈置数、同步级联（并行连接）、异步连接（串行连接）、整体置零、整体置数等方式。常见的计数器芯片有74160(十进制)、74161（4位二进制）、74192（双时钟可逆十进制）等。

3)实验内容及步骤

（1）用图形法设计一个十进制计数器，仿真设计结果。

（2）用Verilog HDL语言设计一个十进制计数器（要求加法计数；时钟上升沿触发；异步清零，低电平有效；同步置数，高电平有效），并进行仿真验证。

（3）下载所设计的十进制计数器，并进行在线测试。

1）用图形法设计的十进制计数器如下图所示

2）用Verilog HDL语言描述的十进制计数器程序count10.v如下：module count10(clk,d,clr,load,out);

input clk,clr,load;

input [3:0] d;

output [3:0] out;

reg [3:0] out;

always @(posedge clk or negedge clr)

begin if(! clr)out <=0;

else if(load) out<=d;

else if(out==9) out<=0;

else out<=out+1; end

endmodule

3）十进制计数器的功能仿真波形如下图所示：

4）心得体会：

这次实验没有什么难度，用图形法或Verilog HDL语言做都可以，用图形法做的时候存在了一个小错误，总线用错了，最后在同学的帮助下完成了实验。在提高自己实验效率和实验水平上，我决定在课余之时多练习，以培养自己兴趣，希望自己在实验上更上一层楼！通过这次实验我复习了计数器的构成及工作原理，掌握了用Verilog HDL 语言设计计数器的方法，掌握了用图形法设计计数器的方法，进一步掌握了时序逻辑电路的仿真方法。

实验6 累加器设计

一、实验目的：

1、了解累加器的工作原理；

2、掌握多成次结的设计思路；

3、掌握综合应用原理图和文本相结合的设计方法。

二、实验原理：

在运算器中，专门存放算术或逻辑运算的一个操作数和运算结果的寄存器被称为累加器。他能进行加、减、读出、移位、循环移位和求补等操作，是运算器的主要组成部分。累加器的主要功能是对数据进行累加，并可以暂时运算结果。

本实验要求设计一个简易的8位累加器ACC，用于对输入的8位数据进行累加。可以把累加器分为两个模块：一个是8位全加器，一个是8位寄存器。全加器负责对不断输入的数据和进位进行累加，寄

存器负责暂存累加和，把累加和输出并反馈到累加器输入端，以进行下一次的累加。划分好模块后，再把每个模块的端口和连接关系设计完毕，就可以设计各个功能模块了。

3)实验内容及步骤

（1）用Verilog HDL语言分别设计8位全加器和8位寄存器，生成符号，并分别进行仿真验证。

（2）用图形法设计8位累加器，生成符号，并进行仿真验证。（3）下载该累加器，并进行在线测试。

(4)设计

1）用Verilog HDL语言设计的8位加法器add8.v如下图，由其生成的符号如图1所示：

module add8(sum,cout,a,b,cin);

output[7:0] sum;

output cout;

input[7:0] a,b;

input cin;

assign {cout,sum}=a+b+cin;

Endmodule

图一：8位加法器的符号

《管理信息系统》课程设计实验报告

《管理信息系统》课程设计实验报告 课程名称：管理信息系统 指导老师： ******* 院系：商学院 专业班级： ******** 姓名： ******** 学号： ******** 实验日期： 2011.7.11 实验地点：一机房

《管理信息系统》课程设计任务书 一．课程设计目的及意义： 《管理信息系统》课程设计是在完成《管理信息系统》课程学习之后的一次实践性教 学，是本课程理论知识的一次综合运用。通过本课程设计，能够进一步加深对信息、信息系 统、管理信息系统等基础理论知识的理解，能初步掌握结构化的生命周期法、面向对象法等 系统工程方法，进一步加强熟练应用管理信息系统的操作技能，并能够借助于管理信息系统 解决实际问题。 二．课程设计要求： 1．本课程设计时间为一周。 2．本课程设计以教学班为单位进行上机操作及实验。 3．按照任务要求完成课程设计内容。 三．课程设计任务要求： 1．任务内容：进入山东轻工业学院主页，在“网络资源”区域进入“网络教学平台”，输入各自的用户名和密码（学生学号及密码），进入本网络教学平台系统，在充分熟悉本系统 的前提下，完成下列任务要求。 2．任务要求： ①按照课程讲解的系统分析步骤和理论对本系统进行系统分析。 ②绘制不少于 3 个的主要业务流程图。 ③描述上述主要业务流程图的逻辑处理功能。 ④分析本系统的优缺点，提出改进意见，并描述改进的逻辑处理功能，绘制业务流 程图。 四．课程设计评分标准： 按照《管理信息系统课程设计大纲》的要求，本课程 1 学分，采用百分制计分，其中 任务要求②占30 分，任务要求③占30 分，任务要求④占30 分，考勤及实践表现占10 分。五．本课程设计自2011 年 6 月 27 日至 2011 年 7 月 1 日。

电子系统设计 实验报告

本科生实验报告 实验课程电子系统设计 学院名称 专业名称测控技术与仪器 学生姓名 学生学号 指导教师 实验地点 实验成绩 二〇年月——二〇年月

实验一、运放应用电路设计 一、实验目的 （1）了解并运用NE555定时器或者其他电路，学会脉冲发生器的设计，认识了解各元器件的作用和用法。 （2）掌握运算放大器基本应用电路设计 二、实验要求 （1）使用555或其他电路设计一个脉冲发生器，并能满足以下要求：产生三角波V2，其峰峰值为4V，周期为0.5ms，允许T有±5%的误差。 V2/V +2 图1-1 三角波脉冲信号 （2）使用一片四运放芯片LM324设计所示电路，实现如下功能：设计加法器电路，实现V3=10V1+V2,V1是正弦波信号，峰峰值0.01v，频率10kHz。 V3 图1-2 加法电路原理

三、实验内容 1、555定时器的说明： NE555是属于555系列的计时IC的其中的一种型号，555系列IC的接脚功能及运用都是相容的，只是型号不同的因其价格不同其稳定度、省电、可产生的振荡频率也不大相同；而555是一个用途很广且相当普遍的计时IC，只需少数的电阻和电容，便可产生数位电路所需的各种不同频率的脉波讯号。 a. NE555的特点有： 1.只需简单的电阻器、电容器，即可完成特定的振荡延时作用。其延时范围极广，可由几微秒至几小时之久。 2.它的操作电源范围极大，可与TTL，CMOS等逻辑闸配合，也就是它的输出准位及输入触发准位，均能与这些逻辑系列的高、低态组合。 3.其输出端的供给电流大，可直接推动多种自动控制的负载。 4.它的计时精确度高、温度稳定度佳，且价格便宜。 b. NE555引脚位配置说明下： NE555接脚图： 图1-3 555定时器引脚图 Pin 1 (接地) -地线(或共同接地) ，通常被连接到电路共同接地。 Pin 2 (触发点) -这个脚位是触发NE555使其启动它的时间周期。触发信号上缘电压须大于2/3 VCC，下缘须低于1/3 VCC 。

基于Libero的数字逻辑设计仿真和验证实验报告(实验1)

实验报告 1、基本门电路 一、实验目的 1、熟悉EDA工具的使用；仿真基本门电路。掌握基于Verilog的基本门电路的设计及其验证。 2、熟悉利用EDA工具进行设计及仿真的流程。基本门电路的程序烧录及验证。 3、学习针对实际门电路芯片74HC00、74HC02、74HC0 4、74HC08、74HC32、74HC86进行VerilogHDL设计的方法。 二、实验环境 Libero仿真软件。 三、实验内容 1、掌握Libero软件的使用方法。 2、进行针对74系列基本门电路的设计，并完成相应的仿真实验。 3、参考教材中相应章节的设计代码、测试平台代码（可自行编程），完成74HC00、74HC02、74HC0 4、74HC08、74HC32、74HC86相应的设计、综合及仿真。 4、提交针对74HC00、74HC02、74HC04、74HC08、74HC32、74HC86（任选一个 ．．．．）的综合结果，以及相应的仿真结果。 四、实验结果和数据处理 1、所有 ．．模块及测试平台代码清单 //74HC00代码-与非门 // module HC00(A,B,Y); input [4:1]A,B;

assign Y=~(A&B); endmodule //74HC00测试平台代码 // `timescale 1ns/1ns module testbench(); reg [4:1]a,b; wire [4:1]y; HC00 u1(a,b,y); initial begin a=4'b0000;b=4'b0001; #10 b=b<<1; #10 b=b<<1; #10 b=b<<1; a=4'b1111;b=4'b0001; #10 b=b<<1; #10 b=b<<1; #10 b=b<<1; end endmodule //74HC02代码-或非门 // module HC02(A,B,Y);

数字钟设计报告——数字电路实验报告

数字钟设计实验报告 专业:通信工程 姓名:王婧 班级:111041B 学号:111041226

数字钟的设计 目录 一、前言 (3) 二、设计目的 (3) 三、设计任务 (3) 四、设计方案 (3) 五、数字钟电路设计原理 (4) （一）设计步骤 (4) （二）数字钟的构成 (4) （三）数字钟的工作原理 (5) 六、总结 (9) １

一、前言 此次实验是第一次做EDA实验，在学习使用软硬件的过程中，自然遇到很多不懂的问题，在老师的指导和同学们的相互帮助下，我终于解决了实验过程遇到的很多难题，成功的完成了实验，实验结果和预期的结果也是一致的，在这次实验中，我学会了如何使用Quartus II软件，如何分层设计点路，如何对实验程序进行编译和仿真和对程序进行硬件测试。明白了一定要学会看开发板资料以清楚如何给程序的输入输出信号配置管脚。这次实验为我今后对 EDA的进一步学习奠定了更好的理论基础和应用基础。 通过本次实验对数电知识有了更深入的了解，将其运用到了实际中来，明白了学习电子技术基础的意义，也达到了其培养的目的。也明白了一个道理：成功就是在不断摸索中前进实现的，遇到问题我们不能灰心、烦躁，甚至放弃，而要静下心来仔细思考，分部检查，找出最终的原因进行改正，这样才会有进步，才会一步步向自己的目标靠近，才会取得自己所要追求的成功。 ２

二、设计目的 1.掌握数字钟的设计方法。 2熟悉集成电路的使用方法。 3通过实训学会数字系统的设计方法； 4通过实训学习元器件的选择及集成电路手册查询方法； 5通过实训掌握电子电路调试及故障排除方法； 6熟悉数字实验箱的使用方法。 三、设计任务 设计一个可以显示星期、时、分、秒的数字钟。 要求： 1、24小时为一个计数周期； 2、具有整点报时功能； 3、定时闹铃（未完成） 四、设计方案 一个基本的数字钟电路主要由译码显示器、“时”，“分”，“秒”计数器和定时器组成。干电路系统由秒信号发生 ３

系统设计实验报告

系统设计实验报告——远程在线考试系统

目录软件需求说明书························1 引言··························· 1．1编写目的······················· 1．2背景························· 1．3定义························· 1．4参考资料······················· 2 程序系统的结构························ 3 程序设计说明·························

1引言 1．1编写目的 本文档的编写目的是为远程在线考试系统项目的设计提供： a．系统的结构、设计说明； b．程序设计说明； c. 程序（标识符）设计说明 1．2背景 随着网络技术的飞速发展，现在很多的大学及社会上其它的培训部门都已经开设了远程教育，并通过计算机网络实现异地教育。但是，远程教育软件的开发，就目前来说，还是处于起步的阶段。因此，构建一个远程在线考试系统，还是有很大的实际意义的。 根据用户提出的需求，本项目组承接该系统的开发工作 a．开发软件系统的名称：远程在线考试系统 b．本项目的任务提出者：福州大学软件学院 c．用户：各类大专院校学校、中小学校。 1．3定义 远程在线考试系统 远程在线考试系统是基于用Browser/Web模式下的，可以实现考试题库管理、多用户在线考试、自动阅卷功能的系统。

1．4参考资料 ?GB 8566 计算机软件开发规范 ?GB 8567 计算机软件产品开发文件编制指南?软件设计标准 ?《ASP与SQL-Server2000》清华大学出版社?《可行性研究报告》 ?《项目计划文档》 ? 2程序系统的结构 3程序1（标识符）设计说明

单片机电子时钟课程设计实验报告

单片机电子时钟课程设 计实验报告 Pleasure Group Office【T985AB-B866SYT-B182C-BS682T-STT18】

《单片机原理与应用》课程设计 总结报告 题目：单片机电子时钟（带秒表）的设计 设计人员：张保江江润洲 学号： 班级：自动化1211 指导老师：阮海容 目录 1.题目与主要功能要求 (2) 2.整体设计框图及整机概述 (3) 3.各硬件单元电路的设计、参数分析及原理说明 (3) 4.软件流程图和流程说明 (4) 5.总结设计及调试的体会 (10) 附录 1.图一：系统电路原理图 (11) 2.图二：系统电路 PCB (12) 3.表一：元器件清单 (13) 4.时钟程序源码 (14)

题目：单片机电子时钟的设计与实现 课程设计的目的和意义 课程设计的目的与意义在于让我们将理论与实践相结合。培养我们综合运用电子课程中的理论知识解决实际性问题的能力。让我们对电子电路、电子元器件、印制电路板等方面的知识进一步加深认识，同时在软件编程、排错调试、焊接技术、相关仪器设备的使用技能等方面得到较全面的锻炼和提高，为今后能够独立完成某些单片机应用系统的开发和设计打下一个坚实的基础。 课程设计的基本任务 利用89C51单片机最小系统，综合应用单片机定时器、中断、数码显示、键盘输入等知识，设计一款单片机和简单外设控制的电子时钟。 主要功能要求 最基本要求 1)使用MCS-51单片机设计一个时钟。要求具有6位LED显示、3个按键输入。 2)完成硬件实物制作或使用Pruteus仿真（注意位驱动应能提供足够的电流）。 3)6位LED数码管从左到右分别显示时、分、秒(各占用2位)，采用24小时标准计时制。开始计时时为000000，到235959后又变成000000。 4)使用3个键分别作为小时、分、秒的调校键。每按一次键，对应的显示值便加1。分、秒加到59后再按键即变为00；小时加到23后再按键即变为00。在调校时均不向上一单位进位 (例如分加到59后变为00，但小时不发生改变)。 5) 软件设计必须使用MCS-51片内定时器，采用定时中断结构，不得使用软件延时法，也不得使用其他时钟芯片。 6）设计八段数码管显示电路并编写驱动程序，输入并调试拆字程序和数码显示程序。7）掌握硬件和软件联合调试的方法。 8）完成系统硬件电路的设计和制作。 9）完成系统程序的设计。 10）完成整个系统的设计、调试和制作。

数字逻辑实验报告。编码器

数字逻辑实验实验报告 脚分配、1）分析输入、输出，列出方程。根据方程和IP 核库判断需要使用的门电路以及个数。 2）创建新的工程，加载需要使用的IP 核。 3）创建BD 设计文件，添加你所需要的IP 核，进行端口设置和连线操作。 4）完成原理图设计后，生成顶层文件（Generate Output Products）和HDL 代码文件（Create HDL Wrapper）。 5）配置管脚约束（I/O PLANNING），为输入指定相应的拨码开关，为输出指定相应的led 灯显示。

6）综合、实现、生成bitstream。 7）仿真验证，依据真值表，在实验板验证试验结果。

实验报告说明 数字逻辑课程组 实验名称列入实验指导书相应的实验题目。 实验目的目的要明确，要抓住重点，可以从理论和实践两个方面考虑。可参考实验指导书的内容。在理论上，验证所学章节相关的真值表、逻辑表达式或逻辑图的实际应用，以使实验者获得深刻和系统的理解，在实践上，掌握使用软件平台及设计的技能技巧。一般需说明是验证型实验还是设计型实验，是创新型实验还是综合型实验。 实验环境实验用的软硬件环境（配置）。 实验内容（含电路原理图/Verilog程序、管脚分配、仿真结果等；扩展内容也列入本栏）这是实验报告极其重要的内容。这部分要写明经过哪几个步骤。可画出流程图，再配以相应的文字说明，这样既可以节省许多文字说明，又能使实验报告简明扼要，清楚明白。 实验结果分析数字逻辑的设计与实验结果的显示是否吻合，如出现异常，如何修正并得到正确的结果。 实验方案的缺陷及改进意见在实验过程中发现的问题，个人对问题的改进意见。 心得体会、问题讨论对本次实验的体会、思考和建议。

北京邮电大学数字电路实验报告

北京邮电大学 数字电路与逻辑设计实验 实验报告 实验名称：QuartusII原理图输入 法设计与实现 学院：北京邮电大学 班级： 姓名： 学号：

一．实验名称和实验任务要求 实验名称：QuartusII原理图输入法设计与实现 实验目的：⑴熟悉用QuartusII原理图输入法进行电路设计和仿真。 ⑵掌握QuartusII图形模块单元的生成与调用； ⑶熟悉实验板的使用。 实验任务要求：⑴掌握QuartusII的基础上，利用QuartusII用逻辑 门设计实现一个半加器，生成新的半加器图像模 块。 ⑵用实验内容（1）中生成的半加器模块以及逻辑门 实现一个全加器，仿真验证其功能，并能下载到实 验板上进行测试，要求用拨码开关设定输入信号， 发光二级管显示输出信号。 ⑶用3线—8线译码器（74L138）和逻辑门实现要求 的函数：CBA F+ C + =,仿真验证其 + B C B A A A B C 功能，，并能下载到实验板上进行测试，要求用拨 码开关设定输入信号，发光二级管显示输出信号。二．设计思路和过程 半加器的设计实现过程：⑴半加器的应有两个输入值，两个输出值。 a表示加数，b表示被加数，s表示半加和， co表示向高位的进位。

⑵由数字电路与逻辑设计理论知识可知 b a s ⊕=;b a co ?= 选择两个逻辑门：异或门和与门。a,b 为异 或门和与门的输入，S 为异或门的输出，C 为与门的输出。 (3)利用QuartusII 仿真实现其逻辑功能， 并生成新的半加器图形模块单元。 (4)下载到电路板，并检验是否正确。 全加器的设计实现过程：⑴全加器可以由两个半加器和一个或门构 成。全加器有三个输入值a,b,ci ，两个输 出值s,co ：a 为被加数，b 为加数，ci 为低 位向高位的进位。 ⑵全加器的逻辑表达式为： c b a s ⊕⊕= b a ci b a co ?+?⊕=)( ⑶利用全加器的逻辑表达式和半加器的逻 辑功能，实现全加器。 用3线—8线译码器（74L138）和逻辑门设计实现函数 CBA A B C A B C A B C F +++= 设计实现过程：⑴利用QuartusII 选择译码器（74L138）的图形模块

现代电子实验报告 电子科技大学

基于FPGA的现代电子实验设计报告 ——数字式秒表设计（VHDL）学院：物理电子学院 专业： 学号： 学生姓名： 指导教师：刘曦 实验地点：科研楼303 实验时间：

摘要： 通过使用VHDL语言开发FPGA的一般流程，重点介绍了秒表的基本原理和相应的设计方案，最终采用了一种基于FPGA 的数字频率的实现方法。该设计采用硬件描述语言VHDL，在软件开发平台ISE上完成。该设计的秒表能准确地完成启动,停止,分段,复位功能。使用ModelSim 仿真软件对VHDL 程序做了仿真，并完成了综合布局布线，最终下载到EEC-FPGA实验板上取得良好测试效果。 关键词：FPGA，VHDL，ISE，ModelSim

目录 绪论 (4) 第一章实验任务 (5) 第二章系统需求和解决方案计划 (5) 第三章设计思路 (6) 第四章系统组成和解决方案 (6) 第五章各分模块原理 (8) 第六章仿真结果与分析 (11) 第七章分配引脚和下载实现 (13) 第八章实验结论 (14)

绪论： 1.1课程介绍： 《现代电子技术综合实验》课程通过引入模拟电子技术和数字逻辑设计的综合应用、基于MCU/FPGA/EDA技术的系统设计等综合型设计型实验，对学生进行电子系统综合设计与实践能力的训练与培养。 通过《现代电子技术综合实验》课程的学习，使学生对系统设计原理、主要性能参数的选择原则、单元电路和系统电路设计方法及仿真技术、测试方案拟定及调测技术有所了解；使学生初步掌握电子技术中应用开发的一般流程，初步建立起有关系统设计的基本概念，掌握其基本设计方法，为将来从事电子技术应用和研究工作打下基础。 本文介绍了基于FPGA的数字式秒表的设计方法，设计采用硬件描述语言VHDL ，在软件开发平台ISE上完成，可以在较高速时钟频率（48MHz）下正常工作。该数字频率计采用测频的方法，能准确的测量频率在10Hz到100MHz之间的信号。使用ModelSim仿真软件对VHDL程序做了仿真，并完成了综合布局布线，最终下载到芯片Spartan3A上取得良好测试效果。 1.2VHDL语言简介:

华中科技大学数字逻辑实验报告

华中科技大学数字逻辑实验报告 姓名: 专业班级: 学号: 指导老师： 完成时间：

实验一：组合逻辑电路的设计 一、实验目的： 1．掌握组合逻辑电路的功能测试。 2．验证半加器和全加器的逻辑功能 3．学会二进制的运算规律。 二、实验所用组件： 二输入四与门74LS08,二输入四与非门74LS00,二输入四异或门74LS86,六门反向器74LS04芯片，三输入三与非门74L10，电线若干。 三、实验内容： 内容A：全加全减器。 实验要求： 一位全加/全减法器，如图所示： 电路做加法还是做减法运算是由M决定的，当M=0做加法，M=1做减法。当作为全加法起时输入A.B和Cin分别为加数，被加数和低位来的进位，S和数，Co位向上位的进位。当作为全减法器时输入信号A,B和Cin分别为被减数，减数和低位来的借位，S为差，Co为向上的借位。 实验步骤： 1．根据功能写出输入/输出观察表：

2． 3．做出卡诺图，确定输出和激励的函数表达式：

4．根据逻辑表达式作出电路的平面图： 5．检查导线以及芯片是否完好无损坏，根据平面图和逻辑表达式连接电路。 实验结果： 电路连接好后，经检测成功实现了一位全加/全减法器的功能。 内容B：舍入与检测电路的设计： 试验要求： 用所给定的集合电路组件设计一个多输出逻辑电路，该电路的输入为8421码，F1为“四

舍五入”输出信号，F2为奇偶检测输出信号。当电路检测到输入的代码大宇或等于（5）10时，电路的输出F1=1；其他情况F1=0。当输入代码中含1的个数为奇数时，电路的输出F2=1，其他情况F2=0。该电路的框图如下所示： （1）按照所设计的电路图接线，注意将电路的输入端接试验台的开关，通过拨动开关输入8421代码，电路输入按至试验台显示灯。 （2）每输入一个代码后观察显示灯，并将结果记录在输入/输出观察表中。 实验步骤 1．按照所给定的实验要求填写出F1，F2理论上的真值表。 2．根据真值表给出F1和F2的卡诺图。

数字秒表的设计与实现实验报告

电子科技大学《数字秒表课程设计》 姓名: xxx 学号： 学院： 指导老师：xx

摘要 EDA技术作为电子工程领域的一门新技术，极大的提高了电子系统设计的效率和可靠性。文中介绍了一种基于FPGA在ISE10.1软件下利用VHDL语言结合硬件电路来实现数字秒表的功能的设计方法。采用VHDL硬件描述语言，运用ModelSim等EDA仿真工具。该设计具有外围电路少、集成度高、可靠性强等优点。通过数码管驱动电路动态显示计时结果。给出部分模块的VHDL源程序和仿真结果,仿真结果表明该设计方案的正确,展示了VHDL语言的强大功能和优秀特性。 关键词：FPGA, VHDL, EDA, 数字秒表

目录 第一章引言 (4) 第二章设计背景 (5) 2.1 方案设计 (5) 2.2 系统总体框图 (5) 2.3 -FPGA实验板 (5) 2.4 系统功能要求 (6) 2.5 开发软件 (6) 2.5.1 ISE10.1简介 (6) 2.5.2 ModelSim简介 (6) 2.6 VHDL语言简介 (7) 第三章模块设计 (8) 3.1 分频器 (8) 3.2 计数器 (8) 3.3 数据锁存器 (9) 3.4 控制器 (9) 3.5 扫描控制电路 (10) 3.6 按键消抖电路 (11) 第四章总体设计 (12) 第五章结论 (13) 附录 (14)

第一章引言 数字集成电路作为当今信息时代的基石，不仅在信息处理、工业控制等生产领域得到普及应用，并且在人们的日常生活中也是随处可见，极大的改变了人们的生活方式。面对如此巨大的市场，要求数字集成电路的设计周期尽可能短、实验成本尽可能低，最好能在实验室直接验证设计的准确性和可行性，因而出现了现场可编程逻辑门阵列FPGA。对于芯片设计而言，FPGA的易用性不仅使得设计更加简单、快捷，并且节省了反复流片验证的巨额成本。对于某些小批量应用的场合，甚至可以直接利用FPGA实现，无需再去订制专门的数字芯片。文中着重介绍了一种基于FPGA利用VHDL硬件描述语言的数字秒表设计方法，在设计过程中使用基于VHDL的EDA工具ModelSim对各个模块仿真验证，并给出了完整的源程序和仿真结果。

操作系统课程设计实验报告

河北大学工商学院 课程设计 题目：操作系统课程设计 学部信息学部 学科门类电气信息 专业计算机 学号2011482370 姓名耿雪涛 指导教师朱亮 2013 年6月19日

主要内容 一、设计目的 通过模拟操作系统的实现，加深对操作系统工作原理理解，进一步了解操作系统的实现方法，并可练习合作完成系统的团队精神和提高程序设计能力。 二、设计思想 实现一个模拟操作系统，使用VB、VC、CB等windows环境下的程序设计语言，以借助这些语言环境来模拟硬件的一些并行工作。模拟采用多道程序设计方法的单用户操作系统，该操作系统包括进程管理、存储管理、设备管理、文件管理和用户接口四部分。 设计模板如下图： 注：本人主要涉及设备管理模块

三、设计要求 设备管理主要包括设备的分配和回收。 ⑴模拟系统中有A、B、C三种独占型设备，A设备1个，B设备2个，C设备2个。 ⑵采用死锁的预防方法来处理申请独占设备可能造成的死锁。 ⑶屏幕显示 注：屏幕显示要求包括：每个设备是否被使用，哪个进程在使用该设备，哪些进程在等待使用该设备。 设备管理模块详细设计 一、设备管理的任务 I/O设备是按照用户的请求，控制设备的各种操作，用于完成I/O 设备与内存之间的数据交换（包括设备的分配与回收，设备的驱动管理等），最终完成用户的I/O请求，并且I/O设备为用户提供了使用外部设备的接口，可以满足用户的需求。 二、设备管理函数的详细描述 1、检查设备是否可用（主要代码） public bool JudgeDevice(DeviceType type) { bool str = false; switch (type) { case DeviceType.a: {

电子系统综合设计实验报告

电子系统综合设计实验报告 所选课题:±15V直流双路可调电源 学院:信息科学与工程学院 专业班级: 学号: 学生姓名: 指导教师: 2016年06月

摘要本次设计本来是要做±15V直流双路可调电源的，但由于买不到规格为±18V的变压器，只有±15V大小的变压器，所以最后输出结果会较原本预期要小。本设计主要采用三端稳压电路设计直流稳压电源来达到双路可调的要求。最后实物模型的输出电压在±13左右波动。 1、任务需求 ⑴有+15V和-15V两路输出，误差不超过上下1.5V。（但在本次设计中，没有所需变压器，所以只能到±12.5V） ⑵在保证正常稳压的前提下，尽量减小功效。 ⑶做出实物并且可调满足需求 2、提出方案 直流可变稳压电源一般由整流变压器，整流电路，滤波器和稳压环节组成如下图a所示。 ⑴单相桥式整流 作用之后的输出波形图如下：

⑵电容滤波 作用之后的输出波形图如下： ⑶可调式三端集成稳压器是指输出电压可以连续调节的稳压器，有输出正电压的LM317三端稳压器；有输出负电压的LM337三端稳压器。在可调式三端集成稳压器中，稳压器的三个端是指输入端、输出端和调节端。 LM317的引脚图如下图所示：（LM337的2和3引脚作用与317相反）

3、详细电路图： 因为大容量电解电容C1,C2有一定的绕制电感分布电感，易引起自激振荡，形成高频干扰，所以稳压器的输入、输出端常并入瓷介质小容量电容C5,C6,C7,C8用来抵消电感效应，抑制高频干扰。 参数计算： 滤波电容计算： 变压器的次级线圈电压为15V ，当输出电流为0.5A 时，我们可以求得电路的负载为I =U /R=34Ω时，我们可以根据滤波电容的计算公式: C=т/R,来求滤波电容的取值范围，其中在电路频率为50HZ 的情况下，T 为20ms 则电容的取值范围大于600uF ，保险起见我们可以取标准值为2200uF 额定电压为50V 的点解电容。另外，由于实际电阻或电路

数字逻辑实验报告(数字时钟设计)

数字逻辑实验报告

实验三、综合实验电路 一、实验目的： 通过一个综合性实验项目的设计与实现，进一步加深理论教学与实验软硬件平台的实践训练，为设计性实验做好充分准备。 二、实验原理： 根据要求的简单设计性的电路设计实验，应用基本器件与MSI按照电路设计步骤搭建出初级电路；设计型、综合型的较复杂实验电路 三、实验设备与器件： 主机与实验箱 四、实验内容： （1）实验任务：根据所学习的器件，按照电路开发步骤搭建一个时钟， 要求实现的基本功能有计时功能、校对时间功能、整点报时、秒表等功能。 （2）实验任务分析：完成该数字时钟，采用同步时序电路，对于计时 的的功能，由于时间的秒分时的进位分别是60、60、24，所以可以应用74LS163计数器分别设计2个模60计数器以及一个模24计数器，那么需要有7个秒输出，7个分输出，6个小时的输出；对于校对时间的功能，由74LS163的特性可知，当该器件处于工作状态时，每来一个CLK脉冲，计数值加1，所以可以手动控制给CLK脉冲，来进行时间的校对；对于整点报时功能，可以采用一个比较电路，当时间的分秒数值全部为零时，那么此时可以接通报时装置，可以在电路中设置报时的的时间；对于秒表功能，有两种方案，可以单独重新设计一个秒表装置，采用模100计数器以及两个模60计数器，可以进行优化，使用原先的两个模60计数器，这样可以简化电路，是电路简洁。 （3）实验设计流程：

（4）输入输出表： （5）各个功能模块的实现： A、计时功能模块的实现（电路图及说明）秒表部分及说明

说明：该部分是实现功能正常计时中的秒部分的计时工作。如图所示，图中采用两个74LS163来做一个模60计时器，计数的起止范围是0~59，（第一个74LS163采用模10计数，起止为0~9，第二个74LS163的计数起止范围是0~5），两个器件采用级联方式，用预置位方法实现跳转；该部分有7个秒输出，接到BCD译码显示器。 注解：第一个163器件： LDN端统一接到清零端ABCD端接地 ENP端接到VCC高电平ENT接高电平VCC 第二个163器件： LDN端统一接到清零端ABCD端接地 ENP端接到VCC高电平ENT接高电平第一个163的预置位段 分钟部分以及说明：

温度测量控制系统的设计与制作实验报告(汇编)

北京电子科技学院 课程设计报告 ( 2010 – 2011年度第一学期) 名称：模拟电子技术课程设计 题目：温度测量控制系统的设计与制作 学号： 学生姓名： 指导教师： 成绩： 日期：2010年11月17日

目录 一、电子技术课程设计的目的与要求 (3) 二、课程设计名称及设计要求 (3) 三、总体设计思想 (3) 四、系统框图及简要说明 (4) 五、单元电路设计（原理、芯片、参数计算等） (4) 六、总体电路 (5) 七、仿真结果 (8) 八、实测结果分析 (9) 九、心得体会 (9) 附录I：元器件清单 (11) 附录II：multisim仿真图 (11) 附录III：参考文献 (11)

一、电子技术课程设计的目的与要求 （一）电子技术课程设计的目的 课程设计作为模拟电子技术课程的重要组成部分，目的是使学生进一步理解课程内容，基本掌握电子系统设计和调试的方法，增加集成电路应用知识，培养学生实际动手能力以及分析、解决问题的能力。 按照本专业培养方案要求，在学完专业基础课模拟电子技术课程后，应进行课程设计，其目的是使学生更好地巩固和加深对基础知识的理解，学会设计小型电子系统的方法，独立完成系统设计及调试，增强学生理论联系实际的能力，提高学生电路分析和设计能力。通过实践教学引导学生在理论指导下有所创新，为专业课的学习和日后工程实践奠定基础。 （二）电子技术课程设计的要求 1．教学基本要求 要求学生独立完成选题设计，掌握数字系统设计方法；完成系统的组装及调试工作；在课程设计中要注重培养工程质量意识，按要求写出课程设计报告。 教师应事先准备好课程设计任务书、指导学生查阅有关资料，安排适当的时间进行答疑，帮助学生解决课程设计过程中的问题。 2．能力培养要求 （1）通过查阅手册和有关文献资料培养学生独立分析和解决实际问题的能力。 （2）通过实际电路方案的分析比较、设计计算、元件选取、安装调试等环节，掌握简单实用电路的分析方法和工程设计方法。 （3）掌握常用仪器设备的使用方法，学会简单的实验调试，提高动手能力。 （4）综合应用课程中学到的理论知识去独立完成一个设计任务。 （5）培养严肃认真的工作作风和严谨的科学态度。 二、课程设计名称及设计要求 （一）课程设计名称 设计题目：温度测量控制系统的设计与制作 （二）课程设计要求 1、设计任务 要求设计制作一个可以测量温度的测量控制系统，测量温度范围：室温0～50℃，测量精度±1℃。 2、技术指标及要求： （1）当温度在室温0℃～50℃之间变化时，系统输出端1相应在0～5V之间变化。 （2）当输出端1电压大于3V时，输出端2为低电平；当输出端1小于2V时，输出端2为高电平。 输出端1电压小于3V并大于2V时，输出端2保持不变。 三、总体设计思想 使用温度传感器完成系统设计中将实现温度信号转化为电压信号这一要求，该器件具有良好的线性和互换性,测量精度高,并具有消除电源波动的特性。因此，我们可以利用它的这些特性，实现从温度到电流的转化；但是，又考虑到温度传感器应用在电路中后，相当于电流源的作用，产生的是电流信号，所以，应用一个接地电阻使电流信号在传输过程中转化为电压信号。接下来应该是对产生电压信号的传输与调整，这里要用到电压跟随器、加减运算电路，这些电路的实现都离不开集成运放对信号进行运算以及电位器对电压调节，所以选用了集成运放LM324和电位器；最后为实现技术指标（当输出端1电压大于3V时，输出端2为低电平；当输出端1小于2V时，输出端2为高电平。输出端1电压小于3V并大于2V时，输出端2保持不变。）中的要求，选用了555定时器LM555CM。 通过以上分析，电路的总体设计思想就明确了，即我们使用温度传感器AD590将温度转化成电压信号，然后通过一系列的集成运放电路，使表示温度的电压放大，从而线性地落在0～5V这个区间里。最后通过一个555设计的电路实现当输出电压在2与3V这两点上实现输出高低电平的变化。

数字逻辑设计实验报告-实验13教材

浙江大学城市学院实验报告 课程名称 数字逻辑设计实验 实验项目名称 实验十二 数据选择器应用 学生姓名 专业班级 学号 实验成绩 指导老师（签名 ） 日期 注意： ● 务请保存好各自的源代码，已备后用。 ● 完成本实验后,将实验项目文件和实验报告，压缩为rar 文件，上传ftp 。如没有个人 文件夹，请按学号_姓名格式建立。 ftp://wujzupload:123456@10.66.28.222:2007/upload ● 文件名为：学号_日期_实验XX ，如30801001_20100305_实验0 1 一. 实验目的和要求 1. 掌握数据选择器的逻辑功能和使用方法。 2. 学习用数据选择器构成组合逻辑电路的方法。 二. 实验内容、原理及实验结果与分析 1、用74LS151实现逻辑函数 要求实现BC A AC C B A Y ++=，自己写出设计过程，画出接线图，并验证其逻辑功能。 计算得到m0=m7=0，m2=m4=m5=m6=1，m1=m3=D (1) 设计原理图 (2) 仿真，模拟验证，若组合成总线显示时，需要注意高低位

(3)组合输出信号 (4)配置管脚 (5)下载到FPGA

(6) 74LS151的输入端接逻辑电平输出（拨位开关），输出端Z 接逻辑电 平显示（发光二极管）。逐项测试电路的逻辑功能，记录测试结果。 2、用74LS151实现逻辑函数 要求实现逻辑函数C B CD A B A F ++=，自己写出设计过程，画出接线图，并验证其逻辑功能。芯片插法，电源、地线接法与实验内容1相同，这里只需要自己实现逻辑函数，然后连线实现其功能。 (1) 设计原理图 (2) 仿真，模拟验证，若组合成总线显示时，需要注意高低位

数字系统设计软件实验报告

实验一QuartusⅡ9.1软件的使用 一、实验目的： 1、通过实现书上的例子，掌握QUARTUSII9.1软件的使用； 2、编程实现3-8译码电路以掌握VHDL组合逻辑的设计以及QUARTUSII9.1软件的使用。 二、实验流程： 1、仔细阅读书上的操作指南，学会在QuartusⅡ9.1中创建新的工程，创建过程如下所示： 1）、建立新设计项目： ①启动QuartusⅡ9.1软件，在软件的管理器窗口选File下拉菜单，即File→New Project Wizard，则出现新建工程向导窗口。如下所示： ②点击Next按钮，将弹出新建工程设置窗口，如下图所示。在新建工程设置窗口中设置好工程的存放路径、工程名称等。

③点击Next进入添加文件窗口，如下图。由于尚未创建文件，跳过该步骤。 ④点击Next按钮，进入选择目标芯片窗口。在这里我们选择Cyclone系列的EP1C6Q240C8，如下图：

⑤点击Next按钮，进入EDA工具设置窗口，通常选择默认的“None”，表示选择QuartusⅡ自带的仿真器和综合器。如下图： ⑥点击Next按钮，弹出New Project Wizard概要对话框，在这个窗口中列出了所有前面设置的结果。若有错误则点击Back回去修改，否则点击Finish结束，即完成新工程的设定工作。如下图：

2）、文本设计输入： ①在QuartusⅡ主界面菜单栏中选择File下拉菜单中的New，弹出新建设计文件窗口，选择VHDL File项，点击OK按钮即可打开VHDL文本编辑窗口，其默认文件名为“Vhdl.vhd”。 ②出现文本编辑窗口后，我们可以直接在空白界面中键入所设计的VHDL文本。这时我们将书本中的程序输入到文本编辑环境中去。程序如下： library IEEE; use IEEE.std_logic_1164.all; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity count10 is port(clk,load,en:in std_logic; data_in:in std_logic_vector(3 downto 0); seg:out std_logic_vector(6 downto 0)); end count10; architecture beha of count10 is signal qout:std_logic_vector(3 downto 0); signal q_temp:std_logic_vector(3 downto 0); begin process(clk,load) begin

电子电路综合设计实验报告

电子电路综合设计实验报告 实验5自动增益控制电路的设计与实现 学号: 班序号:

一. 实验名称： 自动增益控制电路的设计与实现 二.实验摘要： 在处理输入的模拟信号时，经常会遇到通信信道或传感器衰减强度大幅变化的情况; 另外，在其他应用中，也经常有多个信号频谱结构和动态围大体相似，而最大波幅却相差甚多的现象。很多时候系统会遇到不可预知的信号，导致因为非重复性事件而丢失数据。此时，可以使用带AGC（自动增益控制）的自适应前置放大器，使增益能随信号强弱而自动调整，以保持输出相对稳定。 自动增益控制电路的功能是在输入信号幅度变化较大时，能使输出信号幅度稳定不变或限制在一个很小围变化的特殊功能电路，简称为AGC 电路。本实验采用短路双极晶体管直接进行小信号控制的方法，简单有效地实现AGC功能。 关键词：自动增益控制，直流耦合互补级，可变衰减，反馈电路。 三.设计任务要求 1. 基本要求： 1）设计实现一个AGC电路，设计指标以及给定条件为： 输入信号0.5?50mVrm§ 输出信号：0.5?1.5Vrms; 信号带宽：100?5KHz； 2）设计该电路的电源电路（不要际搭建）,用PROTE软件绘制完整的电路原理图（SCH及印制电路板图（PCB 2. 提高要求： 1）设计一种采用其他方式的AGC电路； 2）采用麦克风作为输入，8 Q喇叭作为输出的完整音频系统。 3. 探究要求： 1）如何设计具有更宽输入电压围的AGC电路； 2）测试AGC电路中的总谐波失真（THD及如何有效的降低THD 四.设计思路和总体结构框图 AGC电路的实现有反馈控制、前馈控制和混合控制等三种，典型的反馈控制AGC由可变增益放大器（VGA以及检波整流控制组成（如图1），该实验电路中使用了一个短路双极晶体管直接进行小信号控制的方法，从而相对简单而有效实现预通道AGC的功能。如图2,可变分压器由一个固定电阻R和一个可变电阻构成，控制信号的交流振幅。可变电阻采用基极-集电极短路方式的双极性晶体管微分电阻实现为改变Q1电阻，可从一个由电压源V REG和大阻值电阻F2组成的直流源直接向短路晶体管注入电流。为防止Rb影响电路的交流电压传输特性。R2的阻值必须远大于R1。

EDA数字逻辑实验报告

实验报告 课程名称_数字逻辑及系统设计实验学生学院____计算机____________ 专业班级软件2012（2）班 _ 学号 3112006177 学生姓名陈海兵 指导教师_____林小平 _________ 2013年 12 月24 日

一、 实验目的 1. 熟练掌握基本门电路的主要用途以及验证它们的逻辑功能。 2. 熟练掌握常用组合逻辑电路的基本原理及其逻辑电路功能。 3. 熟练掌握常用时序逻辑电路的基本原理及其逻辑电路功能。 4. 掌握Libero IDE 基于FPGA 的设计流程。 5. 熟悉FPGA 的设计与开发流程。熟悉芯片烧录的流程及步骤。 二、 实验要求 1. 要求每人能独立完成实验。严禁抄袭。 2. 能独立搭建Libero IDE 软件基础环境，掌握FPGA 的开发流程。 3. 按照实验指导书中P56-69的实验步骤进行设计，每一步骤均需要截图显示。 4. 完成3次仿真（综合前，综合后，布局布线后），并将仿真波形截图显示。 5. 将程序烧录到Actel Proasic3 A3P030 FPGA 核心板，在数字逻辑及系统实验箱上完成连 线，验证代码的正确性。 6. 纸制版的封面单面打印，其他页面必须双面打印。全班刻一张光盘。 三、 实验内容 1. 设计题目：用3-8译码器74HC138实现举重比赛的裁判表决电路的组合逻辑函数 ，写出模块代码和测试平台代码。 2. 74HC138功能表参照教材中P53表2-9，引脚图参照实验指导书中P30图2-16。 3. 把每一个步骤的实验结果截图，按实验指导书中P6图1-7中所列FPGA 引脚，手工分 配引脚，最后通过烧录器烧录至FPGA 核心板上。 4. 按分配的引脚连线，实测相应功能并记录结果。 四、 实验结果与截图 1. 模块及测试平台代码清单。 模块代码 // 74HC138.v module decoder3_8_1(DataIn,Enable1,Enable2,Enable3,Eq,y); input [2:0]DataIn; input Enable1,Enable2,Enable3; output [7:0]Eq; reg [7:0]Eq; output y; reg y; integer I; always @(DataIn or Enable1 or Enable2 or Enable3) begin if(Enable1||Enable2||!Enable3) Eq=0; AC BC AB Y ++=

数字电路与系统设计实验报告

数字电路与系统设计实验报告 学院： 班级： 姓名：

实验一基本逻辑门电路实验 一、实验目的 1、掌握TTL与非门、与或非门和异或门输入与输出之间的逻辑关系。 2、熟悉TTL中、小规模集成电路的外型、管脚和使用方法。 二、实验设备 1、二输入四与非门74LS00 1片 2、二输入四或非门74LS02 1片 3、二输入四异或门74LS86 1片 三、实验内容 1、测试二输入四与非门74LS00一个与非门的输入和输出之间的逻辑关系。 2、测试二输入四或非门74LS02一个或非门的输入和输出之间的逻辑关系。 3、测试二输入四异或门74LS86一个异或门的输入和输出之间的逻辑关系。 四、实验方法 1、将器件的引脚７与实验台的“地（GND）”连接，将器件的引脚１４与实验台的十5Ｖ连接。 2、用实验台的电平开关输出作为被测器件的输入。拨动开关，则改变器件的输入电平。 3、将被测器件的输出引脚与实验台上的电平指示灯(LED)连接。指示灯亮表示输出低电平（逻辑为０），指示灯灭表示输出高电平（逻辑为1）。 五、实验过程 1、测试74LS00逻辑关系 （1）接线图（图中Ｋ1、Ｋ2接电平开关输出端，LED0是电平指示灯） （2）真值表 2、测试74LS02逻辑关系

（1）接线图 （2）真值表 3、测试74LS86逻辑关系接线图 （1）接线图 （2）真值表 六、实验结论与体会 实验是要求实践能力的。在做实验的整个过程中，我们首先要学会独立思考，出现问题按照老师所给的步骤逐步检查，一般会检查处问题所在。实在检查不出来，可以请老师和同学帮忙。

实验二逻辑门控制电路实验 一、实验目的 1、掌握基本逻辑门的功能及验证方法。 2、掌握逻辑门多余输入端的处理方法。 3、学习分析基本的逻辑门电路的工作原理。 二、实验设备 1、基于CPLD的数字电路实验系统。 2、计算机。 三、实验内容 1、用与非门和异或门安装给定的电路。 2、检验它的真值表，说明其功能。 四、实验方法 按电路图在Quartus II上搭建电路，编译，下载到实验板上进行验证。 五、实验过程 1、用３个三输入端与非门IC芯片74LS10安装如图所示的电路。 从实验台上的时钟脉冲输出端口选择两个不同频率（约7khz和14khz）的脉冲信号分别加到X0和X1端。对应B和S端数字信号的所有可能组合，观察并画出输出端的波形，并由此得出S和B（及/Ｂ）的功能。 2、实验得真值表