数电实验三加法器

实验三一．实验目的

1.掌握全加器的工作原理与逻辑功能。

2.掌握全加器的应用。

二．实验设备及器材

数字电路实验箱稳压电源 74LS00 CD4008B

三．实验原理

全加器是中规模组合逻辑器件，它实现二进制数码的加法运算。

表1 全加器真值表

CD4008B为四位加法器，其逻辑符号如图2，A3、A2、A1、A0和B3、B2、B1、B0为两个四位二进制数，CI为进位输入端，CO为进位输出端。

图2

全加器主要用于数值运算，i位全加器可以实现两个i位二进制数的加法运算。另外，全加器也可以实现组合逻辑函数，如用全加器实现四位二进制数向BCD码的转换。

四．实验内容

1.按照全加器真值表，利用逻辑电平产生电路及逻辑电平指示电路验证CD4008B的逻辑功能，画出测试电路图。

A3、A2、A1、A0和B3、B2、B1、B0为两个四位二进制数：加数和被加数，CIN为进位输入，S3、S2、S1、S0为输出的和，CON为进位输出端。

2.连接 B/BCD码转换电路，验证其实验结果是否与真值表一致。

二进制码转换为BCD码时，9以前即0000—1001，二进制数B和BCD码二者相等。但九以后，即1010—1111，需要给B加6（0110）才能和BCD码在数值上相等。因此利用四位全加器实现转换时，以四位二进制数作为被加数，而加数在四位二进制数为0000—1001时为0000，为1001—1111时为

0110，这样就可实现B/BCD的转换。

图3 B/BCD码转换电路

验证得其实验结果与真值表一致

3.设计电路，完成1位十进制数的相加运算，使实现7+9=?,6+4=?,和

3+2=？，并用数码管显示电路。

可得图四真值表：

图四真值表

实验结果：数码管显示电路图如下

图四

五．实验结论与反思

1.全加器主要用于数值运算，其有多种，也可用于实现逻辑函数。

2.用四位全加器实现四位二进制数向BCD码的转换，用逻辑函数实现，要注意函数的产生与电路的连接。

3.完成1位十进制数的加法器时，需根据相加得到的和的大小的不同来连接电路，和越大，电路越复杂，越难实现。

数电实验报告：实验3-触发器

广东海洋大学学生实验报告书（学生用表） 实验名称 课程名称 课程号 学院(系) 专业 班级 学生姓名 学号 实验地点 实验日期 实验3：触发器逻辑功能测试及应用 一、实验目的 1、掌握集成触发器的逻辑功能及使用方法 2、熟悉触发器之间相互转换的方法 二、实验内容及步骤 1、测试双JK 触发器74LS112逻辑功能。 在输入信号为双端的情况下，JK 触发器是功能完善、使用灵活和通用性较强的一种触发器。本实验采用74LS112双JK 触发器，是下降边沿触发的边沿触发器。JK 触发器的状态方程为Q * ＝J Q ＋K Q （1）JK 触发器74LS112逻辑电路引脚图如下： 图1 （2）测试复位、置位功能，将测试结果填入表1。 表1 （3）触发功能测试，按表2要求测试JK 触发器逻辑功能。 表2 GDOU-B-11-112

（4） 根据图 2逻辑图将JK 触发器分别连接成T 触发器和T ′触发器，并通过做实验进行验证。 注释：T 触发器的逻辑功能：当T ＝0时，时钟脉冲作用后，其状态保持不变；当T ＝1时，时钟脉冲作用后，触发器状态翻转。如果将T 触发器的T 端置“1”，即得T'触发器。在T'触发器的CP 端每来一个CP 脉冲信号，触发器的状态就翻转一次，故称之为反转触发器，广泛用于计数电路中。 图2 2、测试双D 触发器74LS74的逻辑功能 在输入信号为单端的情况下，D 触发器用起来最为方便，其状态方程为 Q * ＝D ，其输出状态的更新发生在CP 脉冲的上升沿，故又称为上升沿触发的边沿触发器，触发器的状态只取决于时钟到来前D 端的状态，D 触发器的应用很广，可用作数字信号的寄存，移位寄存，分频和波形发生等。 （1）D 触发器74LS74逻辑电路引脚图3所示。

实验一半加器的设计

实验一半加器设计 一、实验目的 1、了解和学习Quartus II 5.1 软件设计平台。 2、了解EDA的设计过程。 3、通过实例，学习和掌握Quartus II 5.1 平台下的图形输入法 4、学习和掌握半加器的工作和设计原理。 二、实验仪器 PC机，操作系统为Windows2000/XP,本课程所用系统均为WindowsXp下同），Quartus II 5.1 设计平台。 三、实验原理 加法器是构成算术运算器的基本单元，有来自低位的进位将两个1位二进制数相力口，称为半加。实现半加运算的电路叫做半加器。 按照二进制加法运算规则可以列出如表1-1所示的半加器真值表。其中A、B是两个加数，S是相加的和，CO是相加高位的进位。将S、CO和A、B的关系写成逻 辑表达式如下： S 二AB AB = A： B CO 二AB 四、实验步骤 1、启动Quartus II 5.1 :在Windows操作系统下，单击"开始”，选择"程序”，再选择"altera ”选项下的"Quartus II 5.1 ”命令。 2、新建工程：在File菜单中选择New Project Wizard …，弹出对话框如图1-1所示

图1 — 1 在这个对话框中，第一行是需要你指定项目保存的路径，支持含中文字符的路径，第二行是 需要你为这个项目取一个名称，第三行是需要你为这个项目的顶层实体取个名称，如实验不 需要使用芯片，这三个设定好后，点击“ finish ”。（如何使用芯片及各参数设定将在实验 3 中讲到）出现如下界面

在File 菜单中选择New,出现一个对话框如图 1 — 2 图1 — 2 选择 Block Diaqram/Schematic File ，然后点击 "OK ”。 ft QuBEtus TK - ￡：7>uuiiKn!x mJ 5D 3i E x/tafi/|Krii/ 3/d D ? - -￡Bl?i￡kl .MFj tils ￡di L ￡LM * frajiiri,占■■LfriaAB tiaLi [lain Ukl? □ GS ? 筍而訂 T 旦才?曙涉C ?轿峙fe ? 0 IkCLTJ^ dm AI .TO 'i. SyriE-Hi/i Pltionti^j k /i B I-A J "Vt'-mmy 扎 CiifcdiWkniW 扎 Eiot 人行WM J Nfrlrtfl? p 暑讣1 F4t IN IK TiRii Fl EH. "V |础 1■■中■ | Mb 图1 — 3 4、 保存文件：选菜单File'Save ，在弹出的Save As 对话窗口中，指定存放文件类型、 文件夹和文件名。这一步也可以放在图形设计完成后进行。 5、 原理图设计输入: (1 )元器件符号放置 通过Edit->lnsert Symbol 插入元器件或点击图板左侧的快捷键 卜' I Symbol,或双击图板 3 、新建文件 \ l±

数电实验三综述

湘潭大学实验报告 课程名称数学逻辑与数字电路实验名称时序电路实验——计数器和移位寄存器_ 页数 6 专业计算机科学与技术班级_ 二班_ 学号2014551442 姓名肖尧实验日期_ 2016/5/14_ 一、实验目的 1.验证同步十六位计数器的功能。 2.设计一个8位双向移位寄存器，理解移位寄存器的工作原理，掌握串入/并出端口控制的描述方法。 3.进一步熟悉Quartus II的Verilog HDL文本设计流程，掌握组合电路的设计仿真和硬件测试。 4.初步掌握Quartus II基于LPM宏模块的设计流程与方法，并由此引出基于LPM模块的许多其他实用数学系统的自动设计技术。 二、实验要求 1.用Quartus II的Verilog HDL进行计数器的设计与仿真 2.用LPM宏模块设计计数器。 3.用Quartus II的Verilog HDL进行8位双向移位寄存器设计 4.在实验系统上进行硬件测试，验证这两个设计的功能。 5.写出实验报告。 三、实验原理 计数器能记忆脉冲的个数，主要用于定时、分频、产生节拍脉冲及进行数字运算等。加法计数器每输入一个CP脉冲，加法计数器的计数值加1.十六进制计数即从0000一直计数到1111；当计数到1111时，若再来一个CP脉冲，则回到0000，同时产生进位1。 同步十六进制计数器设计采用if-else语句对计数器的输出分别进行赋值，能实现对输入脉冲的计数，并具有使能和异步清零功能。 移位寄存器不仅具有存储代码的功能，而且在移位脉冲作用下，还有左移、右移等功能。设计一个8位二进制双向移位寄存器，能实现数据保持、右移、左移、并行置入和并行输出等功能。移位寄存器有三种输入方式：8位并行输入、1位左移串行输入、1位右移串行输入；有一种输出方式：8位并行输出。双向移位寄存器工作过程如下： （1）当1位数据从左移串行输入端输入时，首先进入内部寄存器最高位，并在并行输出口最高位输出，后由同步时钟的上升沿触发向左移位。 （2）当1位数据从右移串行输入端输入时，首先进入内部寄存器最低位，并在并行输出口最低位输出，后由同步时钟的上升沿触发向右移位。 四、实验内容 1.利用Quartus II完成计数器、8位双向移位寄存器的文本编辑输入和仿真测试，给出仿真波形。 2. 用LPM宏模块设计计数器 3.给他们进行引脚锁定，然后硬件下载测试。 五、实验环境与设备 Quartus II以及进行硬件测试的实验箱。 六、实验代码设计（含符号说明）

PLD设计实例

第四章PLD设计实例 本章中，我们将应用VHDL语言和电路原理图，在Altera公司的MAX+PLUS II软件平台上实现一些PLD设计实例。实例中所用的芯片是Altera公司可编程逻辑器件EPF10K10LC84-3，并将每一设计结果下载到杭州众和电子技术开发有限公司开发的EDA 实验开发系统上进行验证和演示。 4．1数字显示译码器 一．设计要求： 当每输入一脉冲信号时，数码管就显示一随脉冲信号递增的十六进制数，从数字1开始直至数字F。 二．设计方法： 此电路的设计框图如图4-1a所示。当低频的脉冲信号输入计数器后，七段译码器将计数器的输出译为相应的十六进制数，并由数码管显示出来。设计时，底层的计数器、译码器模块可由VHDL语言来实现；顶层的设计则可直接采用原理图输入法（图4-1b）。 图4-1a 数字显示译码器的设计框图 三．源程序和原理图：

四位二进制加法计数器cnt4b.vhd的VHDL源程序

七段译码器decl.vhd的VHDL源程序 图4-1b 数字显示译码器原理图 四．实验板配置： 本实例采用实验板中的第8种结构。时钟信号CLK1采用CLOCK1中的任何一组，CLK2采用CLOCK2中的1024HZ，按键5作为清零控制信号，按键6作为时钟使能信号，译码结果显示在数码管1上。 习题：设计一能递增显示各种不同符号的显示器，工作方式同此实例。 4．28位二进制并行加法器 一．设计要求： 当外加时钟信号的上升沿到达时，能实现8位二进制数并行相加，并输出和及进位信号。 二．设计方法： 多位加法器的构成有两种方式：并行和串行。并行加法器是一种超前进位加法逻辑电路，每位的进位只由加数和被加数决定，而与低位的进位无关，因而运算速度较快；串行加法器则是将全加器级联构成多位加法器，虽然电路比较简单，但运算速度较慢。并行加法器通常比串行级联加法器占用更多的资源，随着位数的增加，相同位数的并行加法器与串行加法器的容量差快速增大。因此，在工程中使用加法器时，要在速度和容量之间寻找平衡。

数电实验报告1.2-一位减法器、一位加法器

<熟悉QuartusII和Verilog HDL数字逻辑电路设计基础环境> 实验报告 学生姓名：李旭文超周 班级学号：11自动化1138033 1138019 指导老师：潘秀琴

<实验报告内容> 一、实验名称：学习QurtusII基本功能和使用方法，完成一位减法器、一位 加法器的原理图输入和文本输入、编译校验及功能仿真。 二、实验学时：4学时 三、实验目的：熟悉Quartus II基本功能和使用方法，掌握原理图输入、文本输入的步骤。 四、实验内容：完成一位加法器、一位减法器的设计输入并进行仿真输出。 五、实验原理：数字逻辑电路中各种门电路的功能和使用方法 六、实验步骤： 1.了解quartusII的基本功能使用； 2.设计输入：首先设计出逻辑电路，然后将所设计的数字逻辑电路以某种方式输入到计算机中，QuartusII有原理图输入和文本（代码）输入两种输入模式。3．设计编译校验：编译连接好的输入图形。 七、实验结果： 1.加法器：A.半加器 原理图： 文本：

波形图： B．一位全加器全加器： 原理图： 文本输入：

波形图： 2.减法器：原理图： 文本输入：

波形图： 八、心得体会：这是使用这个软件的第二次实验对于软件的使用已经比较熟练能够很快连接好电路进行试验 九、附录：<程序代码> 1.加法器： A.半加器 module adder(a,b,s,co); input a,b; output s,co; and X1(a,b); xor Y1(a,b); endmodule B.一位全加器 module onebit_fulladd(a,b,ci,sum,cout); input a,b,ci; output sum,cout; wire sum_temp,c_1,c_2,c_3; xor xor1(sum_temp,a,b);

计组-加法器实验报告

半加器、全加器、串行进位加法器以及超前进位加法器 一、实验原理 1.一位半加器 A和B异或产生和Sum，与产生进位C 2.一位全加器 将一位半加器集成封装为halfadder元件，使用两个半加器构成一位的全加器 3.4位串行进位加法器 将一位全加器集成封装为Fulladder元件，使用四个构成串行进位加法器

4.超前进位加法器（4位） ⑴AddBlock 产生并行进位链中的ti(即Cthis)和di（即Cpass），以及本位结果Sum ⑵进位链（Cmaker） 四位一组并行进位链，假设与或非门的级延迟时间为1.5ty，与非门的延迟时间为1ty，在di和ti产生之后，只需2.5ty就可产生所有全部进位

⑶超前进位加法器 将以上二者结合起来即可完成，A和B各位作为各个AddBlock的输入，低一位的进位Ci-1作为本位AddBlock的C-1的输入。各个AddBlock输出的C_this和C_pass作为对应的Cmaker的thisi和passi的输入。

二、实验器材 QuartusII仿真软件，实验箱 三、实验结果 1.串行进位加法器结果 2.超前进位加法器结果

四、实验结果分析 1.实验仿真结果显示串行加法器比超前进位加法器快，部分原因应该是电路结构优化 不到位。另外由于计算的位数比较少，超前进位加法链结构较复杂，所以优势没体现出来，反倒运作的更慢一点。当位数增加的时候，超前进位加法器会比串行的更快。 2.波形稳定之前出现上下波动，应该与“竞争冒险”出现的情况类似，门的延迟和路径 的不同导致了信号变化时到达的时间有先有后，因此在最终结果形成前出现了脉冲尖峰和低谷；另外也可能部分原因由于电路结构优化的不到位所致

EDA FPGA设计实例 四位加法器(含源程序)

EDA FPGA 四位加法器设计说明：程序使用原件例化语句编写。 半加器程序： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY bjq IS PORT(A,B:IN STD_LOGIC; Y,Co:OUT STD_LOGIC); END bjq; ARCHITECTURE bjqbehv OF bjq IS SIGNAL c,d:STD_LOGIC; BEGIN c<=A OR B; d<=A NAND B; Co<=NOT d; Y<=c AND d; END bjqbehv; 全加器程序： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY qjq IS

PORT(Ci,A,B:IN STD_LOGIC; S,Co:OUT STD_LOGIC); END qjq; ARCHITECTURE qjqbehv OF qjq IS BEGIN S<=A XOR B XOR Ci; Co<=(A AND B) OR (A AND Ci) OR (B AND Ci); END qjqbehv; 加法器例化程序： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY jfq4 IS PORT(A,B:IN STD_LOGIC_VECTOR(3 DOWNTO 0); y:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); Co:OUT STD_LOGIC); END jfq4; ARCHITECTURE jfq4behv OF jfq4 IS COMPONENT qjq PORT(Ci,A,B:IN STD_LOGIC; S,Co:OUT STD_LOGIC); END COMPONENT; COMPONENT bjq PORT(A,B:IN STD_LOGIC; Y,Co:OUT STD_LOGIC); END COMPONENT; SIGNAL C0,C1,C2:STD_LOGIC; BEGIN u1:bjq PORT MAP(A(0),B(0),Y(0),C0); u2:qjq PORT MAP(C0,A(1),B(1),Y(1),C1); u3:qjq PORT MAP(C1,A(2),B(2),Y(2),C2); u4:qjq PORT MAP(C2,A(3),B(3),Y(3),Co); END ARCHITECTURE jfq4behv; 兄弟加qq 352995783，技术交流。 暮落 2011年12月2日

数电实验报告半加全加器

实验二 半加/减器与全加/减器 一、 实验目的： （1） 掌握全加器和半加器的逻辑功能。 （2） 熟悉集成加法器的使用方法。 （3） 了解算术运算电路的结构。 二、 实验设备： 1、 74LS00 （二输入端四与非门） 2、 74LS86 （二输入端四异或门） 3、 数字电路实验箱、导线若干。 Ver 4B 4A 4￥ 3B 3A 3Y 1A IB !Y 2A 2B 2Y GND （74LS86引脚图） 三、 实验原理： 两个二进制数相加，叫做半加，实现半加操作的电路，称为半加器。 A 表示 被加数，B 表示加数，S 表示半加和，Co 表示向高位的进位。 全加器能进行加数、被加数和低位来的信号相加，并给出该位的进位信号以 及和。 四、 实验内容： 用74LS00和74LS86实现半加器、全加器的逻辑电路功能。 （一）半加器、半减器 M=0寸实现半加，M=1时实现半减，真值表如下： （74LS00引脚 ）

功能M A B S C 半加00000 00110 01010 01101 半减10000 10111 11010 11100 —s +/- ——co M （半加器图形符号） 2、 ⑴S真值表: 00011110 00110 11001 A ⑵C真值表: 00011110 00000 10101 C 二B（A二M）

（二）全加器、全减器 S CO C^BC i-1 ?（M 十 A ）（B 十 C ） 、实验结果 半加器： S 二 AB AB = A 二 B C =B （A 二 M ） 全加器： S = A 二 B - C i-1 G 二GM C 2M CI B +/一

FPGA一位全加器设计实验报告

题目：1位全加器的设计 一．实验目的 1.熟悉QUARTUSII软件的使用； 2.熟悉实验硬件平台的使用； 3.掌握利用层次结构描述法设计电路。 二．实验原理 由于一位全加器可由两个一位半加器与一个或门构成，首先设计半加器电路，将其打包为半加器模块；然后在顶层调用半加器模块组成全加器电路；最后将全加器电路编译下载到实验箱，其中ain,bin,cin信号可采用实 验箱上SW0,SW1,SW2键作为输入，并将输 入的信号连接到红色LED管 LEDR0,LEDR1,LEDR2上便于观察，sum,cout 信号采用绿色发光二极管LEDG0,LEDG1来 显示。 三．实验步骤 1.在QUARTUSII软件下创建一工程，工程名为full_adder，芯片名为EP2C35F672C6； 2.新建Verilog语言文件，输入如下半加器Verilog语言源程序； module half_adder(a,b,s,co); input a,b; output s,co; wire s,co; assign co=a & b; assign s=a ^ b; Endmodule 3.保存半加器程序为，进行功能仿真、时序仿真，验证设计的正确性。 其初始值、功能仿真波形和时序仿真波形分别如下所示

4.选择菜单File→Create/Update→Create Symbol Files for current file，创建半加器模块； 5.新建一原理图文件，在原理图中调用半加器、或门模块和输入，输出引脚，按照图1所示连接电路。并将输入ain,bin,cin连接到FPGA的输出端，便于观察。完成后另保存full_adder。 电路图如下 6.对设计进行全编译，锁定引脚，然后分别进行功能与时序仿真，验证全加器的逻辑功能。其初始值、功能仿真波形和时序仿真波形分别如下所示

数字逻辑与数字系统应用案例、实例

数字逻辑与数字系统 （1）多路彩灯控制器的设计 一、实验目的 1．进一步掌握数字电路课程所学的理论知识。 2．熟悉几种常用集成数字芯片，并掌握其工作原理，进一步学会使用其进行电路设计。 3．了解数字系统设计的基本思想和方法，学会科学分析和解决问题。 4．培养认真严谨的工作作风和实事求是的工作态度。 5．作为课程实验与毕业设计的过度，课程设计为两者提供了一个桥梁。二、任务和要求 实现彩灯控制的方法很多，如EPROM编程、RAM编程、单板机、单片机等，都可以组成大型彩灯控制系统。因为本次实习要求设计的彩灯路数较少，且花型变换较为简单，故采用移位寄存器型彩灯控制电路。 （1）彩灯控制器设计要求 设计一个8路移存型彩灯控制器，要求： 1. 彩灯实现快慢两种节拍的变换； 2. 8路彩灯能演示三种花型（花型自拟）； 3. 彩灯用发光二极管LED模拟； 4. 选做：用EPROM实现8路彩灯控制器，要求同上面的三点。 （2）课程设计的总体要求 1．设计电路实现题目要求； 2．电路在功能相当的情况下设计越简单越好；

3. 注意布线，要直角连接，选最短路径，不要相互交叉； 4. 注意用电安全，所加电压不能太高，以免烧坏芯片和面包板。 三、设计方案 （1）总体方案的设计 针对题目设计要求，经过分析与思考，拟定以下二种方案： 方案一：总体电路共分三大块。第一块实现花型的演示；第二块实现花型的控制及节拍控制；第三块实现时钟信号的产生。 主体框图如下： 方案二：在方案一的基础上将整体电路分为四块。第一块实现花型的演示； 第二块实现花型的控制；第三块实现节拍控制；第四块实现时钟信号的产生。 并在部分电路的设计上与方案一采用了完全不同的方法，如花型的控制。 主体框图如下： （2）总体方案的选择 方案一与方案二最大的不同就在，前者将花型控制与节拍控制两种功能融合在一起，是考虑到只要计数器就可以实现其全部功能的原因，且原理相对简单。这样设计，其优点在于：设计思想比较简单。元件种类使用少，且

数电实验内容

实验一组合逻辑电路的设计 一、实验目的 1、掌握组合逻辑电路的设计和测试方法。 2、掌握半加器、全加器的逻辑功能。 3、通过功能验证锻炼解决实际问题的能力。 二、实验主要仪器设备 1、万用表 2、集成芯片：74LS00、74LS08 三、实验原理 1、设计组合逻辑电路的一般步骤：设计要求→逻辑状态表→逻辑表达式→简化逻辑表 达式→逻辑图。 通常，设计组合逻辑电路按下述步骤进行。其流程图如。 （1）列真值表。设计的要求一般是用文字来描述的。设计者很难由文字描述的逻辑命题直接写出逻辑函数表达式。由于真值表在四种逻辑函数表示方法中，表示逻辑功能最为直观，故设计的第一步为列真值表。首先，对命题的因果关系进行分析，“因”为输入，“果”为输出，即“因”为逻辑变量，“果”为逻辑函数。其次，对逻辑变量赋值，即用逻辑0和逻辑1分别表示两种不同状态。最后，对命题的逻辑关系进行分析，确定有几个输入，几个输出，按逻辑关系列出真值表。 （2）由真值表写出逻辑函数表达式。 （3）对逻辑函数进行化简。若由真值表写出的逻辑函数表达式不最简，应利用公式法或卡诺图法进行逻辑函数化简，得出最简式。如果对所用器件有要求，还需将最简式转换成相应的形式。 （4）按最简式画出逻辑电路图。 图3.4.1 组合逻辑电路设计流程图 2、用74LS00和74LS86组成半加器电路。要求按设计要求步骤进行，直到测试电路逻 辑功能符合设计要求为止。 3、用74LS00和74LS86组成全加器电路。要求按设计要求步骤进行，直到测试电路逻 辑功能符合设计要求为止。 四、预习要求 1、复习组合逻辑电路的设计方法。 2、熟悉本实验所用各种集成电路的型号及引脚号。 3、根据实验内容所给定的设计命题要求，按设计步骤写出真值表、输出函数表达式并

加法器实验报告

加法器实验报告 篇一：加法器实验报告 实验 _＿一＿＿ 【实验名称】 1位加法器 【目的与要求】 1. 掌握1位全加器的设计 2. 学会1位加法器的扩展 【实验内容】 1. 设计1位全加器 2. 将1位全加器扩展为4位全加器 3. 使4位的全加器能做加减法运算 【操作步骤】 1. 1位全加器的设计 （1）写出1位全加器的真值表 （2）根据真值表写出表达式并化简 （3）画出逻辑电路 （4）用quartusII进行功能仿真，检验逻辑电路是否正确，将仿真波形截图并粘贴于此 （5）如果电路设计正确，将该电路进行封装以用于下一个环节 2. 将1位全加器扩展为4位全加器 （1）用1位全加器扩展为4位的全加器，画出电路图

（2）分别用两个4位补码的正数和负数验证加法器的正确性（注意这两 个数之和必须在4位补码的数的范围内，这两个数包括符号在内共4位），用quartusII进行功能仿真并对仿真结果进行截图。 3. 将4位的全加器改进为可进行4位加法和减法的运算器 （1）在4位加法器的基础上，对电路进行修改，使该电路不仅能进行加 法运算而且还能进行减法运算。画出该电路 （2）分别用两个4位补码的正数和负数验证该电路的正确性（注意两个 数之和必须在4位补码的数的范围内），用quartusII进行功能仿真并对仿真结果进行截图。 【附录】 篇二：加法器的基本原理实验报告 一、实验目的 1、了解加法器的基本原理。掌握组合逻辑电路在Quartus Ⅱ中的图形输入方法及文本输入方法。 2、学习和掌握半加器、全加器的工作和设计原理 3、熟悉EDA工具Quartus II和Modelsim的使用，能够熟练运用Vrilog HDL语言在Quartus II下进行工程开发、调试和仿真。

数电实验实验报告

数字电路实验报告

实验一 组合逻辑电路分析 一．试验用集成电路引脚图 74LS00集成电路74LS20集成电路 四2输入与非门双4输入与非门 二．实验内容 1.实验一 X1 2.5 V A B C D U1A 74LS00N U2A U3A 74LS00N 逻辑指示灯：灯亮表示“1”，灯灭表示“0” ABCD按逻辑开关，“1”表示高电平，“0”表示低电平 自拟表格并记录: A B C D Y A B C D Y 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 1 0 0 1 0 0 0 1 0 0 1 0 1 0 0 0 0 1 1 1 1 0 1 1 1 0 1 0 0 0 1 1 0 0 1 0 1 0 1 0 1 1 0 1 1 0 1 1 0 0 1 1 1 0 1 0 1 1 1 1 1 1 1 1 1 2.实验二 密码锁的开锁条件是：拨对密码，钥匙插入锁眼将电源接通，当两个条件同时满足时，

开锁信号为“1”，将锁打开。否则，报警信号为“1”，则接通警铃。试分析密码锁的密码ABCD是什么？ A Ｂ Ｃ D ABCD接逻辑电平开关。 最简表达式为：X1=AB’C’D 密码为：1001 三.实验体会： 1.分析组合逻辑电路时，可以通过逻辑表达式，电路图和真值表之间的相互转换来到达实验所要求的目的。 2.这次试验比较简单，熟悉了一些简单的组合逻辑电路和芯片，和使用仿真软件来设计和构造逻辑电路来求解。 实验二组合逻辑实验（一）半加器和全加器 一．实验目的 1.熟悉用门电路设计组合电路的原理和方法步骤 二．预习内容 1.复习用门电路设计组合逻辑电路的原理和方法步骤。 2.复习二进制数的运算。 3.用“与非门”设计半加器的逻辑图。 4.完成用“异或门”、“与或非”门、“与非”门设计全加器的逻辑图。 5.完成用“异或”门设计的3变量判奇电路的原理图。

加法器实验报告

实验三加法器的设计与仿真 一、实验目的 熟悉quartus ⅱ仿真软件的基本操作，用逻辑图和vhdl语言设计加法器并验证。 二、实验内容 1、熟悉quartus ⅱ软件的基本操作，了解各种设计输入方法（原理图设计、文本设计、 波形设计） 2、用逻辑图和vhdl语言设计全加器并进行仿真验证； 3、用设计好的全加器组成串行加法器并进行仿真验证； 4、用逻辑图设计4位先行进位全加器并进行仿真验证； 三、实验原理 1. 全加器 全加器英文名称为full-adder，是用门电路实现两个二进制数相加并求出和的组合线路，称为一位全加器。一位全加器可以处理低位进位，并输出本位加法进位。多个一位全加器进行级联可以得到多位全加器。 用途：实现一位全加操作逻辑图 真值表 第 1 页共 7 页 利用与或门设计的全加器，它只能做一位的加法，先预想好它的功能，写出真值表，就可以根据这些来设计电路了。 2.四位串行加法器 逻辑图 利用全加器的组合实现4位串行加法器，全加器只能对一位进行操作，将每一位的结果传给下一位，就可以实现4位的加法器。 3．74283：4位先行进位全加器（4-bit full adder） 利用74283芯片实现的4位先行进位全加器比前两者功能更完善，它可以实现进位功能，这个自己设计难度比较大，可以参照74283的功能表加深对它的理解， 第 2 页共 7 页 按照如下的逻辑图实现进位全加器。 逻辑框图 逻辑功能表 注：1、输入信号和输出信号采用两位对折列表，节省表格占用的空间，如：[a1/a3]对应的列取值相同，结果和值[σ1/σ3]对应的运算是σ1=a1+b1和σ3=a3+b3。请自行验证一下。 2、c2是低两位相加产生的半进位，c4是高两位相加后产生的进位输出，c0是低位级加法器向本级加法器的进位输入。 四、实验方法与步骤 实验方法： 第 3 页共 7 页 采用基于fpga进行数字逻辑电路设计的方法。 采用的软件工具是quartusii软件仿真平台，采用的硬件平台是altera epf10k20ti144_4的fpga试验箱。 实验步骤： ? 全加器 1、编写源代码。打开quartusⅱ软件平台，点击file中得new建立一个文件。编写的文件 名与实体名一致，点击file/save as以“.vhd”为扩展名存盘文件。vhdl设计源代码

加法器的基本原理实验报告

一、实验目的 1、了解加法器的基本原理。掌握组合逻辑电路在Quartus Ⅱ中的图形输入方法及文本输入方法。 2、学习和掌握半加器、全加器的工作和设计原理 3、熟悉EDA工具Quartus II和Modelsim的使用，能够熟练运用Vrilog HDL语言在Quartus II下进 行工程开发、调试和仿真。 4、掌握半加器设计方法 5、掌握全加器的工作原理和使用方法 二、实验内容 1、建立一个Project。 2、图形输入设计：要求用VHDL结构描述的方法设计一个半加器 3、进行编译，修改错误。 4、建立一个波形文件。（根据真值表） 5、对该VHDL程序进行功能仿真和时序仿真Simulation 三、实验步骤 1、启动QuartusⅡ 2、建立新工程NEW PROJECT 3、设定项目保存路径＼项目名称＼顶层实体名称 4、建立新文件Blok Diagram/Schematic File 5、保存文件FILE /SA VE 6、原理图设计输入 元件符号放置通过EDIT_>SYMBOL 插入元件或点击图标 元件复制 元件移动 元件转动 元件删除 管脚命名PIN_NAME 元件之间连线（直接连接，引线连接） 7、保存原理图 8 、编译：顶层文件设置，PROJECT_>Set as Top_Level 开始编译processing_>Start Compilation 编译有两种：全编译包括分析与综合（Analysis&Synthesis）、适配(Fitter)、编程（assembler）时序分析（Classical Timing Analysis）4个环节，而这4个环节各自对应相应菜单命令，可单独发布执行也可以分步执行

设计示例432位先行进位加法器的设计

设计示例4：32位先行进位加法器的设计 1、功能概述： 先行进位加法器是对普通的全加器进行改良而设计成的并行加法器，主要是针对普通全加器串联时互相进位产生的延迟进行了改良。超前进位加法器是通过增加了一个不是十分复杂的逻辑电路来做到这点的。 设二进制加法器第i位为A i，B i，输出为S i，进位输入为C i，进位输出为C i+1，则有：S i=A i⊕B i⊕C i （1-1） C i+1 =A i * B i+ A i *C i+ B i*C i =A i * B i+（A i+B i）* C i（1-2） 令G i = A i * B i , P i = A i+B i，则C i+1= G i+ P i *C i 当A i和B i都为1时，G i = 1，产生进位C i+1 = 1 当A i和B i有一个为1时，P i = 1，传递进位C i+1= C i 因此G i定义为进位产生信号，P i定义为进位传递信号。G i的优先级比P i高，也就是说：当G i = 1时（当然此时也有P i = 1），无条件产生进位，而不管C i是多少；当G i=0而P i=1时，进位输出为C i，跟C i之前的逻辑有关。 下面推导4位超前进位加法器。设4位加数和被加数为A和B，进位输入为C in，进位输出为C out,对于第i位的进位产生G i = A i·B i ,进位传递P i=A i+B i , i=0,1,2,3。于是这各级进位输出，递归的展开Ci，有： C0 = C in C1=G0 + P0·C0 C2=G1 + P1·C1 = G1 + P1·G0 + P1·P0?C0 C3=G2 + P2·C2 = G2 + P2·G1 + P2·P1·G0 + P2·P1·P0·C0 C4=G3 + P3·C3 = G3 + P3·G2 + P3·P2·G1 + P3·P2·P1·G0 + P3·P2·P1·P0·C0 （1-3） C out=C4 由此可以看出，各级的进位彼此独立产生，只与输入数据Ai、Bi和Cin有关，将各级间的进位级联传播给去掉了，因此减小了进位产生的延迟。每个等式与只有三级延迟的电路对应，第一级延迟对应进位产生信号和进位传递信号，后两级延迟对应上面的积之和。实现上述逻辑表达式（1-3）的电路称为超前进位部件（Carry Lookahead Unit），也称为CLA 部件。通过这种进位方式实现的加法器称为超前进位加法器。因为各个进位是并行产生的，所以是一种并行进位加法器。 从公式（1-3）可知，更多位数的CLA部件只会增加逻辑门的输入端个数，而不会增加门的级数，因此，如果采用超前进位方式实现更多位的加法器，从理论上讲，门延迟不变。但是由于CLA部件中连线数量和输入端个数的增多，使得电路中需要具有大驱动信号和大扇入门，这会大大增加门的延迟，起不到提高电路性能的作用。因此更多位数的加

加法器及差分放大器项目实验报告

加法器及差分放大器项目实验报告 一、项目内容和要求 （一）、加法器 1、任务目的： （1）掌握运算放大器线性电路的设计方法； （2）理解运算放大器的工作原理； （3）掌握应用仿真软件对运算放大器进行仿真分析的方法。 2、任务内容： 2.1 设计一个反相加法器电路，技术指标如下： （1）电路指标 运算关系:)25(21i i O U U U +-=。 输入阻抗Ω≥Ω≥K R K R i i 5,521。 （2）设计条件 电源电压Ec=±5V ； 负载阻抗Ω=K R L 1.5 （3）测试项目 A ：输入信号V U V U i i 5.0,5.021±=±=，测试4种组合下的输出电压； B ：输入信号V KHz U V U i i 1.0,1,5.021为正弦波±=信号，测试两种输入组合情况下的输出电 压波形。 C ：输入信号V U i 01=，改变2i U 的幅度，测量该加法器的动态范围。 D ：输入信号V U i 01=，V U i 1,2为正弦波，改变正弦波的频率，从1kHz 逐渐增加，步长为 2kHz ，测量该加法器的幅频特性。 2.2 设计一个同相加法器电路，技术指标如下： （1）电路指标 运算关系：21i i O U U U +=。 （2）设计条件 电源电压Ec=±5V ； 负载阻抗Ω=K R L 1.5 （3）测试项目 A ：输入信号V U V U i i 1,121±=±=，测试4种组合下的输出电压； B ：输入信号V KHz U V U i i 1,1,121为正弦波±=信号，测试两种输入组合情况下的输出电压 波形。 （二）、差分放大器 1、任务目的： （1）掌握运算放大器线性电路的设计方法； （2）理解运算放大器的工作原理； （3）掌握应用仿真软件对运算放大器进行仿真分析的方法。 2、任务内容 2.1 设计一个基本运放差分放大器电路，技术指标如下： （1）电路指标 运算关系:)(521i i O U U U --=。 输入阻抗Ω≥Ω≥K R K R i i 5,521。 （2）设计条件

数电实验三加法器

实验三一．实验目的 1.掌握全加器的工作原理与逻辑功能。 2.掌握全加器的应用。 二．实验设备及器材 数字电路实验箱稳压电源 74LS00 CD4008B 三．实验原理 全加器是中规模组合逻辑器件，它实现二进制数码的加法运算。 表1 全加器真值表 CD4008B为四位加法器，其逻辑符号如图2，A3、A2、A1、A0和B3、B2、B1、B0为两个四位二进制数，CI为进位输入端，CO为进位输出端。 图2

全加器主要用于数值运算，i位全加器可以实现两个i位二进制数的加法运算。另外，全加器也可以实现组合逻辑函数，如用全加器实现四位二进制数向BCD 码的转换。 四．实验内容 1.按照全加器真值表，利用逻辑电平产生电路及逻辑电平指示电路验证CD4008B的逻辑功能，画出测试电路图。 A3、A2、A1、A0和B3、B2、B1、B0为两个四位二进制数：加数和被加数，CIN为进位输入，S3、S2、S1、S0为输出的和，CON为进位输出端。 2.连接 B/BCD码转换电路，验证其实验结果是否与真值表一致。 二进制码转换为BCD码时，9以前即0000—1001，二进制数B和BCD码二者相等。但九以后，即1010—1111，需要给B加6（0110）才能和BCD码在数值上相等。因此利用四位全加器实现转换时，以四位二进制数作为被加数，而加数在四位二进制数为0000—1001时为0000，为1001—1111时为0110，这样就可实现

B/BCD 的转换。 图3 B/BCD码转换电路 验证得其实验结果与真值表一致 3.设计电路，完成1位十进制数的相加运算，使实现7+9=,6+4=,和3+2=，并用数码管显示电路。 可得图四真值表： 加数二进制 码被加数二进 制数码 二进制的和十进制的和进位 0010 0011 0101 5 0 0100 0110 1010 10 0 0111 1001 0000 16 1 图四真值表 实验结果：数码管显示电路图如下

EDA设计实例

EDA设计实例 1、设计内容：四位加法器。 2、设计目的：了解原理图的设计方法。 3、系统总体设计：A1、A2、A 4、A 5、A 6、A 7、A 8、A9为八个二进制输入端，A3为一个低位进位输入端，T1、T2、T3、T4为四位和输出端，T5为高位进位输出

端。 4、原理图设计： 5、VHDL程序设计 Ⅰ、编辑和输入设计文件 ⑴、新建一个文件夹。文件夹取名为ADD4，保存在D盘中。 ⑵、输入源程序。打开Quartus Ⅱ，选择File→New命令。在New窗口中的选择原理图文件编辑输入项Block Diagram/Schematic File，单击OK按钮后将打开原理图编辑窗口。 ⑶、建立一个初始原理图。再编辑窗口中的任何一个位置上右击鼠标，将出现快捷菜单，选择其中的输入元件项Insert→Symbol，或者直接双击原理图编辑窗口，弹出输入元件的对话框。在左下的Name栏输入输入引脚符号input。然后单击symbol窗口的OK按钮，即可将原件调入原理图编辑窗口。 ⑷、创建原理图文件为顶层设计的工程。然后将此文件s_add.bdf设定为工程。 ⑸、绘制四位加法器原理图。创建工程后即进入了工程管理窗口，设工程名为s_add。双击左侧的工程名，再次进入原理图编辑窗口。双击原理图编辑窗口任何位置，再次弹出输入元件对话框。分别在Name栏输入元件名为and2、xor、和输出引脚output。并用拖动的方法接好电路。然后分别在input和output引脚的PIN NAME上双击使其变成黑色，再用键盘分别输入各引脚名，最后作为本项工程的顶层电路原理设计。完成设计，并将四位加法器封装成一个元件，以便在更高层设计中调用。 ⑹、测试四位加法器。

quarters加法器实验报告

加法器数字逻辑实验报告 一、实验目的 1．熟悉Quartus II软件的基本操作，了解各种设计方法（原理图设计、文本设计、波形设计） 2．用VHDL语言设计一个加法器。 3．用VHDL语言设计串行加法器、并行加法器。 二、实验内容 1、熟悉QuartusⅡ软件的基本操作，了解各种设计输入方法 （原理图设计、文本设计、波形设计） 2、用VHDL语言设计加法器、串行全加器、并行全加器，再利 用波形编辑区进行逻辑功能仿真，以此验证电路的逻辑功能 是否正确，最终在FPGA芯片上下载验证逻辑实现。三、实验原理 1．全加器 用途：实现一位全加操作 逻辑图 真值表 X Y CIN S COUT

0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 VHDL程序 数据流描述： 波形图

2．四位串行加法器逻辑图 波形图

3．74283：4位先行进位全加器（4-Bit Full Adder） 逻辑框图 逻辑功能表 注：1、输入信号和输出信号采用两位对折列表，节省表格占用的空间，如：[A1/A3]对应的列取值相同，结果和值[Σ1/Σ3]对应的运算是Σ1=A1+B1和Σ3=A3+B3。请自行验证一下。 2、C2是低两位相加产生的半进位，C4是高两位相加后产

生的进位输出，C0是低位级加法器向本级加法器的进位输入。四、实验方法与步骤 实验方法： 采用基于FPGA进行数字逻辑电路设计的方法。 采用的软件工具是QuartusII软件仿真平台，采用的硬件平台是Altera EPF10K20TI144_4的FPGA电路板。 实验步骤： 1、建立工程project，并命名顶层文件为JFQ，按照实验箱上 FPGA的芯片名更改编程芯片的设置。操作是点击Assignment/Device,选取芯片的类型。选择“FLEX10K—— EPF10K20TI144_4” 2、编写VHDL源代码。打开QuartusⅡ软件平台，点击File中得 New建立一个VHDL文件。编写的文件名与实体名一致且为JFQ。VHDL如下：

数电实验报告

数字电路与逻辑设计综合实验 实验报告 课题名称：数字钟 班级：08211102班 学号：070062 班内序号：33 姓名：何慧芳

一．设计课题的任务要求 1.实验目的 1．熟练掌握VHDL 语言和QuartusII 软件的使用； 2．理解状态机的工作原理和设计方法； 3．掌握利用EDA 工具进行自顶向下的电子系统设计方法； 2.实验任务 A．基本任务：设计制作一个能显示时、分、秒的时钟 1. 可手动校对时间，能分别进行时和分的校正； 2. 12 小时（有上、下午显示）、24 小时计时制可选； B．提高要求： 1. 整点报时功能； 2. 闹铃功能，当计时到预定时间时，蜂鸣器发出闹铃信号，闹铃时间为5 秒，可 提前终止闹铃； 3. 自拟其它功能。 3.实验器材 1．计算机； 2．示波器； 3．直流稳压电源； 4．万用表； 5．EDA 开发板及相应元器件。 二．系统设计（设计思路、总体框图、分块设计） 1.设计思路 数字钟是一个将“时”、“分”、“秒”显示于人的视觉器官的计时装置。它的计时周期为24小时，显示满刻度为23 时59 分59 秒；或者计时周期为12 小时并配有上下午指示，显示满刻度为12 时59 分59 秒；另外还应有校时功能和报时功能。 电路由晶体振荡器、时钟计数器、译码驱动电路和数字显示电路以及时间调整电路组成。其中，时钟计数器、译码驱动电路及时间调整电路由CPLD 设计完成，晶体振荡器负责给CPLD 提供所需的高频时钟脉冲信号。

1、晶体振荡器 晶体振荡器的作用是产生时间标准信号。数字钟的精度，主要取决于时间标准信号的频率及其稳定度。因此，一般采用石英晶体振荡器经过分频得到这一信号。也可采用由门电路或555 定时器构成的多谐振荡器作为时间标准信号源。 2、计数器 有了时间标准“秒”信号后，就可以根据60 秒为1 分、60 分为1 小时、24 小时为1 天的计数周期，分别组成两个六十进制（秒、分）、一个二十四进制（时）的计数器。将这些计数器适当地连接，就可以构成秒、分、时的计数，实现计时的功能。 3、译码和数码显示电路 译码和数码显示电路是将数字钟和计时状态直观清晰地反映出来，被人们的视觉器官所接受。显示器件选用LED 七段数码管。在译码显示电路输出的驱动下，显示出清晰、直观的数字符号。 4、校时电路 实际的数字钟表电路由于秒信号的精确性不可能做到完全（绝对）准确无误，加之电路中其它原因，数字钟总会产生走时误差的现象。因此，电路中就应该有校准时间功能的电路。 2.模块划分 采用自顶向下的设计方法，通过对数字钟实现功能的分析，决定将各个功能由一个个模块实现，核心模块就是秒计时器、分计时器和小时计时器。其他的功能主要围绕在计时器的周边添加，这样系统设计简单明了，并且功能容易扩展。 将模块分为： 分频模块：div50m，div500 计时模块：second，minute，hour 整点报时和闹铃模块：speaker，alarm，beep 译码和数码显示：seltime，display 3.总体框图 (1).设计的时钟的系统结构图（对外接口图）