集成电路开短路测试

摘要

本次设计针对测试集成电路的开短路。作品设计以AT89S52,两个CD4051，一个待测芯片MC34063为主，用AT89S52来控制CD4051输入引脚从而使得输出其中一个引脚，此引脚用来连接被侧的其中一个引脚。34063芯片测试仪基本功能是集成电路的开短路测试、基准电压测试、集成电路等级评定；自动分装时能够与机械手系统通信；用数码显示基准电压和集成电路等级评定结果。在评定集成电路等级时，第一种测试仪只需分辨合格与不合格。

芯片的测试分两次。在芯片制造完成后必须对圆片上的芯片（小片）进行测试。测试后进行切割。测试合格的芯片才能进行封装。封装完成后的芯片还要进行第二次测试。当已经封装的芯片被测出故障，厂商应当拆掉封装进行测试，找出故障原因。这时候的故障可能是由于焊接等过程中的静电等原因造成的。

关键词：一片AT89S52；两片CD4051；一片MC34063

目录

一、选题意义 (2)

二、原理分析 (2)

三、总体设计 (3)

四、详细设计 (3)

1、硬件设计 (3)

（1）恒电流电路设计

（2）判决电路设计

（3）控制电路设计

（4）选通电路设计

2、软件设计 (5)

五、系统实现 (8)

1、硬件原理图

六、测试 (9)

七、总结 (9)

八、参考文献 (10)

集成电路开短路测试

一．选题的意义

对集成电路厂家来说，开短路测试(open short test)是集成电路生产商必须具备的一项关键技术，关系到企业的生存；对消费者使用者来说，开短路测试关系到一个项目的生产效率，在很大程度上决定着工作的质量。

二．原理分析

集成电路开短路测试分为开路测试(open short to VDD)和短路测试(open short to VSS)。

一般来说，芯片的每个引脚都有泄放或保护电路是两个首尾相连的二极管，一端接VDD ，一端接VSS ，信号是从两个二极管的接点进来测试时测试时,先把芯片的VDD 引脚接0伏(或接地),再给每个芯片引脚供给一个100uA 到500uA 从测试机到芯片的电流,电流会经上端二极管流向VDD （0伏），然后测引脚的电压,正常的值应该是一个二极管的偏差电压0.7伏左右,我们一般设上限为1.5伏，下限为0.2伏,大于 1.5伏判断为openfail,小于0.2伏判断为shortfail.这就是open_short_to_VDD 测试.

open_short_to_VSS 测试的原理基本相同.同样把先VDD 接0伏，然后再给一个芯片到测试的电流,电流由VSS 经下端二级管流向测试机.然后测引脚的电压,同样正常的值应该是一个二极管的偏差电压0.7伏左右,只是电压方向相反,上限还是为1.5伏，下限为0.2伏,大于1.5伏判断为openfail,小于0.2伏判断为shortfail.这就是open_short_to_VSS 测试.

三．总体设计

四．详细设计

(一)硬件设计

1. 恒电流电路设计

恒流源电路

判决电路

选通电路

控制电路

5V电压源通过电路产生2.5V电压，供电流源使用。电流源是通过Q1和

Q2两个PNP管基极共联以及三个电阻按右上图所示连接而成，该电流

源主要用于提供100mA到500mA的电流用于测试输入，其中C4电容主

要是在瞬间断电起到缓冲作用

2.判决电路设计

比较电路上端接2.5V，通过电阻的分压作用在芯片LM358AM的2号引

脚产生1.5V的电压，在5号引脚产生0.2V的电压；将3和6号引脚电

位与他们比较，以此来选通二极管D1或D2，当3和6号引脚电位高于

1.5V或低于0.2V时二极管其中一个导通，介于两电位之间时两个二极管

全部截止，其中3和6号引脚电位等于所U3选通引脚电位。

3.控制电路设计

控制电路主要通过对AT89S52编程控制U2和U3的6，9，10，11号引

脚实现；右上图是AT89S52的复位电路。

4.选通电路设计

选通电路主要用于选择被测芯片的引脚，芯片U2选通的引脚通过其3号引脚将被测引脚点置0，芯片U3选通的引脚置于与其3号引脚相同的电平，之后通过发光二极管来显示两引脚是开路或短路，还是正常。

(二)软件设计

#include

#include

#define uint unsigned int

#define uchar unsigned char

sbit P1_0 =P1^0; //定义p1.0口

sbit P1_1 =P1^1;//定义P1.1口

void deplay(uint z) //延时

{

uint x,y;

for(x=z;x>0;x--)

for(y=110;y>0;y--);

}

void open_short_to_VDD() //开路测试{

uint i,j;

P2=0x34;

i=P2&0x0f;

j=(P2&0xf0)>>4;

for(i=3;i<=6;i++)

{if(j==i) continue;

P2=(j<<4)|i;

if(P1_0)P1_1 =1;else P1_1 =0;

deplay(700);

}

}

void open_short_to_VSS() //短路测试

{

uint i,j;

P2=0x23;

i=P2&0x0f;

j=(P2&0xf0)>>4;

for(i=3;i<=6;i++)

{

if(i==j) continue;

P2=(j<<4)|i;

deplay(700);

}

}

void short_out_to_PIN() //对各引脚测短路{uint i,j;

P2=0x32;

i=P2&0x0f;

j=(P2&0xf0)>>4;

for(i=3;i<=6;i++)

{

for(j=3;j<=6;j++)

{

if(j==i) continue;

P2=(j<<4)|i;

deplay(1000);

}

}

}

main()

{

while(1)

{

open_short_to_VDD();

deplay(700);

open_short_to_VSS();

deplay(700);

short_out_to_PIN();

}

}

五．系统设计

1、硬件原理图

六．测试

七．总结

本次设计最终实现测试芯片开短路的功能，能够测试八个引脚的芯片的好坏，当一个芯片好使时，除电源等以外的另一个灯会隔几秒连续亮两下，如果引脚出现开短路时则指示灯一直熄灭，除电源灯

在设计期间，查阅了大量有关单片机系统设计的相关中文、英文资料，分析了很多芯片的功能及应用，初步掌握了单片机与一些传感器的用法。通过查阅资

料，不但做到了温故而知新，而且使自己所学的知识更加系统化，并在一定程度

上提高了收集和筛选信息的能力。在查阅英文资料的同时，也提高了英语的应用能

八、参考文献

[1] 杨素行.模拟电子技术基础简明教程.清华大学电子学教研组编，高等教育出

版社，第三版 2005年12月

[2] 杨光友，朱宏辉.单片微型计算机原理及接口技术.北京.第1版.中国水利水

电出版社，2002：P23—P25

[3] 先锋工作室.单片机程序设计实例.北京.第1版.清华大学出版社，2003：P125—P134

[4] 李华.MCS-51系列单片机实用接口技术.北京.第1版.北京航空航天大学出

版社，2004：P75—P78

[5] 张毅刚，彭喜元，乔立岩.新编MCS-51单片机应用设计.哈尔滨.第1版.哈

尔滨工业大学出版社，2003：P35—P60

[6] 李群芳，张士军，黄建.单片微型计算机与接口技术.北京.第3版.电子工业

出版社.2008:P105—P13

集成电路的检测方法

集成电路的检测方法 现在的电子产品往往由于一块集成电路损坏，导致一部分或几个部分不能常工作，影响设备的正常使用。那么如何检测集成电路的好坏呢?通常一台设备里面有许多个集成电路，当拿到一部有故障的集成电路的设备时，首先要根据故障现象，判断出故障的大体部位，然后通过测量，把故障的可能部位逐步缩小，最后找到故障所在。 要找到故障所在必须通过检测，通常修理人员都采用测引脚电压方法来判断，但这只能判断出故障的大致部位，而且有的引脚反应不灵敏，甚至有的没有什么反应。就是在电压偏离的情况下，也包含外围元件损坏的因素，还必须将集成块内部故障与外围故障严格区别开来，因此单靠某一种方法对集成电路是很难检测的，必须依赖综合的检测手段。现以万用表检测为例，介绍其具体方法。 我们知道，集成块使用时，总有一个引脚与印制电路板上的“地”线是焊通的，在电路中称之为接地脚。由于集成电路内部都采用直接耦合，因此，集成块的其它引脚与接地脚之间都存在着确定的直流电阻，这种确定的直流电阻称为该脚内部等效直流电阻，简称R内。当我们拿到一块新的集成块时，可通过用万用表测量各引脚的内部等效直流电阻来判断其好坏，若各引脚的内部等效电阻R内与标准值相符，说明这块集成块是好的，反之若与标准值相差过大，说明集成块内部损坏。测量时有一点必须注意，由于集成块内部有大量的三极管，二极管等非线性元件，在测量中单测得一个阻值还不能判断其好坏，必须互换表笔再测一次，获得正反向两个阻值。只有当R内正反向阻值都符合标准，才能断定该集成块完好。 在实际修理中，通常采用在路测量。先测量其引脚电压，如果电压异常，可断开引脚连线测接线端电压，以判断电压变化是外围元件引起，还是集成块内部引起。也可以采用测外部电路到地之间的直流等效电阻(称R外)来判断，通常在电路中测得的集成块某引脚与接地脚之间的直流电阻(在路电阻)，实际是R内与R外并联的总直流等效电阻。在修理中常将在路电压与在路电阻的测量方法结合使用。有时在路电压和在路电阻偏离标准值，并不一定是集成块损坏，而是有关外围元件损坏，使R外不正常，从而造成在路电压和在路电阻的异常。这时便只能测量集成块内部直流等效电阻，才能判定集成块是否损坏。根据实际检修经验，在路检测集成电路内部直流等效电阻时可不必把集成块从电路上焊下来，只需将电压或在路电阻异常的脚与电路断开，同时将接地脚也与电路板断开，其它脚维持原状，测量出测试脚与接地脚之间的R内正反向电阻值便可判断其好坏。 例如，电视机内集成块TA7609P瑢脚在路电压或电阻异常，可切断瑢脚和⑤脚(接地脚)然后用万用表内电阻挡测瑢脚与⑤脚之间电阻，测得一个数值后，互换表笔再测一次。若集成块正常应测得红表笔接地时为8.2kΩ，黑表笔接地时为272kΩ的R内直流等效电阻，否则集成块已损坏。在测量中多数引脚，万用表用R×1k挡，当个别引脚R内很大时，换用R ×10k挡，这是因为R×1k挡其表内电池电压只有1.5V，当集成块内部晶体管串联较多时，电表内电压太低，不能供集成块内晶体管进入正常工作状态，数值无法显现或不准确。 总之，在检测时要认真分析，灵活运用各种方法，摸索规律，做到快速、准确找出故障 摘要：判断常用集成电路的质量及好坏 一看: 封装考究,型号标记清晰,字迹,商标及出厂编号,产地俱全且印刷质量较好,(有的 为烤漆,激光蚀刻等) 这样的厂家在生产加工过程中,质量控制的比较严格。 二检: 引脚光滑亮泽,无腐蚀插拔痕迹, 生产日期较短,正规商店经营。 三测: 对常用数字集成电路, 为保护输入端及工厂生产需要,每一个输入端分别对VDD

芯片可靠性测试d

芯片可靠性检测 2011-08-08 11:00 电子元器件可靠度评估分析 可靠性评估分析的意义 可靠性（Reliability）则是对产品耐久力的测量, 我们主要典型的IC产品的生命周期可以用一条浴缸曲线（Bathtub Curve）来表示。 如上图示意,集成电路得失效原因大致分为三个阶段: Region (I) 被称为早夭期（Infancy period）, 这个阶段产品的失效率快速下降，造成失效的原因在于IC设计和生产过程中的缺陷； Region (II) 被称为使用期（Useful life period）, 这个阶段产品的失效率保持稳定，失效的原因往往是随机的，比如温度变化等等； Region (III) 被称为磨耗期（Wear-Out period）这个阶段产品的失效率会快速升高，失效的原因就是产品的长期使用所造成的老化等。 ·军工级器件老化筛选 ·元器件寿命试验 ·ESD等级、Latch_up测试评价 ·高低温性能分析试验 ·集成电路微缺陷分析 ·封装缺陷无损检测及分析 ·电迁移、热载流子评价分析 根据试验等级分为如下几类: 一、使用寿命测试项目（Life test items）：EFR, OLT (HTOL), LTOL ①EFR:早期失效等级测试（ Early fail Rate Test ） 目的: 评估工艺的稳定性，加速缺陷失效率，去除由于天生原因失效的产品。 测试条件: 在特定时间内动态提升温度和电压对产品进行测试 失效机制：材料或工艺的缺陷，包括诸如氧化层缺陷，金属刻镀，离子玷污等由于生产造成的失效。 参考标准： JESD22-A108-A EIAJED- 4701-D101 ②HTOL/ LTOL：高/低温操作生命期试验（High/ Low Temperature Operating Life ） 目的: 评估器件在超热和超电压情况下一段时间的耐久力 测试条件: 125℃，1.1VCC, 动态测试 失效机制：电子迁移，氧化层破裂，相互扩散，不稳定性，离子玷污等 参考数据：

集成电路测试

第一章 集成电路的测试 1.集成电路测试的定义 集成电路测试是对集成电路或模块进行检测，通过测量对于集成电路的输出回应和预期输出比较，以确定或评估集成电路元器件功能和性能的过程，是验证设计、监控生产、保证质量、分析失效以及指导应用的重要手段。 .2.集成电路测试的基本原理 输入Y 被测电路DUT（Device Under Test）可作为一个已知功能的实体，测试依据原始输入x 和网络功能集F（x），确定原始输出回应y，并分析y是否表达了电路网络的实际输出。因此，测试的基本任务是生成测试输入，而测试系统的基本任务则是将测试输人应用于被测器件，并分析其输出的正确性。测试过程中，测试系统首先生成输入定时波形信号施加到被测器件的原始输入管脚，第二步是从被测器件的原始输出管脚采样输出回应，最后经过分析处理得到测试结果。 3.集成电路故障与测试 集成电路的不正常状态有缺陷（defect）、故障（fault）和失效（failure）等。由于设计考虑不周全或制造过程中的一些物理、化学因素，使集成电路不符合技术条件而不能正常工作，称为集成电路存在缺陷。集成电路的缺陷导致它的功能发生变化，称为故障。故障可能使集成电路失效，也可能不失效，集成电路丧失了实施其特定规范要求的功能，称为集成电路失效。故障和缺陷等效，但两者有一定区别，缺陷会引发故障，故障是表象，相对稳定，并且易于测试；缺陷相对隐蔽和微观，缺陷的查找与定位较难。 4.集成电路测试的过程 1.测试设备 测试仪：通常被叫做自动测试设备，是用来向被测试器件施加输入，并观察输出。测试是要考虑DUT的技术指标和规范，包括：器件最高时钟频率、定时精度要求、输入\输出引脚的数目等。要考虑的因素：费用、可靠性、服务能力、软件编程难易程度等。 1.测试界面 测试界面主要根据DUT的封装形式、最高时钟频率、ATE的资源配置和界面板卡形等合理地选择测试插座和设计制作测试负载板。

芯片测试规范

测试规范 1.适用范围 1.1本规范为导入DDR芯片的测试方法和标准，，以验证和确认新物料是否适合批量生 产；. 2.目的 使开发部门导入新的关键器件过程中有章可循，有据可依。 3.可靠性测试 ：如果替代料是FLASH的话，我们一般需要做10个循环的拷贝校验（我们测试工具APK设置：500M/拷贝次数/重启10次） ：如果替代料是DDR的话，我们也需要验证DDR的运行稳定性，那么也需要做循环拷贝校验（测试工具APK设置：500M/拷贝次数/重启5次） PS：1.拷贝次数=（FLASH可用容量*1024M/500M）-1 验证只需要验证运行稳定性，所以一般做3-5个循环就OK了，FLASH要求比较严格，一般需要做10个循环以上； 3.考虑到FLASH压力测试超过20次以上可能会对MLC造成影 响，故对于验证次数太多的机器出货前需要更换。 7.常温老化：PND我们一般跑模拟导航持续运行12H，安卓我们一般运行MP4-1080P持续老化12H，老化后需要评估休眠唤醒是否正常； 8.高低温老化：环境（60度，-10度） 基于高低温下DDR运行稳定性或存在一定的影响，DDR替代需要进行高低温老化，我们PND一般运行模拟导航、安卓因为运行模导不太方便，就运行MP4各持续老化12H。 从多年的经验来看，FLASH对于温度要求没有这么敏感。 9.自动重启测试：一般做50次/PCS，需要每次启动系统都能正常启动；-- 一般是前面恢复出厂设置有问题，异常的机器排查才会用到；

10.复位、通断电测试：这个测试属于系统破坏性测试，测试非正常操作是否 存在掉程序的现象，一般做20次/PCS，要求系统能够正常启动。 1.焊接效果，如果是内部焊接的话，需要采用X-RAY评估，LGA封装的话就 需要SMT制程工艺规避空洞率； 2.功能测试； 3.休眠电流、休眠唤醒测试：DDR必测项目，反复休眠唤醒最好3-5次/PCS，休眠电流大小自行定义；FLASH测不测影响不大； 4.容量检查，容量标准你们根据客户需求自行定义，当然是越大越好；--大 货时这一点最好提供工具给到阿杜随线筛选； 5.恢复出厂设置：我们一般做50次/PCS，运行正常的话界面会显示50次测 试完成，如果出现中途不进主界面、死机等异常现象就需要分析问题根源； 压力测试：这部分需要分开来说明 4.测试环境 温度：25±2℃ 湿度：60%~70%； 大气压强：86kPa ~106kPa。 5.测试工具 可调电源（最好能显示对应输出电流） 可调电子负载 示波器

芯片可靠性测试(汇编)

芯片可靠性测试 质量（Quality）和可靠性（Reliability）在一定程度上可以说是IC产品的生命，好的品质，长久的耐力往往就是一颗优秀IC产品的竞争力所在。在做产品验证时我们往往会遇到三个问题，验证什么，如何去验证，哪里去验证，这就是what, how , where 的问题了。 解决了这三个问题，质量和可靠性就有了保证，制造商才可以大量地将产品推向市场，客户才可以放心地使用产品。本文将目前较为流行的测试方法加以简单归类和阐述，力求达到抛砖引玉的作用。 Quality 就是产品性能的测量，它回答了一个产品是否合乎SPEC的要求，是否符合各项性能指标的问题；Reliability则是对产品耐久力的测量，它回答了一个产品生命周期有多长，简单说，它能用多久的问题。所以说Quality解决的是现阶段的问题，Reliability解决的是一段时间以后的问题。 知道了两者的区别，我们发现，Quality的问题解决方法往往比较直接，设计和制造单位在产品生产出来后，通过简单的测试，就可以知道产品的性能是否达到SPEC 的要求，这种测试在IC的设计和制造单位就可以进行。相对而言，Reliability的问题似乎就变的十分棘手，这个产品能用多久，who knows? 谁会能保证今天产品能用，明天就一定能用？为了解决这个问题，人们制定了各种各样的标准，如 MIT-STD-883E Method 1005.8 JESD22-A108-A EIAJED- 4701-D101 等等，这些标准林林总总，方方面面，都是建立在长久以来IC设计，制造和使用的经验的基础上，规定了IC测试的条件，如温度，湿度，电压，偏压，测试方法等，获得标准的测试结果。这些标准的制定使得IC测试变得不再盲目，变得有章可循，有法可依，从而很好的解决的what，how的问题。而Where的问题，由于Reliability的测试需要专业的设备，专业的器材和较长的时间，这就需要专业的测试单位。这种单位提供专业的测试机台，并且根据国际标准进行测试，提供给客户完备的测试报告，并且力求准确的回答Reliability的问题

集成电路测试原理及方法

H a r b i n I n s t i t u t e o f T e c h n o l o g y 集成电路测试原理及方法简介 院系：电气工程及自动化学院 姓名： XXXXXX 学号： XXXXXXXXX 指导教师： XXXXXX 设计时间： XXXXXXXXXX

摘要 随着经济发展和技术的进步，集成电路产业取得了突飞猛进的发展。集成电路测试是集成电路产业链中的一个重要环节，是保证集成电路性能、质量的关键环节之一。集成电路基础设计是集成电路产业的一门支撑技术，而集成电路是实现集成电路测试必不可少的工具。 本文首先介绍了集成电路自动测试系统的国内外研究现状，接着介绍了数字集成电路的测试技术，包括逻辑功能测试技术和直流参数测试技术。逻辑功能测试技术介绍了测试向量的格式化作为输入激励和对输出结果的采样，最后讨论了集成电路测试面临的技术难题。 关键词：集成电路；研究现状；测试原理；测试方法

目录 一、引言 (4) 二、集成电路测试重要性 (4) 三、集成电路测试分类 (5) 四、集成电路测试原理和方法 (6) 4.1.数字器件的逻辑功能测试 (6) 4.1.1测试周期及输入数据 (8) 4.1.2输出数据 (10) 4.2 集成电路生产测试的流程 (12) 五、集成电路自动测试面临的挑战 (13) 参考文献 (14)

一、引言 随着经济的发展，人们生活质量的提高，生活中遍布着各类电子消费产品。电脑﹑手机和mp3播放器等电子产品和人们的生活息息相关，这些都为集成电路产业的发展带来了巨大的市场空间。2007年世界半导体营业额高达2.740亿美元，2008世界半导体产业营业额增至2.850亿美元，专家预测今后的几年随着消费的增长，对集成电路的需求必然强劲。因此，世界集成电路产业正在处于高速发展的阶段。 集成电路产业是衡量一个国家综合实力的重要重要指标。而这个庞大的产业主要由集成电路的设计、芯片、封装和测试构成。在这个集成电路生产的整个过程中，集成电路测试是惟一一个贯穿集成电路生产和应用全过程的产业。如：集成电路设计原型的验证测试、晶圆片测试、封装成品测试，只有通过了全部测试合格的集成电路才可能作为合格产品出厂，测试是保证产品质量的重要环节。 集成电路测试是伴随着集成电路的发展而发展的，它为集成电路的进步做出了巨大贡献。我国的集成电路自动测试系统起步较晚，虽有一定的发展，但与国外的同类产品相比技术水平上还有很大的差距，特别是在一些关键技术上难以实现突破。国内使用的高端大型自动测试系统，几乎是被国外产品垄断。市场上各种型号国产集成电路测试，中小规模占到80%。大规模集成电路测试系统由于稳定性、实用性、价格等因素导致没有实用化。大规模/超大规模集成电路测试系统主要依靠进口满足国内的科研、生产与应用测试，我国急需自主创新的大规模集成电路测试技术，因此，本文对集成电路测试技术进行了总结和分析。 二、集成电路测试重要性 随着集成电路应用领域扩大，大量用于各种整机系统中。在系统中集成电路往往作为关键器件使用，其质量和性能的好坏直接影响到了系统稳定性和可靠性。 如何检测故障剔除次品是芯片生产厂商不得不面对的一个问题，良好的测试流程，可以使不良品在投放市场之前就已经被淘汰，这对于提高产品质量，建立生产销售的良性循环，树立企业的良好形象都是至关重要的。次品的损失成本可以在合格产品的售价里得到相应的补偿，所以应寻求的是质量和经济的相互制衡，以最小的成本满足用户的需要。 作为一种电子产品，所有的芯片不可避免的出现各类故障，可能包括：1.固定型故障；2.跳变故障；3.时延故障；4.开路短路故障；5桥接故障，等等。测试的作用是检验芯片是否存在问题，测试工程师进行失效分析，提出修改建议，从工程角度来讲，测试包括了验证测试和生产测试两个主要的阶段。

IC产品可靠性测试包含的内容

可靠性测试 第1 页共12 页 可靠性测试内容 可靠性测试应该在可靠性设计之后，但目前我国的可靠性工作主要还是在测试阶段，这里将测试放在前面（目前大部分公司都会忽略最初的可靠性设计，比如我们公司，设计的时候，从来都没有考虑过可靠性，开发部的兄弟们不要拿砖头仍我……这是实话，只有在测试出现失效后才开始考虑设计）。 为了测得产品的可靠度（也就是为了测出产品的MTBF），我们需要拿出一 定的样品，做较长时间的运行测试，找出每个样品的失效时间，根据第一节的公式计算出MTBF，当然样品数量越多，测试结果就越准确。但是，这样的理想测 试实际上是不可能的，因为对这种测试而言，要等到最后一个样品出现故障――需要的测试时间长得无法想象，要所有样品都出现故障——需要的成本高得无法 想象。 为了测试可靠性，这里介绍：加速测试（也就增加应力*），使缺陷迅速显现；经过大量专家、长时间的统计，找到了一些增加应力的方法，转化成一些测试的项目。如果产品经过这些项目的测试，依然没有明显的缺陷，就说明产品的可靠性至少可以达到某一水平，经过换算可以计算出MTBF（因产品能通过这些测试， 并无明显缺陷出现，说明未达到产品的极限能力，所以此时对应的MTBF 是产品的最小值）。其它计算方法见下文。（*应力：就是指外界各种环境对产品的破坏力，如产品在85℃下工作受到的应力比在25℃下工作受到的应力大；在高应力下工作，产品失效的可能性就大大增加了）； 一、环境测试 产品在使用过程中，有不同的使用环境（有些安装在室外、有些随身携带、 有些装有船上等等），会受到不同环境的应力（有些受到风吹雨湿、有些受到振动与跌落、有些受到盐雾蚀侵等等）；为了确认产品能在这些环境下正常工作，国标、行标都要求产品在环境方法模拟一些测试项目，这些测试项目包括： 1). 高温测试（高温运行、高温贮存）； 2). 低温测试（低温运行、低温贮存）； 3). 高低温交变测试（温度循环测试、热冲击测试）； 4). 高温高湿测试（湿热贮存、湿热循环）； 5). 机械振动测试（随机振动测试、扫频振动测试）； 6). 汽车运输测试（模拟运输测试、碰撞测试）； 7). 机械冲击测试； 8). 开关电测试； 9). 电源拉偏测试； 10).冷启动测试； 11).盐雾测试；

海思芯片可靠性测试总体规范

海思可靠性测试技术总体规范 拟制：克鲁鲁尔 审核： 批准： 日期：2019-11-06

历史版本记录

适用范围: 本规范规定了芯片可靠性测试的总体规范要求，包括电路可靠性、封装可靠性。适用于量产芯片验证测试阶段的所有测试需求。 简介： 本标准描述芯片研发或新工艺升级，芯片规模量产前对可靠性相关测试的验收基准。这些测试能够激发半导体器件电路和封装的薄弱或问题，通过失效率判断是否满足量产出口标准。相比正常使用场景，该系列测试通常以温度、湿度、电压加速的方式促成故障早期激发。 引用文件： 下列文件中的条款通过本规范的引用而成为本规范的条款。凡是注日期的引用文件，其随后所有的修改单（不包括勘误的内容）或修订版均不适用于本规范，然而，鼓励根据本规范达成协议的各方研究是否可使用这些文件的最新版本。凡是不注日期的引用文件，其最新版本适用于本规范。

1.器件可靠性测试要求1.1 电路可靠性测试 High Temperature Operating Life JESD22-A108, JESD85 HTOL T≥ 125℃ Vcc ≥ Vccmax 3 Lots/77 units1000 hrs/ 0 Fail R Early Life Failure Rate JESD22-A108, JESD74 ELFR T≥ 125℃ Vcc ≥ Vccmax See ELFR Table48 ≤ t ≤ 168 hrs R Low Temperature Operating Life JESD22-A108LTOL T≤ 50℃ Vcc ≥ Vccmax 1 Lot/3 2 units1000 hrs/0 Fail C High Temperature Storage Life JESD22-A103HTSL T≥ 150 °C 3 Lots/25 units1000 hrs/0 Fail R Electrical Parameter Assessment JESD86ED Datasheet 3 Lots/10 units T per datasheet R Latch-Up JESD78LU Class I or Class II 1 Lot/3 units0 Fail R Human Body Model ESD JS-001ESD-HBM T = 25 °C 3 units Classification R Charged Device Model ESD JS-002ESD-CDM T = 25 Stress Ref.Abbv.Conditions Requirements Required (R)/ Considered (C) #Lots/SS per Lot Duration/Accept °C 3 units Classification R Accelerated Soft Error Testing JESD89-2, JESD89-3 ASER T = 25 °C 3 units Classification C “OR” System Soft Error Testing JESD89-1SSER T = 25 °C Minimum of 1E+06 Device Hrs or 10 fails. Classification C J J J A A A A A A 1 2 注1：ELFR可包含在HTOL测试中，HTOL测试会在168h回测。 注2：ED一般在首样回片测试阶段完成，包含在电气性能测试，可靠性测试过程不用关注。注3：样本量SS(Sample Size)及可接受失效量Accept的取值由附录1给出，下文同。

集成电路故障诊断

本文的主要工作是基于集成电路的电流信息和模式识别理论对电路进行静态 电流检测、动态电流检测、以及故障定位等方面的基础性研究。具体包括静态电 流的检测方法及仿真实验，动态电流的检测方法及仿真实验，基于近邻法和连接 的模式识别法的故障定位法，基于神经网络的故障诊断方法四个方面： 在静态电流检测方面：通过查阅和学习大量的国内外文献和资料，分析了静 态电流检测的基本原理，分析了COMS 电路的特点，并用PSPICE 对CMOS 或非 门和与门电路做了故障注入的仿真实验，给出了仿真试验结果，由于采用静态电 流测试产生了测试逃逸，故引入了动态电流测试方法增加故障覆盖率。 在动态电流检测方面：通过分析IDDT 的波形，用动态电流尖锋值的方法对 CMOS 电路作了故障注入和故障诊断。通过对CMOS 电路的桥接故障、参数改变、 短路故障等的检测，说明了采用动态电流对故障检测的可行性。 在故障定位方面：由于静态电流检测方法对CMOS 电路的桥接故障不能准确 定位，我们利用小波分析对故障电路的IDDT 电流信息进行特征提取，然后分别采 用基于近邻法和连接的模式识别法对电路进行了故障定位实验，实验结果证实了 两种算法在故障定位应用上的可行性。最后通过比较两种算法的仿真结果，说明 了用连接的模式识别方法的定位更加可靠。 在神经网络的故障诊断方面：通过采用小波变换，对电路正常模式和故障模式 的IDDT 采样信号进行故障特征提取，建立样本集；然后利用神经网络对各种状态 下的特征向量进行分类决策，实现电路的故障诊断。 论文的具体安排如下： 第一章介绍本课题的研究意义以及集成电路故障诊断的发展概述。 第二章集成电路故障诊断的基础理论介绍 第三章利用静态电流方法对CMOS 电路的故障进行仿真实验 第四章利用动态电流方法对CMOS 电路的故障进行仿真实验 第五章分别利用基于近邻法和连接的模式识别法进行故障定位仿真实验及 利用基于神经网络的故障诊断算法进行仿真实验 第六章给出全文工作的总结和今后的展望 本章主要介绍了集成电路故障诊断的基础理论和方法。首先我们介绍了传统 电路的检测方法，然后详细介绍了软故障及硬故障模型，并讨论了本文将用到的 近邻法，小波分解，神经网络等模式识别相关理论知识，最后针对后续故障诊断 实验中将使用的PSPICE 和MA TLAB 仿真工具进行了相关介绍。 静态电流(IDDQ)检测与电压检测不一样， 本章首先对IDDQ 的基本原理和检测方法进行了简单介绍，然后为了验证 IDDQ 检测方法的可行性，我们在已有研究成果的基础上，针对集成电路常见的桥 接故障、漏电流故障模型，进行了仿真实验。实验结果表明本文方法能充分利用静态电流中的故障信息对故障进行检测。但该方法的有效性受测试向量诊断能力 的影响，今后研究的重点应是如何为这种故障诊断算法提供有效的测试生成向量。 并且从本实验可以看出，IDDQ 的测试覆盖率有限，所以在故障检测中，需要采用 的动态电流检测法(IDDT)对IDDQ 法进行补充。

ictesting开短路测试(openshort)

ictesting开短路测试(openshort) 开短路测试(openshort) 开短路测试(open_short_test)又叫continuity test 或contact test,它是一种非常快速发现芯片的各个引脚间的是否有短路，及在芯片封装时是否missing bond wires.通常都会被放测试程序的最前面.它还能发现测试时接触是否良好，探针卡或测试座是否有问题. x-D t b%}:j- 开短路测试的测试原理比较简单，分open_short_to_VDD 测试和open_short_to_VSS测试.一般来说芯片的每个引角都有泄放或说保护电路,是两个首尾相接的二极管,一端接VDD, 一端接VSS。信号是从两个二极管的接点进来.测试时,先把芯片的VDD引脚接0伏(或接地),再给每个芯片引脚供给一个100uA到500uA从测试机到芯片的电流,电流会经上端二极管流向VDD（0伏），然后测引脚的电压,正常的值应该是一个二极管的偏差电压0.7伏左右,我们一般设上限为1.5伏，下限为0.2伏,大于1.5伏判断为openfail,小于0.2伏判断为shortfail.这就是open_short_to_VDD测试. M c9g2s x }#e K F v:B,v P4W/o.J

open_short_to_VSS测试的原理基本相同.同样把先VDD接0伏，然后再给一个芯片到测试的电流,电流由VSS经下端二级管流向测试机.然后测引脚的电压,同样正常的值应该是一个二极管的偏差电压0.7伏左右,只是电压方向相反,上限还是为1.5伏，下限为0.2伏,大于1.5伏判断为openfail,小于0.2伏判断为shortfail.这就是open_short_to_VSS测试. G+{ zS Z g 5u w s V r)^ y数字,集成电路,IC,FAQ,Design compiler,数字信号处理,滤波器,DSP,VCS,NC,coverage,覆盖 率,modelsim,unix,c,verilog,hdl,VHDL,IP,STA,vera,验 证,primetime,FIFO,SDRAM,SRAM,IIR,FIR,DPLL所以对测试机里的测试器件来说,只要能给电流测电压的器件都能做开短路测试.只是精度有差异,效率有高低.

集成电路测试技术四

集成电路测试技术 测试概论 可测性设计技术

DFT） 雷鑑铭RCVLSI&S 扫描前综合：主要在综合中介绍。在这一步中综合工具会

Multiplexed Flip-Flop 使用一个可选择的数据输入端来实现串行移位的能力。在功能模式时，扫描使能信号选择系统数据输入；在扫描模式时，扫描使能信号选择扫描数据输入。扫描输入的数据来自扫描输入端口或者扫描链中前一个单元的扫描输出端口。为测试使能端，控制数据的输入。 时选通测试模式，测试数据从端输入；时为功能模式，这时系统数据从端输入。 Multiplexed Flip-Flop 扫描形式为工艺库普遍支持的一种模式。 Multiplexed Flip-Flop 结构 扫描 扫描形式使用一个特定的边沿触发测试时钟来提供串行移位的能力。在功能模式时，系统时钟翻转，系统数据在系统时钟控制下输入到单元中；扫描移位时，测试时钟翻转，扫描数据在测试时钟控制下进入到单元中。 为系统时钟，翻转时系统数据从D 钟，翻转时扫描数据从端输入。 Clocked-Scan 雷鑑铭 编译器支持三种变化的扫描形式：单边锁存，双边锁存和时钟控制单边锁存和双边锁存变化都要用到典型的LSSD 扫描单元，如上图所示。该单元含有一对主从锁存器。 主锁存器有两个输入端，能够锁存功能数据或者扫描数据。在功能模式下，系统主时钟控制系统数据的输入；在扫描模式下，测试主时钟控制从数据输入端到主锁存器的数据传输。从时钟控制数据从主锁存器到从锁存器的传输。 典型的LSSD 、扫描测试的步骤 1 各步骤的功能如下： 扫描输入阶段：在这一阶段中，数据串行加入到扫描输入端；当时钟沿到来时，该扫描数据被移入到扫描链。同时，并行输出被屏蔽。 并行测试：这一周期的初始阶段并行输入测试数据，此周期的末段检测并行输出数据。在此周期中时钟信号保持无效，CUT 并行捕获：这一阶段时钟有一次脉冲，在该脉冲阶段从扫描链中捕获关键并行输出数据。CUT 态。捕获到的数据用于扫描输出。 第一次扫描输出：此阶段无时钟信号，出端对扫描链输出值采样，检测第一位扫描输出数据。扫描输出阶段：扫描寄存器捕获到的数据串行移出，在每一周期在扫描输出端检测扫描链输出值。扫描测试是基于阶段的测试过程，典型的测试时序分SI 交叠，待测芯片的测试状态控制信号于有效状态。第一次扫描输出阶段时钟信号保持无效，出端之后每一扫描移位阶段都有一时钟信号，测试机也会采样一次SO 的状态；在最后一个扫描移位阶段用于产生并行输出的有效数

芯片封装可靠性试验专业术语

可靠性试验的常用术语 Biil of material:BOM 材料清单 可靠性试验常用术语 试验名称英文简称常用试验条件备注 温度循环TCT —65C ~150C, dwell15min, 100cycles 试验设备采用气冷的方式，此温度设置为设备的极限温度 高压蒸煮PCT 121 C，100RH., 2ATM,96hrs 此试验也称为高压蒸汽，英文也称为autoclave 热冲击TST —65 C ~150C, dwell15min, 50cycles 此试验原理与温度循环相同，但温度转换速率更快，所以比温度循环 更严酷。 稳态湿热THT 85C ,85%RH., 168hrs 此试验有时是需要加偏置电压的，一般为Vcb=~, 此时试验为THBT。易焊性solderability 235C,2 ±此试验为槽焊法，试验后为1 0~40倍的显微镜下看管脚的上锡面积。 耐焊接热SHT 260C ,10 ±1s 模拟焊接过程对产品的影响。 电耐久Burn in Vce=, Ic=P/Vce,168hrs 模拟产品的使用。（条件主要针对三极管） 高温反偏HTRB 125C, Vcb=~, 168hrs 主要对产品的PN结进行考核。 回流焊IR reflow Peak C 高温贮存超声波检测225C) HTST SAT 泡、裂缝。但产品表面一定要平整。 IC 产品的质量与可靠性测试 、使用寿命测试项目Life test items 只针对SME产品进行考核，且最多只能做三次。 150C ,168hrs 产品的高温寿命考核。 检测产品的内部离层、气)：EFR, OLT (HTOL), LTOL

《超大规模集成电路设计》考试习题(含答案)完整版

1．集成电路的发展过程经历了哪些发展阶段？划分集成电路的标准是什么？ 集成电路的发展过程: ?小规模集成电路(Small Scale IC，SSI) ?中规模集成电路(Medium Scale IC，MSI) ?大规模集成电路(Large Scale IC，LSI) ?超大规模集成电路(Very Large Scale IC，VLSI) ?特大规模集成电路(Ultra Large Scale IC，ULSI) ?巨大规模集成电路(Gigantic Scale IC，GSI） 划分集成电路规模的标准 2．超大规模集成电路有哪些优点？ 1. 降低生产成本 VLSI减少了体积和重量等,可靠性成万倍提高,功耗成万倍减少. 2.提高工作速度 VLSI内部连线很短,缩短了延迟时间.加工的技术越来越精细.电路工作速度的提高,主要是依靠减少尺寸获得. 3. 降低功耗 芯片内部电路尺寸小,连线短,分布电容小,驱动电路所需的功率下降. 4. 简化逻辑电路 芯片内部电路受干扰小,电路可简化. 5.优越的可靠性 采用VLSI后，元件数目和外部的接触点都大为减少，可靠性得到很大提高。 6.体积小重量轻 7.缩短电子产品的设计和组装周期 一片VLSI组件可以代替大量的元器件,组装工作极大的节省,生产线被压缩,加快了生产速度. 3．简述双阱CMOS工艺制作CMOS反相器的工艺流程过程。 1、形成N阱 2、形成P阱 3、推阱 4、形成场隔离区 5、形成多晶硅栅 6、形成硅化物 7、形成N管源漏区 8、形成P管源漏区 9、形成接触孔10、形成第一层金属11、形成第一层金属12、形成穿通接触孔13、形成第二层金属14、合金15、形成钝化层16、测试、封装，完成集成电路的制造工艺 4．在VLSI设计中，对互连线的要求和可能的互连线材料是什么？ 互连线的要求 低电阻值：产生的电压降最小；信号传输延时最小（RC时间常数最小化） 与器件之间的接触电阻低 长期可靠工作 可能的互连线材料 金属（低电阻率），多晶硅（中等电阻率），高掺杂区的硅(注入或扩散)（中等电阻率）

集成电路封装和可靠性Chapter2-1-芯片互连技术【半导体封装测试】

UESTC-Ning Ning 1 Chapter 2 Chip Level Interconnection 宁宁 芯片互连技术 集成电路封装测试与可靠性

UESTC-Ning Ning 2 Wafer In Wafer Grinding (WG 研磨)Wafer Saw (WS 切割)Die Attach (DA 黏晶)Epoxy Curing (EC 银胶烘烤)Wire Bond (WB 引线键合)Die Coating (DC 晶粒封胶/涂覆) Molding (MD 塑封)Post Mold Cure (PMC 模塑后烘烤)Dejunk/Trim (DT 去胶去纬) Solder Plating (SP 锡铅电镀)Top Mark (TM 正面印码)Forming/Singular (FS 去框/成型) Lead Scan (LS 检测)Packing (PK 包装) 典型的IC 封装工艺流程 集成电路封装测试与可靠性

UESTC-Ning Ning 3 ? 电子级硅所含的硅的纯度很高，可达99.9999 99999 % ? 中德电子材料公司制作的晶棒( 长度达一公尺，重量超过一百公斤 )

UESTC-Ning Ning 4 Wafer Back Grinding ?Purpose The wafer backgrind process reduces the thickness of the wafer produced by silicon fabrication (FAB) plant. The wash station integrated into the same machine is used to wash away debris left over from the grinding process. ?Process Methods: 1) Coarse grinding by mechanical.(粗磨)2) Fine polishing by mechanical or plasma etching. (细磨抛光 )

海思消费类芯片可靠性测试技术总体规范V2.0

可靠性测试技术总体规范V2.0 拟制： 审核： 批准：

历史版本记录

适用范围: 本规范规定了芯片可靠性测试的总体规范要求，包括电路可靠性、封装可靠性。适用于量产芯片验证测试阶段的通用测试需求，能够覆盖芯片绝大多数的可靠性验证需求。具体的执行标准可能不是本规范文档，但来源于该规范。本规范描述的测试组合可能不涵盖特定芯片的所有使用环境，但可以满足绝大多数芯片的通用验证需求。 简介： 本标准规定芯片研发或新工艺升级时，芯片规模量产前对可靠性相关测试需求的通用验收基准。这些测试或测试组合能够激发半导体器件电路、封装相关的薄弱环节或问题，通过失效率判断是否满足量产出口标准。相比正常使用场景，该系列测试或测试组合通常以特定的温度、湿度、电压加速的方式来激发问题。 引用文件： 下列文件中的条款通过本规范的引用而成为本规范的条款。凡是注日期的引用文件，其随后所有的修改单（不包括勘误的内容）或修订版均不适用于本规范，然而，鼓励根据本规范达成协议的各方研究是否可使用这些文件的最新版本。凡是不注日期的引用文件，其最新版本适用于本规范。 1.可靠性概念范畴 “可靠性”是一个含义广泛的概念，以塑封芯片为例，狭义的“可靠性”一般芯片级可靠性，包括电路相关的可靠性(ESD、Latch-up、HTOL)和封装相关的可靠性(PC、TCT、HTSL、HAST等)。但是芯片在应用场景中往往不是“独立作战”，而是以产品方案(PCB板上的一个元器件)作为最终应用。因此广义的“可靠性”还包括产品级的可靠性，例如上电温循试验就是用来评估芯片各内部模块及其软件在极端温度条件下运行的稳定性，产品级的可靠性根据特定产品的应用场景来确定测试项和测试组合，并没有一个通用的规范。本规范重点讲述芯片级可靠性要求。

集成电路(IC)EMC测试

集成电路的EMC测试北京世纪汇泽科技有限公司

前言 世界范围内电子产品正在以无线、便携、多功能与专业化得趋势快速发展，纯粹的模拟电子系统越来越难以进入人们的视线，取而代之的集成电路在数字电子产品与电子系统中扮演了“超级明星”的角色，而这个主角被接纳的程度也在随着集成电路产业的发展不断加深，从1965年Gordon Moore提出摩尔定律至今，集成电 路一直保持着每18-24个月集成度翻番、价格减半的发展趋势，这为集成电路的大范围、多层次应用奠定了基础。尤其在消费类产品领域，这种发展趋势尤为明显，各种数码类产品的普及就是很好的说明。 同时，这种快速发展也造成了电子系统电磁兼容性问题的日益突出，更高的集成度和使用密度，是片内和片外耦合的发生几率大大提高。在电子产品和电子系统中，通常集成电路是最根本的骚扰信号源，它把直流供电转换成高频的电流、电压，造成了无意发射和耦合。而当其输入或供电受到干扰时，误动作的可能性将大大增加，甚至造成硬件损坏。 这种情况下，如何衡量集成电路电磁兼容性的问题日渐凸显起来。这种衡量方法，或者称作新的测试标准和测试方法，将作用于集成电路的设计、生产、质量控制、采购乃至应用调试等诸多方面，成为整个集成电路相关产业的关注焦点。

标准产生的背景 早在1965年美国军方已就核爆电磁场对导弹发射中心设备的影响做出了分析研究，并开发了专门的SPECTRE软件，用于模拟核辐射对电气电子元件的作用。在随后的二十多年中，各种仿真模型、测试方法和统计结果不断涌现，在集成电路电磁兼容领域积累了大量的理论基础和可供分析比较的实测数据。 其中主要测试方法包括： ?北美的汽车工程协会（SAE）建议的使用TEM小室测量集成电路的辐射发射 ?SAE提出的磁场探头和电场探头表面扫描测量集成电路的辐射发射 ?荷兰某公司建议的使用工作台法拉第笼（WBFC）进行集成电路传导发射测量 ?德国标准化组织VDE建议的使用1?电阻进行地回路传导电流测量 ?日本的研究人员建议的使用磁场探头进行传导发射测量 ?Lubineau和Fiori等人对抗扰度测试方法和试验结果的研究等等 1997年10月，国际电工委员会（IEC）第47A技术分委会下属第九工作组（WG9）成立，专门负责对各种已建议的测试方法进行分析，最终出版了针对EMI 和EMS的工具箱式的测试方法集合——IEC61967系列和IEC62132系列标准，标准IEC62215也已出版，与IEC62132互补，更加全面地考虑到了集成电路遭受电磁干扰时的情形。

集成电路封装测试与可靠性课程设计

关于Cu互连系统下迁移失效模式研究 张茂林201421030121 摘要 随着电子技术的飞速发展，功能多样、电路结构比较复杂的电子产品得到广泛的应用。电子产品是由各式各样的集成芯片连接成的，而一块集成电路芯片又由成千上万的乃至于上百万个器件通过金属互连线连接而成。当器件失效或者互连线失效，都可能会引起整个集成芯片的失效。如果为了复杂的电子系统能在非常恶劣的环境中长期工作，提高集成芯片的可靠性是非常有必要的。所以，集成电路金属铜互连系统的可靠性一直以来都是I C设计和制造研究的重点和热点。 [1][2] 1 引言 随着集成电路技术的发展，集成电路发展到纳米技术时代，铜互连技术已经成为决定集成电路可靠性、性能、成本和生产率的重要因素。一直以来电迁移被认为是铜互连系统可靠性中的一个很大的问题，但是在1987年的《国际可靠性物理论丛》中初次报告一种和电迁移不同的不良失效类型，这种失效类型是在互连线不通电，只在高温下（高于100℃）放置产生断线现象，原因主要是互连线和互连系统中的介质层材料的热膨胀系数（CTE）有很大差别，发生热失配，进而引起铜互连结构系统热应力缺陷，所以称为应力迁移或应力诱生空洞。目前，应力迁移对集成电路可靠性的影响是人们研究的重要内容之一。 2 铜互连的研究历程 互连（interconnect）是在硅芯片上集成分立的电子元器件，并把这些它们通过金属互连线连接起来形成比较完整的电路的工艺，其中金属互连线可以利用的材料有Al、Au、Ag、Cu 等，各种材料的物理性质如下表2.1所示。尽管用传统Al材料作为金属互连线的成本低、技术也很成熟、粘附性好、容易刻蚀、与P型半导体和N型半导体容易形成良好的欧姆接触。但是它容易发生电迁移，当工艺温度达到300℃左右的时候，Al薄膜上形成突起，穿透与之相邻的金属互连线之间的电介质层引起短路。从表2. 1得知金属Cu是作为集成电路金属互连

集成电路封装和可靠性Chapter2-1-芯片互连技术

1 Chapter 2 Chip Level Interconnection 芯片互连技术 集成电路封装测试与可靠性

UESTC-Ning Ning 2 Wafer In Wafer Grinding (WG 研磨)Wafer Saw (WS 切割)Die Attach (DA 黏晶)Epoxy Curing (EC 银胶烘烤)Wire Bond (WB 引线键合)Die Coating (DC 晶粒封胶/涂覆) Molding (MD 塑封)Post Mold Cure (PMC 模塑后烘烤)Dejunk/Trim (DT 去胶去纬) Solder Plating (SP 锡铅电镀)Top Mark (TM 正面印码)Forming/Singular (FS 去框/成型) Lead Scan (LS 检测)Packing (PK 包装) 典型的IC 封装工艺流程 集成电路封装测试与可靠性

UESTC-Ning Ning 3 ? 电子级硅所含的硅的纯度很高，可达99.9999 99999 % ? 中德电子材料公司制作的晶棒( 长度达一公尺，重量超过一百公斤 )

UESTC-Ning Ning 4 Wafer Back Grinding ?Purpose The wafer backgrind process reduces the thickness of the wafer produced by silicon fabrication (FAB) plant. The wash station integrated into the same machine is used to wash away debris left over from the grinding process. ?Process Methods: 1) Coarse grinding by mechanical.(粗磨)2) Fine polishing by mechanical or plasma etching. (细磨抛光 )