32位RISC处理器软核的设计与验证

32位RISC 处理器软核的设计与验证( Potato-I)

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1 CPU 流水线级数及各级功能

IF ：取指令级，是从ROM 中读取指令，并在下一个时钟沿到来时把指令送到ID 级的指令缓冲器中。

ID ：指令译码级，对IF 级来的指令进行译码，并产生相应的控制信号。整个CPU 的控制信号都是在这级上产生。

EX ：执行级，对操作数进行算术或逻辑操作，此外LOAD ，STORE 指令所用的RAM 访问地址也是在EX 级上实现。

MEM ：存储器访问级，只有在执行LOAD 、STORE 指令时对存储器进行读写，但对其他指令只起到缓冲一个周期的作用。

WB ：回写级，把指令执行的结果回写到寄存器文件中，写入寄存器文件的数据来自于MEM 级上的缓冲值或来自于MEM 级上的存储器。

2指令集及编码格式

2.1指令集：

NOP,ADD,ADC,SUB,SUBC,AND,OR,NOT,ADDI,ANDI,ORI,NOTI,LSL,LSR,ASR,ROR,ROL,STR,LDR,BTC,JUMP,JUMPR,JUMPL,RET 。

2.2指令编码格式

例：ADD R1，R2，R3；

在上面的加法指令中 OP=2、DS=1、S1=2

、S2=3，对应的机器码为：

32’b000010_00001_00010_00011_XXXXXXXXXXX;

2) ADDI,ANDI,ORI,NOTI

例：ADDI R4，R8，5；

其中 OP=1、DS=4、S1=8、IMM=5，对应的机器码为：

32’b000001_00100_01000_0000000000000101;

3) LSL,LSR,ASR,ROR,ROL

例：LSL R4,R3, 5;

其中OP=C、DS=4、S1=3、IMM=5;(IMM=shift amount)，对应的机器码为：

32’b001100_00100_00011_XXXXXXXXXXX_00101;

4) STR

例：STR R1,R2,5; //[R1+5]=R2;

其中OP=11、DS=X、S1=1、S2=2、IMM=5 （S2指定的寄存器内容存储到[S1+IMM]地址处），

对应的机器码为：32’b010001_XXXXX_00001_00010_00000000101;

5) LDR

例：LDR R1,R2,5; //R1=[R2+IMM]

其中OP=12、DS=1、S1=2、S2=X、IMM=5 （[S1+IMM]地址处的内容存储到DS指定的寄存器中），

对应的机器码为：32’b010010_00001_00001_XXXXX_00000000101;

6) BTC

例：BTC_EQ 5; // 如果有符号数相等，则转移到PC+5地址处

其中OP=13、DS=5、IMM=5 （DS=CONDITION，关于CONDITION见decode.v 模块中的generating

branch signal段），

对应的机器码为：32’b010011_00101_000000000000000000101;

7) JUMP,JUMPL

例：JUMP 5;

其中OP=14、IMM=5，

对应的机器码为：32’b010100_00000000000000000000000101;

7) JUMPR,RET

例：RET R4; // PC=R4;

其中OP=17、DS=4 (PC值被修改成DS指定的寄存器的内容)，

对应的机器码为：32’b010111_00100_XXXXXXXXXXXXXXXXXXXXX;

3 软核的verilog实现

Potato-I RISC处理器IP核由ALU.V、 DECODE.V、 PC_GEN.、FORWARD.V、 IO_BUS.V、RAM.V、 ROM.V、 WRITE_BACK.V、 REGFILE.V、 REG_PIPELINE.V、CPU.V等模块组成。

到目前为止已经实现了条件转移、函数调用和数学逻辑运算指令在内的24条指令。

在verilog 代码设计中，为了尽量减少模块数，采用了统一的reg_pipeline.v模块来实现各级流水线寄存器功能。同时把设计中所用到的所有多路选择器都包括到不同的模块中去，而没有用单独的verilog语句实现。

4在FPGA 上的验证

在XILINX的BASYS板上验证了部分功能。验证时CPU与外设之间是通过P1，P2，P3，P4四个4bit I/O 连接，其中P1，P2为输出口，P3，P4为输入口。而BASYS板上的SW7-SW4，SW3-SW0作为两个输入设备输入数据，7段数码管作为输出设备显示输出信息。由于BASYS 板上芯片的容量问题，只能验证小规模代码，同时寄存器堆中的寄存器个数不能超过4个，分别为R1，R2，R3，R31。从ROM中代码可以看出代码实现的功能是从P3，P4口读取数据，并把数据输出到P1，P2端口。

5 XILINX公司的ISE 8.2软件仿真

仿真不受FPGA容量限制，因此可以对整个模块进行完整的仿真。仿真波形如下图所示。在I/O口P1上输出的是手机号码。

。

代码阅读、下载验证或仿真时注意事项：

阅读代码时建议从decode.v模块开始，并且若以原理图作为辅助工具将提高代码阅读的效率。为了方便代码阅读本设计中的所有模块端口名与原理图上的名称是一致的。下载代码并在BASYS板上验证代码时首先以注释的方法去掉regfile.v和rom.v中的module for simulate代码。对代码进行仿真时建议用注释的方法去掉module for BASYS board代码部

分。

精简8位cpu设计报告

精简8位cpu实验设计报告 实验介绍： 实验分为两个部分，第一部分为16*8 ROM 设计与仿真 第二部分为SAP-1 设计与仿真 实验流程： ①16*8 ROM 的设计与仿真 Rom16_8.VHDL LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY ROM16_8 is PORT( DATAOUT :OUT STD_LOGIC_VECTOR(7 DOWNTO 0); --Data Output ADDR :IN STD_LOGIC_VECTOR(3 DOWNTO 0); --ADDRESS CE :IN STD_LOGIC --Chip Enable ); END ROM16_8; ARCHITECTURE a OF ROM 16_8 IS BEGIN DATA<=“00001001”WHEN ADDR=“0000”AND CE=‘0’--LDA 9H “00011010”WHEN ADDR=“0001”AND CE=‘0’ELSE --ADD AH “00011011”WHEN ADDR=“0010”AND CE=‘0’ELSE --ADD BH “00101100”WHEN ADDR=“0011”AND CE=‘0’ELSE --SUB CH “11100000”WHEN ADDR=“0100”AND CE=‘0’ELSE --OUT “11110000”WHEN ADDR=“0101”AND CE=‘0’ELSE --HLT “00010000”WHEN ADDR=“1001”AND CE=‘0’ELSE “00010100”WHEN ADDR=“1010”AND CE=‘0’ELSE “00011000”WHEN ADDR=“1011”AND CE=‘0’ELSE

计算机硬件课程设计报告(cpu设计)

计算机硬件课程设计 设计报告 学号: 姓名：成绩： 学号: 姓名：成绩： 东南大学计算机科学与工程系 二0 10 年11 月

一、设计名称： My CPU的设计 二、本设计的主要特色： 1、熟悉挂总线的逻辑器件的特性和总线传送的逻辑实现方法。 2、掌握半导体静态存储器的存取方法。 三、设计方案： 1. 数据格式——8位二进制定点表示 2. 指令系统——CPU的指令格式尽量简单规整，这样在硬件上更加容易实现。 7条基本指令：输入/输出，数据传送，运算，程序控制。 指令格式：Array 7 6 5 4 3 2 1 0 两种寻址方式： 寄存器寻址Array 7 6 5 4 3 2 1 0 直接地址寻址，由于地址要占用一个字节，所以为双字节指令。 7条机器指令：

IN R目：从开关输入数据到指定的寄存器R目。 OUT R源：从指定的寄存器R源中读取数据送入到输出缓冲寄存器，显示灯亮。 ADD R目，R源：将两个寄存器的数据相加，结果送到R目。 JMP address : 无条件转移指令。 HALT : 停机指令。 LD R目，address : 从内存指定单元中取出数据，送到指定寄存器R 目。 ST address , R 源: 从指定的寄存器R源中取出数据，存入内存指定单元。

Address（内存地址） 3. CPU内部结构 4.数据通路设计 根据指令系统，分析出数据通路中应包括寄存器组、存储器、运算器、多路转换器等，采用单总线结构。 通用寄存器组：

运算器： 存储器： 多路转换器：

输出缓冲器： 5．控制器设计 控制通路负责整个CPU的运行控制，主要由控制单元和多路选择器MUX 完成。在每一个时钟周期的上升沿指令寄存器IR 从内存中读取指令字后，控制单元必须能够根据操作码，为每个功能单元产生相应主控制信号，以及对ALU 提供控制信号。对于不同的指令，同一个功能单元的输入不同，需要多路选择器MUX 来对数据通路中功能单元的输入进行选择。

8位CPU的设计与实现

实验题目 8位CPU的系统设计学号 1115106046 姓名魏忠淋 班级 11电子B 班 指导老师凌朝东

华侨大学电子工程系 8位CPU的系统设计 一、实验要求与任务 完成从指令系统到CPU的设计，编写测试程序，通过运行测试程序对CPU设计进行正确性评定。具体内容包括：典型指令系统（包括运算类、转移类、访存类）设计；CPU结构设计；规则文件与调试程序设计；CPU调试及测试程序运行。 1.1设计指标 能实现加减法、左右移位、逻辑运算、数据存取、有无条件跳转、内存访问等指令； 1.2设计要求 画出电路原理图、仿真波形图； 二、CPU的组成结构

三、元器件的选择 1.运算部件(ALU) ALU181的程序代码： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY ALU181 IS PORT ( S : IN STD_LOGIC_VECTOR(3 DOWNTO 0 ); A : IN STD_LOGIC_VECTOR(7 DOWNTO 0); B : IN STD_LOGIC_VECTOR(7 DOWNTO 0); F : OUT STD_LOGIC_VECTOR(7 DOWNTO 0); COUT : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); M : IN STD_LOGIC; CN : IN STD_LOGIC; CO,FZ: OUT STD_LOGIC ); END ALU181; ARCHITECTURE behav OF ALU181 IS SIGNAL A9 : STD_LOGIC_VECTOR(8 DOWNTO 0); SIGNAL B9 : STD_LOGIC_VECTOR(8 DOWNTO 0); SIGNAL F9 : STD_LOGIC_VECTOR(8 DOWNTO 0); BEGIN A9 <= '0' & A ; B9 <= '0' & B ;

CPU课程设计报告

课程设计报告 课程片上计算机系统 题目 CPU模型机设计 班级 专业 学生 学号 指导教师 2014年7 月 3 日 目录： 1．课程设计的目的及要求 (3) 2．处理器的设计思想和设计内容 (3)

3．设计处理器的结构和实现方法 (3) 4．模型机的指令系统 (4) 5．处理器的状态跳转操作过程 (4) 6. CPU的Verilog代码 (7) 7. 模型机在Quartus II环境下的应用 (19) 8. 仿真波形 (19) 9. 课程设计的总结 (21) 一．课程设计的目的及要求： (一)目的： 1.掌握RISC CPU与内存数据交换的方法。 2.学会指令格式的设计与用汇编语言编写简易程序。 3.能够使用VHDL硬件描述语言在QuartusⅡ软件环境下完成CPU模型机的 设计。

(二)要求： 1.以《计算机组成与设计》书中123页的简化模型为基础更改其指令系 统，形成设计者的CPU， 2.在Quartus II环境下与主存连接，调试程序，观察指令的执行是否达 到设计构想。 二．处理器的设计思想和设计内容： 处理器的字长为16b；包括四种指令格式，格式1、格式2、格式3的指令字长度为8b，格式4的指令字长度为16b；处理器内部的状态机包括七个状态。（一）关于修改后的CPU： 一共设计25条指令，主要包括空操作指令、中断指令、加法指令、减法指令、加法指令、四种逻辑运算指令、比较、算术移位操作指令、逻辑移位操作指令、加减1指令、加减2指令、数据传输指令、转移类指令、读写指令、特权指令等等。 （二）关于RAM： 地址线设置成8bits，主存空间为4096words。 三．设计处理器的结构和实现方法： （指令格式） 格式1：寄存器寻址方式 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 OP Rx Ry 空白 格式2：寄存器变址寻址方式 OP Ry 空白 格式3：立即数寻址方式 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 OP I 空白 格式4：无操作数寻址方式 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 OP 空白空白 格式5：直接寻址方式 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 OP Addr 内存（2的12次方） 四．模型机的指令系统 CPU的指令集： 操作码OP IR(15..1 2) 指令 格式 指令的助记指令的内容

CPU设计实验报告

实验中央处理器的设计与实现 一、实验目的 1、 理解中央处理器的原理图设计方法。 2、 能够设计实现典型MIPS 的11条指令。 二、 实验要求 1、 使用Logisim 完成数据通路、控制器的设计与实现。 2、 完成整个处理器的集成与验证。 3、 撰写实验报告，并提交电路源文件。 三、 实验环境 VMware Workstatio ns Pro + Win dows XP + Logisim-wi n-2.7.1 四、 操作方法与实验步骤 1、数据通路的设计与实现 数据通路主要由NPC 、指令存储器、32位寄存器文件、立即数扩展部件、 ALU 、数据存储器构成。其中指令存储器和数据存储器可直接调用软件库中的 ROM 和RAM 元件直接完成，其余部件的设计如图所示： Cue ------- 吊孙 ----------- n -ar ch Zan [p]~ 图 1.1 NPC G —-- DO jlf* 04 4 D 04 nero & res?l ■&

幣> >曰CXI e Q

图1.3立即数扩展部件 图 1.4 ALU 2、控制器的设计与实现 控制器的主要设计思想如图所示 图2.1控制器设计思想 通过列真值表得到控制器的两部分电路，真值表如下 : 输入 000000 001101 100011 101011 000100 000010 immIC ￡it￡ DOO -DO ooo n Q □□□non UOnflO OOC ?＞：＞0 DQ 000 指令 lnst ：ruction[31：O] OP[5:OJ fu net [5:0] Jump ExBp Branch Mem Write ALUctr * RegWrite MemtoReg * ALUSrc 控制器 控制信号 LLLLLLLLLmM f ZERO A ()-- irnmmmiiiimiiiiifeiiim IIII93 1-] * 11114444 ".'O

8位CPU的设计与实现

计算机组成原理 实验题目８位CPＵ得系统设计 学号11151０6０4６ 姓名魏忠淋 班级 11电子B 班 指导老师凌朝东 华侨大学电子工程系 8位CＰＵ得系统设计 一、实验要求与任务 完成从指令系统到ＣＰU得设计,编写测试程序,通过运行测试程序对CPU设计进行正确性评定。具体内容包括:典型指令系统(包括运算类、转移类、访存类)设计;CＰU结构设计;规则文件与调试程序设计;CＰU调试及测试程序运行。 1。1设计指标 能实现加减法、左右移位、逻辑运算、数据存取、有无条件跳转、内存访问等指令; 1、2设计要求 画出电路原理图、仿真波形图;

二、CPＵ得组成结构 三、元器件得选择 1.运算部件(ALU) AＬＵ181得程序代码: LIBRARY ＩEEE; USＥＩEEE、ＳTD_LＯGＩC_1１64。ALL; USＥIEEE、ＳTＤ＿LOGIＣ_UＮＳIGNＥD.ＡLＬ; ENTＩＴY ＡLU181 ＩS PORＴ( S: IN STD＿LＯＧIC＿VECTＯR(3 ＤＯＷNTO0 ); A:ＩN STD_LOGIC_VＥCTOＲ(7 ＤOWNＴＯ0); B: IＮSTD＿ＬOGIC＿VEＣTOR(7DＯWNＴO ０); F : OUT STＤ_LOGIC_ＶECTOR(7 DOWＮTO 0); ?COUＴ:ＯUＴSTD_ＬＯＧIC_ＶECTOR(3 DOＷＮＴO0); M :IＮＳTＤ_LOGＩC; CN : IN SＴD_LOGIＣ; CＯ,ＦZ:OUT STＤ_LOGIC ); END AＬU１81; AＲCHIＴＥCTＵRE bｅhav OF ALＵ181 ＩS SIGＮＡＬA9 :STＤ_LＯGIC_VECTOR(８DOWNTO 0); SIＧNAL B9 : STD＿LOGIC_VＥCTOR(8 ＤOWNTＯ０); ＳIGNALＦ9: STD_LOGIC＿VECＴOＲ(8 DＯWNTO0); BＥGIN Ａ９<= ＇0＇& A; B9 ＜= ’0’&B;

《单周期CPU设计》实验报告

《计算机组成原理与接口技术实验》 实验报告 学院名称： 学生姓名： 学号： 专业（班级）： 合作者： 时间：2016 年4 月25 日 成绩: ________ 实验二： 一. 实验目的 1.掌握单周期CPU数据通路图的构成、原理及其设计方法； 2.掌握单周期CPI的实现方法，代码实现方法； 3.认识和掌握指令与CPU勺关系； 4.掌握测试单周期CPI的方法。 二. 实验内容 设计一个单周期CPU，该CPU至少能实现以下指令功能操作。需设计的指令

与格式如下:

==＞算术运算指令 功能：rd Jrs + rt 。 reserved为预留部分，即未用，一般填“0 （2）addi rt , rs , immediate 功能：rt J rs + （sign-extend） immediate ；immediate 符号扩展再参加“加”运算（3） sub rd , rs , rt 完成功能：rd J rs - rt ==＞逻辑运算指令 （4）ori rt , rs , immediate 功能：rt Jrs | （zero-extend） immediate ; immediate 做“ o ”扩展再参加“或”运算（5） and rd , rs , rt 功能：rd Jrs & rt ;逻辑与运算 （6）or rd , rs , rt 功能：rd Jrs | rt ;逻辑或运算。 ==＞传送指令 功能：rd Jrs + $0 ; $0=$zero=0。 ==＞存储器读/写指令 （8）sw rt , immediate（ rs）写存储器 功能：memory[rs+ （sign-extend） immediate ] J rt ; immediate 符号扩展再 相加。

8位CPU的设计与实现

计算机组成原理 CPU 实验题目 8位的系统设计1115106046 号学 魏忠淋姓名 B 11电子班班级凌朝东指导老师

华侨大学电子工程系 8位CPU的系统设计 一、实验要求与任务 完成从指令系统到CPU的设计，编写测试程序，通过运行测试程序对CPU设计进行正确性评定。具体内容包括：典型指令系统（包括运算类、转移类、访存类）设计；CPU结构设计；规则文件与调试程序设计；CPU调试及测试程序运行。 1.1设计指标 能实现加减法、左右移位、逻辑运算、数据存取、有无条件跳转、内存访问等指令； 1.2设计要求 画出电路原理图、仿真波形图； 二、CPU的组成结构 三、元器件的选择 1.运算部件(ALU) ALU181的程序代码： LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY ALU181 IS PORT ( S : IN STD_LOGIC_VECTOR(3 DOWNTO 0 ); A : IN STD_LOGIC_VECTOR(7 DOWNTO 0); B : IN STD_LOGIC_VECTOR(7 DOWNTO 0); F : OUT STD_LOGIC_VECTOR(7 DOWNTO 0); COUT : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); M : IN STD_LOGIC; CN : IN STD_LOGIC; CO,FZ: OUT STD_LOGIC ); END ALU181; ARCHITECTURE behav OF ALU181 IS SIGNAL A9 : STD_LOGIC_VECTOR(8 DOWNTO 0); SIGNAL B9 : STD_LOGIC_VECTOR(8 DOWNTO 0); SIGNAL F9 : STD_LOGIC_VECTOR(8 DOWNTO 0); BEGIN B9 <= '0' & B ; A9 <= '0' & A ; PROCESS(M,CN,A9,B9) BEGIN CASE S IS WHEN ぜ?尰=> IF M='0' THEN F9<=A9 + CN ; ELSE F9<=NOT A9; END IF; WHEN IF M='0' THEN F9<=(A9 or B9) + CN ; ELSE F9<=NOT(A9 OR B9); END IF; WHEN 0 => IF M='0' THEN F9<=(A9 or (NOT B9))+ CN ; ELSE F9<=(NOT A9) AND B9; END IF; WHEN 1 => IF M='0' THEN F9<= ; ELSE F9<= END IF; WHEN 0 => IF M='0' THEN F9<=A9+(A9 AND NOT B9)+ CN ; ELSE F9<=NOT (A9 AND B9); END IF; WHEN 1 => IF M='0' THEN F9<=(A9 or B9)+(A9 AND NOT B9)+CN ; ELSE F9<=NOT B9; END IF; WHEN 0 => IF M='0' THEN F9<=(A9 - B9) - CN ; ELSE F9<=A9 XOR B9; END IF; WHEN 1 => IF M='0' THEN F9<=(A9 or (NOT B9)) - CN ; ELSE F9<=A9 and (NOT B9); END IF; WHEN @0 => IF M='0' THEN F9<=A9 + (A9 AND B9)+CN ; ELSE F9<=(NOT A9)and B9; END IF; WHEN @1 => IF M='0' THEN F9<=A9 + B9 + CN ; ELSE F9<=NOT(A9 XOR B9); END IF; WHEN A0 => IF M='0' THEN F9<=(A9 or(NOT B9))+(A9 AND B9)+CN ;

CPU设计实验报告

实验中央处理器的设计与实现 一、实验目的 1、理解中央处理器的原理图设计方法。 2、能够设计实现典型MIPS的11条指令。 二、实验要求 1、使用Logisim完成数据通路、控制器的设计与实现。 2、完成整个处理器的集成与验证。 3、撰写实验报告，并提交电路源文件。 三、实验环境 VMware Workstations Pro + Windows XP + Logisim-win-2.7.1 四、操作方法与实验步骤 1、数据通路的设计与实现 数据通路主要由NPC、指令存储器、32位寄存器文件、立即数扩展部件、ALU、数据存储器构成。其中指令存储器和数据存储器可直接调用软件库中的ROM和RAM元件直接完成，其余部件的设计如图所示： 图1.1 NPC

图1.2 32位寄存器

图1.3 立即数扩展部件 图1.4 ALU 2、控制器的设计与实现 控制器的主要设计思想如图所示 图2.1 控制器设计思想 输入 1 1 0

输出R-type ORI LW SW BEQ JUMP RegDst 1 0 0 x x x ALUSrc 0 1 1 1 0 x MemtoReg0 0 1 x x x RegWrite 1 1 1 0 0 0 MemWrite0 0 0 1 0 0 Branch 0 0 0 0 1 0 Jump 0 0 0 0 0 1 Extop x 0 1 1 1 x ALUop2 1 0 0 0 0 x ALUop1 x 1 0 0 x x ALUop0 x 0 0 0 1 x ALUop[2:0] Funct[3:0] 指令ALUctr[2:0] 111 0000 add 010 111 0010 sub 110 111 0100 and 000 111 0101 or 001 111 1010 slt 111 010 xxxx ori 001 000 xxxx Lw/sw 010 011 xxxx beq 110 表2.1 控制器设计真值表

8位CPU的设计与实现

计算机组成原理 实验题目 8位CPU的系统设计学号 1115106046 姓名魏忠淋 班级 11电子B 班 指导老师凌朝东 华侨大学电子工程系

8位CPU的系统设计 一、实验要求与任务 完成从指令系统到CPU的设计，编写测试程序，通过运行测试程序对CPU设计进行正确性评定。具体内容包括：典型指令系统（包括运算类、转移类、访存类）设计；CPU结构设计；规则文件与调试程序设计；CPU调试及测试程序运行。 1.1设计指标 能实现加减法、左右移位、逻辑运算、数据存取、有无条件跳转、内存访问等指令； 1.2设计要求 画出电路原理图、仿真波形图； 二、CPU的组成结构

三、元器件的选择 1.运算部件(ALU) ALU181的程序代码： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY ALU181 IS PORT ( S : IN STD_LOGIC_VECTOR(3 DOWNTO 0 ); A : IN STD_LOGIC_VECTOR(7 DOWNTO 0); B : IN STD_LOGIC_VECTOR(7 DOWNTO 0); F : OUT STD_LOGIC_VECTOR(7 DOWNTO 0); COUT : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); M : IN STD_LOGIC; CN : IN STD_LOGIC; CO,FZ: OUT STD_LOGIC ); END ALU181; ARCHITECTURE behav OF ALU181 IS SIGNAL A9 : STD_LOGIC_VECTOR(8 DOWNTO 0); SIGNAL B9 : STD_LOGIC_VECTOR(8 DOWNTO 0); SIGNAL F9 : STD_LOGIC_VECTOR(8 DOWNTO 0); BEGIN A9 <= '0' & A ; B9 <= '0' & B ;

中国32位嵌入式CPU芯片

2015-2020年中国32位嵌入式CPU芯片行业市场调研及未来发展分析报告 Special Statenent特别声明 本报告由华经视点独家撰写并出版发行，报告版权归华经视点所有。本报告是华经视点专家、分析师调研、统计、分析整理而得，具有独立自主知识产权，报告仅为有偿提供给购买报告的客户使用。未经授权，任何网站或媒体不得转载或引用本报告内容，华经视点有权依法追究其法律责任。如需订阅研究报告，请直接联系本网站客服人员（8610-56188812 56188813），以便获得全程优质完善服务。 华经视点是中国拥有研究人员数量最多，规模最大，综合实力最强的研究咨询机构（欢迎客户上门考察），公司长期跟踪各大行业最新动态、资讯，并且每日发表独家观点。 目前华经视点业务范围主要覆盖市场研究报告、投资咨询报告、行业研究报告、市场预测报告、市场调查报告、征信报告、项目可行性研究报告、商业计划书、IPO上市咨询等领域，同时也为个阶层人士提供论文、报告等指导服务，是一家多层次、多维度的综合性信息研究咨询服务机构。 Report Description报告描述 本研究报告由华经视点公司领衔撰写。报告以行业为研究对象，基于行业的现状，行业运行数据，行业供需，行业竞争格局，重点企业经营分析，行业产业链进行分析，对市场的发展状况、供需状况、竞争格局、赢利水平、发展趋势等进行了分析，预测行业的发展前景和投资价值。在周密的市场调研基础上，通过最深入的数据挖掘，从多个角度去评估企业市场地位，准确挖掘企业的成长性，为企业提供新的投资机会和可借鉴的操作模式，对欲在行业从事资本运作的经济实体等单位准确了解目前行业发展动态，把握企业定位和发展方向有重要参考价值。报告还对下游行业的发展进行了探讨，是企业、投资部门、研究机构准确了解目前中国市场发展动态，把握行业发展方向，为企业经营决策提供重要参考的依据。 Report Directory报告目录 第一章研究范围界定及市场特征分析 第一节CPU芯片分类及应用 一、CPU芯片分类 二、CPU芯片应用

CPU与简单模型机设计 实验报告汇总

计算机科学与技术系 实验报告 专业名称计算机科学与技术 课程名称计算机组成与结构 项目名称 CPU与简单模型机设计实验 班级 学号 姓名 同组人员无 实验日期 2015-11-15

一、实验目的 1.掌握一个简单CPU的组成原理； 2.在掌握部件单元电路的基础上，进一步将其构造一台基本模型计算机； 3.为其定义五条机器指令，编写相应的微程序，并上机调试掌握整机概念。 二、实验逻辑原理图与分析 2.1 实验逻辑原理图及分析 本实验要实现一个简单的CPU，并且在此CPU的基础上，继续构建一个简单的模型计算机。CPU由运算器（ALU）、微程序控制器（MC）、通用寄存器（RO）、指令寄存器（IR）、程序计数器（PC）和地址寄存器（AR）组成，如图下图所示。这个CPU在写入相应的微指令后，就具备了执行机器指令的功能，但是机器指令一般存放在主存当中，CPU必须和贮存挂接后，才有实际的意义，所以还需要在该CPU的基础上增加一个主存和基本的输入输出部件，以构成一个简单的模型计算机。 基本CPU构成原理图 系统的程序计数器（PC）和地址寄存器（AR）集成在一片CPLD芯片中。CLR连接至CON单元的纵情断CLR，按下CLR按钮，将是PC清零，LDPC和T3相与后作为计数器的计数时钟，当LOAD为低时，计数时钟到来后将CPU内总线的数据打入PC。 程序计数器(PC)原理图

2.2 逻辑原理图分析 本模型机；和前面微程序控制器实验相比，新增加一条跳转指令JMP，供有五条指令：IN（输入）、ADD（二进制加法）、OUT（输出）、JMP（无条件转移）、HLT（停机）、其指令格式瑞霞（高4为为操作码）： 其中JMP为双字节指令，其余均为单字节指令，********为addr对应的二进制地址码。微程序控制器实验的指令是通过手动给出的，现在要求CPU自动从存储器读取指令并执行。 系统涉及到的微程序流程如下图所示，当拟定“取指”微指令时，该微指令的判别测试字段为P<1>测试。由于“取指”微指令是所有微程序都使用的公用微指令，因此P<1>的测试结果出现多分支。本机用指令寄存器的高6位（IR7—IR2）作为测试条件，出现5路分支，占用5个固定为地址单元，剩下的其他地方就可以一条微指令占用控制一个微地址单元随意填写，微程序流程图上的但愿地址为16进制。 当全部为程序设计完毕后，应将每条微指令代码化，下表即为将下图的微程序流程图按微指令格式转化而成的“二进制微代码表”。 简单模型机微程序流程图

哈工大CPU设计报告

计算机设计与实践CPU设计报告

指令格式设计： 注：Ri代表3位该寄存器号的二进制表示，X,sign为8位立即数，add为8为地址

一整体框图

二各模块详细说明（数据流关系、接口说明） 1 时钟管理模块 1.1结构框图： 1.2功能描述：时钟模块为一节拍发生器，以输入时钟信号作为触发，四个节拍循环往复，当“rst”为1时节拍复位。 1.3数据流关系： 1.4接口说明： port( rst: in std_logic; --复位信号 clk: in std_logic; --输入时钟信号 k: out std_logic_vector(3 downto 0) --节拍输出 ); 2 取址模块 2.1 visit_mem_flag pc_out ir_out 2.2功能描述：取指模块主要负责取指操作，当复位信号为1时，pc置零；若pc更新标志（pc_in_flag）为1，则更新当前的pc值；在第一个节拍，将当前pc给到访存控制模块，同时送访存请求信号（visit_mem_flag）,取得指令；同时将取得的指令送往运算模块、回写模块，pc送往回写模块。

2.3数据流关系： Port (rst: in std_logic; --复位 k0,k1: in std_logic; --节拍控制 pc_in_flag: in std_logic; --PC回写允许 ir_in : in std_logic_vector(15 downto 0); --IR进入 pc_in : in std_logic_vector(15 downto 0); --PC回写 visit_mem_flag: out std_logic; --访存信号 pc_out : out std_logic_vector(15 downto 0); --PC输出 ir_out : out std_logic_vector(15 downto 0) --IR输出 ); 3 运算模块 3.1结构框图： 3.2功能描述：复位信号为1时，alutou、addr、Cy、Z清零；当回写信号为1时，将回写的数据回写入寄存器中；在第二节拍完成指令的译码工作，并根据译码结果置if_reg(是否更新寄存器),if_pc（是否更新PC）,m_r（是否读请求）,m_w（是否写请求）四个标志位，并对相关的指令置好addr、aluout和ToHX,以及对一些改变运算标志位的指令置好Cy和Z这两个标志位。

计算机组成原理课程设计微程序设计报告书

计算机组成原理课程设计微程序设计 报告书

课程设计指导教师评定成绩表

指导教师评定成绩: 指导教师签名: 年月日 重庆大学本科学生课程设计任务书

指导教师 (签名) 学生 (签名) 说明:1、学院、专业、年级均填全称，如:光电工程学院、测控技术、。 2、本表除签名外均可采用计算机打印。本表不够，可另附页，但应在页脚添加页码。 计算机组成原理课程设计报告书 一、设计目的: 综合运用所学过的计算机原理知识，设计并实现较为完整的计算机。 掌握运用计算机原理知识解决问题和设计指令程序的能力。经过课程设计的综合训练，培养实际分析问题，编写程序指令和动手能力、团队协作精神，帮助学生系统掌握计算机组成原理课程的主要内容。二、设计要求: 设计要求: 用微程序控制器实现以下指令功能 调用:CALL addr ;指令功能与80X86相同，addr是8位二进制地址 返回:RET ； 存储器到存储器传送: MOV memi , memj ; memi (memj), i<>j，memi内存单元地址带右移的加法运算: ADD Ri , Rj , N ; Ri (Ri)+(Rj)>>N ，Rj中内容不变 N=0-7根据模型计算机的数据路径以及微程序控制器的工作原理，设计各指令格式以及编码，并实现各机器指令微代码，根据定义的机器指

令，自拟编写包含以下指令的应用程序。 三、微程序控制器的原理: A.微程序控制的基本思想: 1. 若干微命令编制成一条微指令，控制实现一步操作； 2. 若干微指令组成一段微程序，解释执行一条机器指令； 3. 微程序事先存放在控制存储器中，执行机器指令时再取出。 B.基本组成:控制存储器，微指令寄存器，微地址寄存器，地址转移 逻辑框图: 图1 微程序控制器组成原理框图 控制存储器(CM):用来存放实现全部指令系统的微程序，位于CPU 中。它是一种只读型存储器，要求速度快，读出周 期短 微指令寄存器:存放当前由控制存储器读出的一条微指令信息，分为 微地址寄存器和微命令寄存器两个部分。其中微地址

32位MIPS处理器设计实验报告

数字逻辑与处理器基础实验 32位MIPS处理器设计实验报告 王晗 (2013011076) July26,2015 Date Performed:July15,2015 Partners:耿天毅(2012011119) 陈志杰withdrawn 1实验目的 熟悉现代处理器的基本工作原理；掌握单周期和流水线处理器的设计方法。 2设计方案 2.1总体结构 由于这次实验涉及的功能较多，我们将完整的CPU分成多个模块。指令存储器、寄存器堆、控制器、ALU控制器、ALU、数据存储器、UART等功能单元均在单独的Module中实现。其中指令存储器、寄存器堆、控制器、ALU控制器、ALU等单元在Single Cycle Core中实例化，作为单周期处理器的核心；数据存储器、UART和定时器、LED、七段数码管、开关在Peripheral中实现，作为处理器的外设。处理器核心和外设在顶层模块中实例化，互相通信。 单周期CPU模块的结构关系如Figure1所示：

Figure1:单周期处理器结构 对于流水线CPU，我们还在Pipeline Core中加入了流水线寄存器、冒险检测单元、数据转发单元： Figure2:流水线处理器结构

2.2ALU1 ALU模块的结构如图所示，输入两个操作数A、B和控制信号ALUFun、Signed，在ARITH子模块中做加减法运算，CMP子模块根据ARITH模块的输出进行比较判断，LOGIC和SHIFT模块分别进行逻辑运算和移位运算，ALUFun的最高两位用于控制多路选择器的输出。 Figure3:ALU结构 ARITH模块ARITH模块中包括减法和加法两个模块，加法模块直接通过+号运算，减法模块先对第二个操作数取补码，再调用加法模块做加法运算。Overflow和Negative信号的产生是ALU中的难点： Figure4:ADD中的Overflow和Negative 1原作者：陈志杰；修改：王晗

计算机组成原理CPU设计

1 CPU的用途 字长：8位 D[7…0] 寻址范围：64byte,2的6次方＝64，A[5…0] 2 确定ISA（包括程序员可访问的寄存器） 1）程序员可访问的寄存器 AC—8位累加器 CPU的指令集（共4条） 2）其他寄存器 3 CPU设计状态图 为了确定CPU的状态图，对每条指令作以下分析 1）从存贮器中取指令（所有指令均相同） 原理：在CPU能执行指令之前，它必须从存贮器中取出，CPU通过执行如下的操作序列完成这个任务 A）选择存贮单元由A[5…0]确定 B）对工A[5…0]译码，延迟，并向存贮器发一个信号使存贮器将此指令输出到它的输出引脚。这些引脚与CPU的D[7…0]相连。CPU从这些引脚读入 数据。 具体操作：（分为三个状态）

A）要取的指令的地址存放在程序计数器（PC）中。第一步就是把PC的内容拷贝到AR中。 FETCH1：AR←PC B）CPU必须从存贮器中读取指令，为此CPU必须发一个READ信号到器的RD （RD－RAM,相对于OE－ROM)端上使存贮器将数据发送到D[7…0]上，存入CPU的DR寄存器中。同时实现PC←PC+1，为取下一条指令作准备。 FETCH2：DR←M，PC←PC+1 C）作为取指令的一部分，CPU还必须完成两件事。 ①DR的高2位拷贝到IR，目的是确定指令的功能 ②DR的低6位拷贝到AR，目的： a. 对于ORT和SUB1指令这6 位包含了指令的一个操作数的存贮器 地址（一个数已经在AC） b. 对于COM和JREL，它们不需要再次访问存贮器，一旦它们返回到 FETCH1周期，FETCH1将把PC的值装到AR，覆盖无用的值。 FETCH3：IR←DR[7,6], AR←DR[5…0] 取指令周期的状态图 2） 本CPU有四条指令，因此有四个不同的执行同期，为此用IR中的值来确定即可。

32位MIPS处理器说明

32位MIPS处理器说明

一、实验目的 熟悉现代处理器的基本工作原理；掌握单周期和流水线处理器的设计方法。 二、实验原理及实验内容 该32位MIPS处理器主要需要设计ALU、单周期、流水线。下面分别讲述这三个部分的设计原理及实验内容。 1.ALU ALU即算数逻辑单元，要求设计一个32位的ALU，实现基本的算术、逻辑、关系、位与移位运算。输入32bit的A和B作为操作数，5bit的控制输入ALUFun和一位控制输入Sign，输出32bit的结果Z。其功能表如下图所示：

根据功能表和要求，我们在顶层模块中设计了32bit输入ALUSrc1和ALUSrc2,以及5bit控制ALUFunc，1bit控制Sign，32bit输出ALUOut。设计了四个主要模块：ALU_ADD_SUB，ALU_CMP，ALU_Logic，ALU_Shift，并根据ALUFunc的值来确定使用的模块。设计框图思路如下： （1）ALU_ADD_SUB 这部分是ALU设计中最重要的一部分。采用了8位超前进位级联，用与门来实现32位全加器。减法由加法实现，在运算的开始由ALUFunc判断进行的是加法还是减法，如果是加法则直接将两个操作数输入全加器，最低进位为0，如果是减法则取ALUSrc2的反码之后再做加法运算，最低进位是1。 需要注意的是运算结束之后需要判断结果是否为0（这个在branch指令中尤为重要），是否为负数，还有是否溢出。是否为溢出还需要检查控制符号，如果控制符号为有效（即有符号计算）则两正数相加得负或两负数相加得正则溢出，溢出则结果符号位反了，再进而判断是否为负。若为无符号运算，加法结

计算机组成原理实验报告 单周期CPU的设计与实现

1个时钟周 期 Cloc k 电子科技大学计算机科学与工程学院 标 准 实 验 报 告 （实验）课程名称： 计算机组成原理实验 电子科技大学教务处制表 电 子 科 技 大 学 实 验 报 告 学生姓名： 郫县尼克杨 学 号： 2014 指导教师：陈虹 实验地点： 主楼A2-411 实验时间：12周-15周 一、 实验室名称： 主楼A2-411 二、 实验项目名称： 单周期CPU 的设计与实现。 三、 实验学时： 8学时 四、 实验原理： （一） 概述 单周期（Single Cycle ）CPU 是指CPU 从取出1条指令到执行完该指令只需1个时钟周期。 一条指令的执行过程包括：取指令→分析指令→取操作数→执行指令→保存结果。对于单周期CPU 来说，这些执行步骤均在一个时钟周期内完成。 （二） 单周期cpu 总体电路 本实验所设计的单周期CPU 的总体电路结构如下。

（三） MIPS 指令格式化 MIPS 指令系统结构有MIPS-32和MIPS-64两种。本实验的MIPS 指令选用MIPS-32。以下所说的MIPS 指令均指MIPS-32。 MIPS 的指令格式为32位。下图给出MIPS 指令的3种格式。 本实验只选取了9条典型的MIPS 指令来描述CPU 逻辑电路的设计方法。下图列出了本实验的所涉及到的9条MIPS 指令。 五、 实验目的 1、掌握单周期CPU 的工作原理、实现方法及其组成部件的原理和设计方法，如控制器、运算器等。? 2、认识和掌握指令与CPU 的关系、指令的执行过程。? 3、熟练使用硬件描述语言Verilog 、EDA 工具软件进行软件设计与仿真，以培养学生的分析和设计CPU 的能力。 六、 实验内容 （一）拟定本实验的指令系统，指令应包含R 型指令、I 型指令和J 型指令，指令数为9条。 （二）CPU 各功能模块的设计与实现。 （三）对设计的各个模块的仿真测试。 （四）整个CPU 的封装与测试。 七、 实验器材（设备、元器件）： （一）安装了Xilinx ISE Design Suite 13.4的PC 机一台 （二）FPGA 开发板：Anvyl Spartan6/XC6SLX45 （三）计算机与FPGA 开发板通过JTAG （Joint Test Action Group ）接口连接，其连接方式如图所示。 八、 实验步骤 一个CPU 主要由ALU （运算器）、控制器、寄存器堆、取指部件及其它基本功能部件等构成。? 在本实验中基本功能部件主要有：32位2选1多路选择器、5位2选1多路选择器、32位寄存器堆、ALU 等。 （一）新建工程（New Project ） 启动ISE Design Suite 13.4软件，然后选择菜单File →New Project ，弹出New 26 31 25 21 20 16 15 11 10 6 5 0 op rs rt rd sa func R 型指令 26 31 25 21 20 16 15 0 op rs rt immediate I 型指令 26 31 25 0 op address J 型指令

8086-16位微处理器介绍

第二章 8086/8088（16位）微处理器 第一节、16位微处理器 第一代微处理器 1971年Intel 公司推出4004和8008，是4和8位微处理器，采用PMOS 工艺。 第二代微处理器 1974年推出的8080、M6800、Z-80等，是8位微处理器，采用NMOS 工艺。 第三代微处理器 70年代后期Intel 公司推出8086/8088、Motorola 公司M68000、Zilog 公司的Z8000，是16位微处理器，采用HMOS 工艺。80年代以来，Intel 公司推出80186用80286，与8086/8088兼容。 第四代微处理器 1985年，推出的80386及M68020是32位微处理器。1989年推出80486。 1993年推出Pentium 及80586等更高性能的32位和64位微处理器。 第二节8086/8088CPU 结构 微处理器 8086, 8088结构类似，内部都是16位总线，但外部性能是有区别。 8086CPU 功能结构分为两部分：总线接口部件BIU ，执行部件EU 。 两部分各自执行自己的功能并行工作，这种工作方式与传统的计算机在执行指令时的串行工作相比极大的提高了工作效率。 计算机执行程序时，CPU 的工作顺序是：取指令 执行指令 再取指令 再执行指令．．．特点：CPU 串行工作。 8086CPU 工作顺序是：取指令，执行指令同时进行。特点：CPU 并行工作。 一、执行部件 数据

4个通用寄存器 : A X , B X , C X , D X 4个专用寄存器 S P , B P , S I , D I 算术逻辑部件：ALU 8086/8088的EU 的特点 1个标志寄存器： F R ；分成两类：状态标志、控制标志 F R 的格式： 二、总线接口部件BIU ?功能：负责与存储器、I/O 端口传送数据 ?BIU 的组成： ?4个段地址寄存器（16位）：CS 、DS 、ES 、SS ?16位指令指针寄存器IP ?20位地址加法器 ?6字节的指令队列 ?一条指令20地址的形成：由代码段CS 左移4位后与指令指针寄存器IP 内容相加得到 注意： 指令执行单元（EU ）的功能：一般情况下，指令按照它存放的顺序先后执行，EU 源源不断地从指令队列中取得指令代码，达到满负荷地连续执行指令而省去“取指令”的时间。指令执行过程如果需要访问存储器取操作数，那么EU 会将访问地址送给BIU ，等待操作数到达，然后继续操作。遇到转移指令，BIU 会将指令队列中的后继指令作废，从新的地址重新取指令。这时，EU 要等待BIU 将取到指令装入队列后，才能继续执行。这两种情况下，EU 和BIU 的并行操作会受到一定影响，这是采用重叠操作方式不可避免的现象。 EU 中的算术逻辑运算单元ALU 可完成16位或8位的二进制运算，运算结果可通过内部总线送到通用寄存器或者送往组成BIU 的内部通信寄存器中，等待写入存储器。16位暂存器用来暂存参加运算的操作数。经ALU 运算后的结果特征置入标志寄存器FLAGS 中保存。 EU 控制器负责从BIU 的指令队列中取指令，并对指令译码，根据指令要求向EU 内部各部件发出控制命令以实现各条指令的功能。 总线接口单元BIU ：一般情况下，BIU 通过地址加法器形成某条指令在存储器中的物理地址后，从存储器中取出该条指令的代码送入指令队列。一旦指令队列中空出2B ，BIU 将自动进行读指令的操作以填满队列。只要收到EU 送来的操作数地址，BIU 将立即形成这个操作数的物理地址，完成读写操作。遇到转移类指令，BIU 将指令队列中剩余的指令作废，重新从存储器新的地址单元中取指令并送入指令队列。BIU 中的指令队列可存放6B 的指令代码，一般情况下应保证指令队列中填满指令，使得EU 可以不断地得到等待执行的指令。 EU 送来的存储器地址称为逻辑地址。由16位“段基址”和16位“偏移地址”（段内地址）组成。访问存储器的实际地址称为物理地址，用20位二进制表示。地址加法器用来完成由逻辑地址变换成物理地址的功能。这实际上是进行一次地址加法，将两个16位 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 较验 进位 辅助进 位 零标志 符号标志 跟踪标 志 中断标志 方向标志 溢出标标志