Quartus错误大全
Quartus常见错误分析
1 Warning: VHDL Process Statement warning at random.vhd(18): signal reset is in statement, but is not in sensitivity list
----没把singal放到process（）中
2 Warning: Found pins ing as undefined clocks and/or memory enables Info: Assuming node CLK is an undefined clock
-=-----可能是说设计中产生的触发器没有使能端
3 Error: VHDL Interface Declaration error in clk_gen.vhd(29): interface object "clk_scan" of mode out cannot be read. Change object mode to buffer or inout.
------信号类型设置不对，out当作buffer来定义
4 Error: Node instance "clk_gen1" instantiates undefined entity "clk_gen" -------引用的例化元件未定义实体－－entity "clk_gen"
5 Warning: Found 2 node(s) in clock paths which may be acting as ripple and/or gated clocks -- node(s) analyzed as buffer(s) resulting in clock skew
Info: Detected ripple clock "clk_gen:clk_gen1/clk_incr" as buffer Info: Detected ripple clock "clk_gen:clk_gen1/clk_scan" as buffer
6 Warning: VHDL Process Statement warning at ledmux.vhd(15): signal or variable "dataout" may not be assigned a new in every possible path through the Process Statement. Signal or variable "dataout" holds its previous in every path with no new assignment, which may create a combinational loop in the current design.
7 Warning: VHDL Process Statement warning at divider_10.vhd(17): signal "cnt" is read inside the Process Statement but isn''t in the Process Statement''s sensivitity list
-----缺少敏感信号
8 Warning: No clock transition on
"counter_bcd7:counter_counter_clk/q_sig[3]" register
9 Warning: Reduced register "counter_bcd7:counter_counter_clk/q_sig[3]" with stuck clock port to stuck GND
10 Warning: Circuit may not operate. Detected 1 non-operational path(s) clocked by clock "class[1]" with clock skew larger than data delay. See Compilation Report for details.
11 Warning: Circuit may not operate. Detected 1 non-operational path(s) clocked by clock "sign" with clock skew larger than data delay. See Compilation Report for details.
12 Error: VHDL error at counter_clk.vhd(90): actual port "class" of mode "in" cannot be associated with formal port "class" of mode "out"
------两者不能连接起来
13 Warning: Ignored node in vector source file. Can''t find corresponding node name "class_sig[2]" in design.
------没有编写testbench文件，或者没有编辑输入变量的值 testbench里是元件申明和映射
14 Error: VHDL Binding Indication error at freqdetect_top.vhd(19): port "class" in design entity does not have std_logic_vector type that is specified for the same generic in the associated component
---在相关的元件里没有当前文件所定义的类型
15 Error: VHDL error at tongbu.vhd(16): can''t infer register for signal "gate" because signal does not hold its outside clock edge
16 Warning: Found clock high time violation at 1000.0 ns on register "/fcounter/lpm_counter:temp_rtl_0/dffs[4]"
17 Warning: Compiler packed, optimized or synthesized away node "temp[19]". Ignored vector source file node.
---"temp[19]"被优化掉了
18 Warning: Reduced register "gate~reg0" with stuck data_in port to stuck GND
19 Warning: Design contains 2 input pin(s) that do not drive logic Warning: No output dependent on input pin "clk"
Warning: No output dependent on input pin "sign"
------输出信号与输入信号无关，
20 Warning: Found clock high time violation at 16625.0 ns on register "/impulcomp/gate1"
21 Error: VHDL error at impulcomp.vhd(19): can''t implement clock enable condition specified using binary operator "or"
22 Error: VHDL Association List error at period_counter.vhd(38): actual parameter assigned to formal parameter "alarm", but formal parameter is not declared
-------连接表错误，形参"alarm"赋值给实参，形参没定义，可能是形参与实参的位置颠倒了，规定形参在实参之前。
23 Error: Ignored construct behavier at period_counter.vhd(15) because of previous errors
－－－－－－－－因为前一个错误而导致的错误
24 Error: VHDL error at period_counter.vhd(38): type of identifier "alarm" does not agree with its usage as std_logic type
－－－－－－－－"alarm"的定义类型与使用的类型不一致
25 Error: VHDL error at shift_reg.vhd(24): can''t synthesize logic for statement with conditions that test for the edges of multiple clocks -------同一进程中含有两个或多个if(edge)条件，（一个进程中之能有一个时钟沿）
26 Error: Can''t resolve multiple constant drivers for net
"datain_reg[22]" at shift_reg.vhd(19)
27 can''t infer register for signal "num[0]" because signal does not hold its outside clock edge
28Error: Can''t elaborate top-level user hierarchy
29 Error: Can''t resolve multiple constant drivers for net "cs_in" at led_key.vhd(32) ----------有两个以上赋值语句，不能确定“cs_in”的值，
30 Warning: Ignored node in vector source file. Can''t find corresponding node name "over" in design.
---------------在源文件中找不到对应的节点“over”。
1) QuartusII对代码进行时序仿真时出现Error: Can't continue timing simulation because delay annotation information for design is missing.
原因：如果只需要进行功能仿真，不全编译也是可以进行下去的，但时序仿真就必须进行全编译（即工具栏上的紫色实心三角符号那项）。全仿真包括四个模块：综合器（Synthesis）、电路装配器（Fitter）、组装器（Assember）和时序分析器（Timing Analyzer），任务窗格中会有成功标志（对号）。
2) 在下载运行的时候，出现下面的错误：
Warning: The JTAG cable you are using is not supported for Nios II systems.
You may experience intermittent JTAG communicationfailures with this cable. Please use a USB Blaster revision B.
在运行之前已经将.sof文件下载到开发板上面了，但是依然出现上面的问题。
解决：在配臵的时候，在run之后，进行配臵，选择target connection，在最后一项：NIOS II Terminal Communication Device中，要选择none （不要是Jtag_uart）如果采用USB Blaster，可以选择Jtag_uart。之后再run就ok了！
3）Error: Can't compile duplicate declarations of entity "count3" into library "work"
此错误一般是原理图文件的名字和图中一个器件的名字重复所致，所以更改原理图文件的名字保存即可。
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1.Found clock-sensitive change during active clock edge at time
原因:vector source file中时钟敏感信号(如:数据,允许端,清零,同步加载等)在时钟的边缘同时变化.而时钟敏感信号是不能在时钟边沿变
化的.其后果为导致结果不正确.
措施:编辑vector source file
2.Verilog HDL assignment warning at
原因:在HDL设计中对目标的位数进行了设定,如:reg[4:0] a;而默认为32位, 将位数裁定到合适的大小
措施:如果结果正确,无须加以修正,如果不想看到这个警告,可以改变
设定的位数
3.All reachable assignments to data_out(10) assign '0', register removed by optimization
原因:经过综合器优化后,输出端口已经不起作用了
4.Following 9 pins have nothing, GND, or VCC driving datain port -- changes to this connectivity may change fitting results
原因:有9个脚为空或接地或接上了电源
措施:有时候定义了输出端口,但输出端直接赋‘0’,便会被接地,赋
‘1’接电源. 如果你的设计中这些端口就是这样用的,那便可以不理
会这些warning
5.Found pins functioning as undefined clocks and/or memory enables
原因:是你作为时钟的PIN没有约束信息.可以对相应的PIN做一下设定就行了. 主要是指你的某些管脚在电路当中起到了时钟管脚的作用,比如flip-flop的clk 管脚,而此管脚没有时钟约束,因此QuartusII把“clk”作为未定义的时钟.
措施:如果clk不是时钟,可以加“not clock”的约束;如果是,可以在clock setting当中加入;在某些对时钟要求不很高的情况下,可以忽略此警告或在这里修改:Assignments>Timing analysis settings...>Individual
clocks...>...
6.Timing characteristics of device EPM570T144C5 are preliminary 原因:因为MAXII 是比較新的元件在 QuartusII 中的時序并不是正式版的,要等 Service Pack
措施:只影响 Quartus 的 Waveform
7.Warning: Clock latency analysis for PLL offsets is supported for the current device family, but is not enabled
措施:将setting中的timing Requirements&Option-->More Timing Setting-->setting-->Enable Clock Latency中的on改成OFF
8.Found clock high time violation at 14.8 ns on register
"|counter|lpm_counter:count1_rtl_0|dffs[11]"
原因:违反了steup/hold时间,应该是后仿真,看看波形设臵是否和时钟沿符合steup/hold时间
措施:在中间加个寄存器可能可以解决问题
9.warning: circuit may not operate.detected 46 non-operational paths clocked by clock clk44 with clock skew larger than data delay 原因:时钟抖动大于数据延时,当时钟很快,而if等类的层次过多就会出现这种问题,但这个问题多是在器件的最高频率中才会出现
措施:setting-->timing Requirements&Options-->Default required fmax 改小一些,如改到50MHZ
10.Design contains
输入逻辑
措施:如果这种情况是故意的,无须理会,如果非故意,输入逻辑驱动.
11.Warning:Found clock high time violation at 8.9ns on node
'TEST3.CLK'
原因:FF中输入的PLS的保持时间过短
措施:在FF中设臵较高的时钟频率
12.Warning: Found 10 node(s) in clock paths which may be acting as ripple and/or gated clocks -- node(s) analyzed as buffer(s) resulting in clock skew
原因:如果你用的 CPLD 只有一组全局时钟时,用全局时钟分频产生的
另一个时钟在布线中当作信号处理,不能保证低的时钟歪斜(SKEW).会造成在这个时钟上工作的时序电路不可靠,甚至每次布线产生的问题
都不一样.
措施:如果用有两组以上全局时钟的 FPGA 芯片,可以把第二个全局时
钟作为另一个时钟用,可以解决这个问题.
13.Critical Warning: Timing requirements were not met. See Report window for details.
原因:时序要求未满足,
措施:双击Compilation Report-->Time Analyzer-->红色部分(如clock setup:'clk'等)-->左键单击list path,查看fmax的SLACK REPORT再根据提示解决,有可能是程序的算法问题
14.Can't achieve minimum setup and hold requirement
原因:时序分析发现一定数量的路径违背了最小的建立和保持时间,与
时钟歪斜有关,一般是由于多时钟引起的
措施:利用Compilation Report-->Time Analyzer-->红色部分(如clock hold:'clk'等),在slack中观察是hold time为负值还是setup time 为负值, 然后在:Assignment-->Assignment Editor-->To中增加时钟名(from
node finder),Assignment Name中增加和多时钟有关的Multicycle 和Multicycle Hold选项,如hold time为负,可使Multicycle hold的值>multicycle,如设为2和1.
15: Can't analyze file -- file E://quartusii/*/*.v is missing 原因:试图编译一个不存在的文件,该文件可能被改名或者删除了
措施:不管他,没什么影响
16.Warning: Can't find signal in vector source file for input pin |whole|clk10m
原因:因为你的波形仿真文件( vector source file )中并没有把所有的输入信号(input pin)加进去,对于每一个输入都需要有激励源的17.Error: Can't name logic scfifo0 of instance "inst" -- has same name as current design file
原因:模块的名字和project的名字重名了
措施:把两个名字之一改一下,一般改模块的名字
18.Warning: Using design file lpm_fifo0.v, which is not specified as a design file for the current project, but contains definitions for 1 design units and 1 entities in project Info: Found entity 1: lpm_fifo0
原因:模块不是在本项目生成的,而是直接copy了别的项目的原理图和源程序而生成的,而不是用QUARTUS将文件添加进本项目
措施:无须理会,不影响使用
19.Timing characteristics of device
原因:目前版本的QuartusII只对该器件提供初步的时序特征分析
措施:如果坚持用目前的器件,无须理会该警告.关于进一步的时序特征分析会在后续版本的Quartus得到完善.
20.Timing Analysis does not support the analysis of latches as synchronous elements for the currently selected device family 原因:用analyze_latches_as_synchronous_elements setting可以让Quaruts II来分析同步锁存,但目前的器件不支持这个特性
措施:无须理会.时序分析可能将锁存器分析成回路.但并不一定分析正确.其后果可能会导致显示提醒用户:改变设计来消除锁存器
21.Warning:Found xx output pins without output pin load capacitance assignment
原因:没有给输出管教指定负载电容
措施:该功能用于估算TCO和功耗,可以不理会,也可以在Assignment Editor 中为相应的输出管脚指定负载电容,以消除警告
22.Warning: Found 6 node(s) in clock paths which may be acting as ripple and/or gated clocks -- node(s) analyzed as buffer(s) resulting in clock skew
原因:使用了行波时钟或门控时钟,把触发器的输出当时钟用就会报行
波时钟, 将组合逻辑的输出当时钟用就会报门控时钟
措施:不要把触发器的输出当时钟,不要将组合逻辑的输出当时钟,如果本身如此设计,则无须理会该警告
23.Warning (10268): Verilog HDL information at lcd7106.v(63): Always Construct contains both blocking and non-blocking assignments
原因: 一个always模块中同时有阻塞和非阻塞的赋值
24.Warning: Can't find signal in vector source file for input pin |whole|clk10m
原因：这个时因为你的波形仿真文件（ vector source file ）中并没有把所有的输入信号(input pin)加进去，对于每一个输入都需要有激励源的
25 Warning:Output pins are stuck at VCC or GND
如果正是希望某些输出被固定臵高电平或低电平或者无所谓，就不用管它，否则请检查代码。这样的输出其实没有什么意义.
26.Warning (10208): honored full_case synthesis attribute - differences
between design synthesis and simulation may occur。
/* synopsys full_case */
意思就是：
告诉合成软件你的case几乎是full case，你（designer）可以保证没有列出的case 分支是永远也不会发生的。
目的：告诉合成软体不用去考虑没有列出的case分支，便于化简。
限制：当然只有synopsys 的合成软体可以看懂了！所以不建议用，最好还是用default。
缺点：前后仿真不一致，综合的结果和期望的不一致。
27：Warning: No exact pin location assignment(s) for 16 pins of 16 total pins
定义的管脚没有和外部的管脚连接.
28：Warning: Ignored locations or region assignments to the following nodes
Warning: Node "78ledcom[4]" is assigned to location or region, but does not exist in design
设计中没提到"78ledcom[4]" ，而分配了管脚给它。
说明：有时候运行了TCL脚本文件后需要修改，修改后有一些先前分配的管脚不需要了，如果没有delete，则会出现此提示。
解决办法：assignments->pins，把不用的管脚删除即可（TCL脚本文件里的多余管脚分配语句最好也一起delete）。
Quartus常见错误
Quartus常见错误 为什么还提示“Error: Top-level design entity "and2" is undefined” library ieee; use ieee.std_logic_1164.all; entity and2 is port(a,b:in std_logic; y ut std_logic); end and2; architecture and2_1 of and2 is begin y<=a nand b; end and2_1; 在设置里已经设定top-level entity为and2了 怎么还是报错啊！ 标题：关于quartus中模块的引用 2009-05-27 17:10:35 quartus中一个工程中可包含一个顶层模块，多个子模块，通过顶层模块引用子模块。 1：顶层模块的实体名必须与建立工程时的实体名一致，否则编译时会出错，如下 Error: Top-level design entity "AND" is undefined 2，多个实体文件建立后在quartus界面左边的工程文件夹中找到要作为顶层文件的文件点击右键设置为顶层文件 3.所有文件设置好后再进行编译，单独编译某个文件的话肯定错误很多。
https://www.wendangku.net/doc/786403397.html,/Detail/DefaultView.aspx?BookId=ISBN7-115-13204-6 里面有一个调用模块的例子，书中间的子模块命名为NAND编译时不能通过，后来改个名字NAND11就通过了，难道NAND是关键词不可用来命名？ 错误为： Top-level design entity "rojectName" is undefined 我已经把项目名称和顶层设计的名称设为一样的 而且有时候出现这样的情况，有时候又不出现这样的情况 例如下面这个例子 //与非门行为描述 module NAND(in1,in2,out); input in1,in2; output out; //连续赋值语句 assign out=~(in1&in2); endmodule 我建工程后就会提示Top-level design entity "NAND" is undefined 这个例子是从电子书上直接拷贝过来的，我很好奇的是有的例子可以运行，有的例子不可以。我先创建一个Verilog文件，然后保存成工程，工程名字和顶层文件名字一样的。 问题解决了。 原来定义实体的名称必须与项目顶层文件名称相同。 难怪有时候出现有时候又不出现这个问题咧。 2009-10-17 17:16 1.Found clock-sensitive change during active clock edge at time
quartus ii 常见的19个错误、28个警告
(一) Q uartus警告解析 1.Found clock-sensitive change during active clock edge at time
Quartus_II常见问题集锦
Quartus II常见问题集锦 1、 【问题】Pin Planner 的使用问题：在QuartusII 7.2 ，时序仿真都通过，但是，一旦使用Pin Planner设定引脚后，时序仿真就发生变化，与功能仿真结果不一致，不是理想的结果。使用Pin Planner时要注意些什么问题呢？ 【解答】如果在没有设定引脚时就进行时序仿真，那么在后仿真就会不准确。因为当设定引脚以后，需要重新进行布局布线，这和没有设定引脚是不同的，因此，布线的改变自然会影响到时序的改变。通常的做法是：先做好所有的设定，生成网表文件和延时文件，再加上激励文件进行仿真，这个时候的仿真结果是最接近实际情况的。通常的pin设定没有特定要求，差分信号是成对的。所以请不要搞错。时钟信号尽量使用专用的时钟引脚；普通I/O没有什么限制，做好时序约束就可以了。 2、 【问题】怎样配置cyclone FPGA的管脚功能？ 【解答】FPGA芯片的引脚分为好多类，有通用IO，有时钟网络，有复位网络，这些引脚的具体功能是在布线时由用户选择的。你可以自由的配置这些引脚的功能，但最好根据芯片的数据手册进行选择，如将时钟配置到专用时钟引脚上，将复位配置到专用复位引脚上，否则会影响最终的布线结果。 3、 【问题】分配fpga管脚时该怎么选择，引脚有什么属性需要考虑，quartus2中引脚有几个属性：Reserved，Group，I/O Bank,Vref Group,I/O standard( 3.3-V LVTTL(default) )分别是什么意思，要怎么设置？ 【解答】首先说IO standard：这个是用于支持对应不同的电平标准。FPGA IO 口的电压由IO bank上的VCC引入。一个bank上引入3.3V TTL电平，那么此时整个bank上输出3.3V的TTL电平。设置这个第一是为了和current strength 一起计算功率。第二个是用于在IO口上加载正确的上拉/下拉电阻。只要你设置完成，Quartus会按照你的电平标准自动布线。 第二是IO Bank：你在quartus pin planner 的top view下右键然后点击 show IO banks，这个时候就会看到FPGA的管脚被几种颜色划分开了。一种颜色下的IO口代表一组bank。你在吧管脚的location约束完成以后。IO Bank会自动填
QUARTUS 7常见错误剖析
QUARTUS II常见错误剖析 made by lingfeng 1，Error (10053): Verilog HDL error at ADDBCD.v(13): can't index object "out" with zero packed or unpacked array dimensions 这个错误是由于OUT是个寄存器变量，在程序的开始忘记定义reg out 或者out寄存器变量的宽度定义错误。 2，编写好程序并进行编译后，把文件作为顶层文件然后进行波形仿真，出现对应引脚与程序中的引脚不符。 这个错误是因为把文件作为顶层文件后还要再编译一次，顶层文件才能够进行波形仿真。否则仿真对应的文件永远是上一个顶层文件。3，在给寄存器赋初值时，应该通过在进程中设置一个复位的单元来给寄存器变量赋初值。 4，项目导航窗口被关闭了，怎样重新打开？ 点击主菜单的VIEW->utility windows->project navigator(工程文件) and status(编译状态) 5，Error: Can't elaborate top-level user hierarchy 解决办法：看看Always中的敏感表达式是否与之后的程序相矛盾。6，Error: Can't compile duplicate declarations of entity "class_design" into library "work" 解决办法：把文件名修改成和别的文件不重复的名字。 7，Error (10219): Verilog HDL Continuous Assignment error at adder.v(9): object "cout" on left-hand side of assignment must have a net type
Quartus使用问题及解决方法总结
Quartus使用问题及解决方法总结（转载） 在QuartusII下进行编译和仿真的时候,会出现一堆warning,有的可以忽略,有的却需要注意,虽然按F1可以了解关于该警告的帮助,但有时候帮助解释的仍然不清楚,大家群策群力,把自己知道和了解的一些关于警告的问题都说出来讨论一下,免得后来的人走弯路. 下面是我收集整理的一些,有些是自己的经验,有些是网友的,希望能给大家一点帮助,如有不对的地方,请指正,如果觉得好,请版主给点威望吧,谢谢 1.Found clock-sensitive change during active clock edge at time
Modelsim使用常见问题及解决办法
Modelsim使用常见问题及解决办法 在ISE启动modelsim时遇到问题 1。我在ISE中启动modelsim时出现了下面的错误 Loading work.tb_ic1_func # ** Error: (vsim-19) Failed to access library 'xilinxcorelib_ver' at "xilinxcorelib_ver". # No such file or directory. (errno = ENOENT) # ** Error: (vsim-19) Failed to access library 'unisims_ver' at "unisims_ver". # No such file or directory. (errno = ENOENT) # Loading work.fifoctlr_ic_v2 # ** Error: (vsim-19) Failed to access library 'xilinxcorelib_ver' at "xilinxcorelib_ver". # No such file or directory. (errno = ENOENT) # ** Error: (vsim-19) Failed to access library 'unisims_ver' at "unisims_ver". # No such file or directory. (errno = ENOENT) # ** Error: (vsim-3033) fifoctlr_ic_v2.v(126): Instantiation of 'BUFGP' failed. The design unit was not found. 是什么原因？ “点到仿真模式，在source里面选中你建立工程选择的芯片，然后看Processes，点开，有个compile HDL simulation library，运行一下就OK了” 2.ISE用modelsim仿真提示：# ** Error: (vish-4014) No objects found matching '*'.结果仿真时老是报错： # ** Error: (vish-4014) No objects found matching '*'. # Error in macro ./test_top_tb.fdo line 10 # (vish-4014) No objects found matching '*'. # while executing # "add wave *" 解决办法，改modelsim.ini文件中的一个参数：VoptFlow = 0 # ** Error: (vish-4014) No objects found matching 'XXXX'. 在之前的设计里有一个信号XX, 并且保持在wave.do文件里 现在这个信号在你的设计你被去掉了，modelsim仍然调用旧的wave.do，找不到对应的信号XX, 就报错误这个错误可以忽略 3.当对IP核修改后，用Modelsim仿真显示：No entity is bound for inst 或CE is not in the entity。（CE是改动后添加的一个管脚），从而仿真无结果。 解决办法：首先选中该IP核的.xco文件点击右键->属性将属性改为"Synthesis/Imp + Simulation." 然后将其对应的.v或.vhd文件的属性也改为"Synthesis/Imp + Simulation." 4.启动modelsim后，没有出错，但是有warning：(vsim-3009) [TSCALE] - Module 'ODDR' does not have a `timescale directive in effect, but previous modules do.输入信号均正确，调用的IP core或原语的输出为高阻态。
Quartus II常见错误
1.Found clock-sensitive change during active clock edge at time
Quartus 2 使用错误集锦
Quartus 2 使用错误集锦 分类：嵌入式 1.Error: Top-level design entity "test" is undefined 原因：顶层模块的module名没有和工程名同名 解决方法：把顶层模块的 module名改成和工程名同名 2.Error (10278): Verilog HDL Port Declaration error at test.v(4): input port "clk_in" cannot be declared with type "reg" 原因：输入变量不能定义成reg型，必须是wire型，我们做的一个芯片的输入引脚需要是实时采集输入数据的，所以必须是wire（导线），不能是寄存器型解决方法：把输入信号定义成线型 wire 3.Error (10137): Verilog HDL Procedural Assignment error at test.v(12): object "led" on left-hand side of assignment must have a variable data type 原因：数据类型定义错误或者赋值类型错误 解决方法：在always 过程块中被赋值的变量必须是 reg （寄存器型），用assign 连续赋值的对象必须定义成 wire（线型） 4.Error: Can't place multiple pins assigned to pin location Pin_108 (IOC_X34_Y2_N0) 原因： PIN_108是一个多功能管脚，还有一个功能是nCEO，也是默认的功能。如果要用它当普通IO，需要提前设置一下 解决方法：assignments>device>device and pin options>dual-purpose pins 里面把nCEO设置成use as regular i/o就可以了 5.Error (10028): Can't resolve multiple constant drivers for net "key_flag" at clock.v(33) 原因：一个变量不能同时被在两个 always 过程块中被赋值 解决方法：在两个always过程块中用两个不同的变量名，可以在module最后用assign 把变量的值作最后的统一，但是注意wire型和reg型的变量类型定义6.Warning (10230): Verilog HDL assignment warning at SMG_1S.v(21): truncated value with size 32 to match size of target (8)
Quartus 中仿真出现错误解决方案汇总
一、Quartus中仿真时出现no simulation input file assignment specify 解决方法 翻译成中文就是仿真文件没有被指定，要仿真的话先要建一个仿真文件: file -> new -> 选择Other file选项卡 -> Vector Waveform File 然后把输入输出端口加进去，再设置输入的信号，保存，就可以仿真了。 如果你之前已经建立过了，就打开assignments->settings->simulator settings看里面的有个文本框 simulation input 里面是否为空，为空的话就要找到你所建立的Vector Waveform File 文件，是以*.VWF结尾的，如果没找到，你又以为你建立了Vector Waveform File ,很可能粗心的你还没保存Vector Waveform File ,保存了才会在project里面找到。找到之后进行仿真，如果是functional simulation，要做processing>generate functional simulation netlist..不然会出现:Error: Run Generate Functional Simulation Netlist (quartus_map bmg_control --generate_functional_sim_netlist) to generate functional simulation netlist for top level entity bmg_control before running the Simulator (quartus_sim)之类的错误。最后在进行仿真，就可以看到波形图了 二、Error (10137): Verilog HDL Procedural Assignment error at SHIFT.v(16): object "Data" on left-hand side of assignment must have a variable data type 错误：对Data未定义其变量类型，比如reg [3:0] Data 三、Quartus II常见错误 1.Found clock-sensitive change during active clock edge at time
vhdl设计中的常见错误
一Vhdl语言中 1 提示：VHDL syntax error:expected choice in case statement Case语句中没覆盖到所有的情况，要加whe n others=> null; 二.在verge hdl语句中 在QuartusII下进行编译和仿真的时候，会出现一堆warning,有的可以忽略，有的却需要注意，虽然按F1可以了解关于该警告的帮助，但有时候帮助解释的仍然不清楚，大家群策群力，把自己知道和了解的一些关于警告的问题都说出来讨论一下，免得后来的人走弯路? 下面是我收集整理的一些，有些是自己的经验，有些是网友的，希望能给大家一点帮助，如有不对的地方，请指正，如果觉得好，请版主给点威望吧，谢谢 1. Found clock-sensitive change during active clock edge at time
quartus常见问题解决
USB-Blaster问题：————————————————————————————————- USB-Blaster Driver 驱动Vista x64环境下无法安装 直接原因：兼容性问题 可能根本原因：quartus II 8.0的驱动不含签名，而Vista x64只认带签名的驱动。 解决方案：请使用XP x32环境。 更换quartus版本无法安装USB-Blaster Driver驱动，提示“名称已用作服务名或服务显示名” 直接原因：7.2版本与8.0版本的驱动不通用 根本原因：windows驱动卸载卸不干净 解决方案：注册表删除 **同时装有7.2与8.0时，只能使用7.2的驱动————————————————————————————————- Quartus II 8.0 问题：————————————————————————————————- Internal Error: Sub-system: HDB, File: /quartus/db/hdb/hdb_inst_name.cpp, Line: 11432 Error accessing data member. Not data member owner Stack Trace: 0x2853D : HDB_SYN_INSTANCE_NAME::set_m_children + 0x1D (DB_HDB) End-trace Quartus II Version 8.0 Build 215 05/29/2008 SJ Full Version 解决方案：删除db下所有文件，重建工程。 quartus 引脚相关 引脚手工批量导入的方法(可避免自动导入全部引脚造成的大量警告) 直接修改.qsf文件，在尾部添加引脚定义，形如: set_location_assignment PIN_AD15 -to iCLK_50 set_location_assignment PIN_T29 -to iKEY[0]
Quartus错误大全
Quartus常见错误分析 1 Warning: VHDL Process Statement warning at random.vhd(18): signal reset is in statement, but is not in sensitivity list ----没把singal放到process（）中 2 Warning: Found pins ing as undefined clocks and/or memory enables Info: Assuming node CLK is an undefined clock -=-----可能是说设计中产生的触发器没有使能端 3 Error: VHDL Interface Declaration error in clk_gen.vhd(29): interface object "clk_scan" of mode out cannot be read. Change object mode to buffer or inout. ------信号类型设置不对，out当作buffer来定义 4 Error: Node instance "clk_gen1" instantiates undefined entity "clk_gen" -------引用的例化元件未定义实体－－entity "clk_gen" 5 Warning: Found 2 node(s) in clock paths which may be acting as ripple and/or gated clocks -- node(s) analyzed as buffer(s) resulting in clock skew Info: Detected ripple clock "clk_gen:clk_gen1/clk_incr" as buffer Info: Detected ripple clock "clk_gen:clk_gen1/clk_scan" as buffer 6 Warning: VHDL Process Statement warning at ledmux.vhd(15): signal or variable "dataout" may not be assigned a new in every possible path through the Process Statement. Signal or variable "dataout" holds its previous in every path with no new assignment, which may create a combinational loop in the current design. 7 Warning: VHDL Process Statement warning at divider_10.vhd(17): signal "cnt" is read inside the Process Statement but isn''t in the Process Statement''s sensivitity list -----缺少敏感信号 8 Warning: No clock transition on "counter_bcd7:counter_counter_clk/q_sig[3]" register 9 Warning: Reduced register "counter_bcd7:counter_counter_clk/q_sig[3]" with stuck clock port to stuck GND 10 Warning: Circuit may not operate. Detected 1 non-operational path(s) clocked by clock "class[1]" with clock skew larger than data delay. See Compilation Report for details.
NIOS II 开发常见问题
NIOS II 开发常见问题 Builder/Nios II 编译过程中遇到的一些问题与解决方法(I) 1.couldn't read file "stratix_pin_assign.tcl": no such file or directory solution: From the Tools menu select Tcl Scripts, and then from the project folder choose the setup script for your particular development board, and click Run. 2.下载时出现错误： Error: Can't configure device. Expected JTAG ID code 0x020010DD for device 1, but found JTAG ID code 0x020B40DD. solution: SOPC 所选器件和开发板上的不一致。 3. solution:
提示LED_PIO_BASE没有声明，这是因为名字不一致引起的。比如，在生成SOPC时，双击系统PIO(Parallel I/O)(在Avalon Modules -> Other下），为系统添加输出接口,你没有把该组件改名成LED_PIO,而是保留了原始的名字：PIO_0；但你又通过IOWR_ALTERA_AVALON_PIO_DATA(LED_PIO_BASE, led); 来向该组件写入数据，就会导致上述错误。解决办法：1.可以修改sopc系统，为该PIO改名为LED_PIO ;2.在hello_led.c的前面给LED_PIO_BASE赋值，如#define LED_PIO_BASE 0x00001800，后面的这个地址要与SOPC中的地址对应。 4.在Quartus II中,为什么编译一些样板工程都会出错? Error: DDR timing cannot be verified until project has been successfully compiled. Error: Evaluation of Tcl script auto_verify_ddr_timing.tcl unsuccessful Error: Quartus II Shell was unsuccessful. 2 errors,1 warning solution: 在做样板工程时要注意一个问题: Due to the library paths that are coded into the Quartus setting for this project, if a user wishes to modify the hardware design they must first strip out any old paths from within the project settings file (qsf)在qsf文件中找到类似语句
Quartus常见警告和错误
Quartus常见警告和错误【转】 2009-08-07 14:00 Quartus常见警告和错误 1 Warning: VHDL Process Statement warning at random.vhd(18): signal reset is in statement, but is not in sensitivity list ----没把singal放到process（）中 2 Warning: Found pins ing as undefined clocks and/or memory enables Info: Assuming node CLK is an undefined clock -=-----可能是说设计中产生的触发器没有使能端 3 Error: VHDL Interface Declaration error in clk_gen.vhd(29): interface object "clk_scan" of mode out cannot be read. Change object mode to buffer or inout. ------信号类型设置不对，out当作buffer来定义 4 Error: Node instance "clk_gen1" instantiates undefined entity "clk_gen" -------引用的例化元件未定义实体－－entity "clk_gen" 5 Warning: Found 2 node(s) in clock paths which may be acting as ripple and/or gated clocks -- node(s) analyzed as buffer(s) resulting in clock skew Info: Detected ripple clock "clk_gen:clk_gen1|clk_incr" as buffer Info: Detected ripple clock "clk_gen:clk_gen1|clk_scan" as buffer 6 Warning: VHDL Process Statement warning at ledmux.vhd(15): signal or variable "dataout" may not be assigned a new in every possible path through the Process Statement. Signal or variable "dataout" holds its previous in every path with no new assignment, which may create a combinational loop in the current design. 7 Warning: VHDL Process Statement warning at divider_10.vhd(17): signal "cnt" is read inside the Process Statement but isn't in the Process Statement's sensivitity list -----缺少敏感信号 8 Warning: No clock transition on "counter_bcd7:counter_counter_clk|q_sig[3]" register 9 Warning: Reduced register "counter_bcd7:counter_counter_clk|q_sig[3]" with stuck clock port to stuck GND 10 Warning: Circuit may not operate. Detected 1 non-operational path(s)
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