智力抢答器系统设计报告
智力抢答器系统设计报告
07电子信息（2）班冀鹏超
一、系统设计要求
在许多比赛活动中，为了准确、公正、直观地判断出第一抢答者，通常设置一台抢答器，通过数显、灯光及音响等各种手段批示出第一抢答者。同时，还可以设置计分、犯规及奖惩记录等各种功能。本设计的具体要求是：
1.设计制作一个可容纳四组参赛者的数字智力抢答器，每组设置一个抢答按钮供抢答者使用。
2.电路具有第一抢答信号的鉴别和锁存功能。在主持人交系统复位并发出抢答指令后，若抢答开关，则该组指示灯亮并用组别显示电路显示抢答者的组别，同时扬声器发出“嘀嘟”的双音音响，且持续2~3秒。此时，电路应具备自锁功能，使别组的抢答开关不起作用。
3.设置计分电路。每组在开始时预置成100分，抢答后由支持人计分，答对一次加10分，否则减10分。
4.设置犯规电路。对提前抢答和超时抢答的组别鸣喇叭示警，并由组别显示电路显示出犯规组别。
二、系统设计方案
根据系统设计要求可知，系统的输入信号有：各组的抢答按钮A、B、C、D，系统清零信号CLR,系统时钟信号CLK，计分复位端RST，加分按钮端ADD，计时预置控制端LDN，计时使能端EN，计时预置数据调整按钮TA、TB；系统的输出信号有：四个组抢答成功与否的指示灯控制信号输出口LEDA、LESB、LEDC、LEDD，四个组抢答时的计时数码显示控制信号若干，抢答成功组别显示的控制信号若干，各组计分动态显示的控制信号若干。本系统应具有的功能有：第一抢答信号的鉴别和锁存功能；抢答计时功能；各组得分的累加和动态显示功能；抢答犯规记录功能。
根据以上的分析，我们可将整个系统分为三个主要模块：抢鉴别模块QDJB；抢答计时模块JSQ；抢答计分模块JFQ；对于需显示的信息，需增加或外接译码器，进行显示译码。考虑到FPGA、CPLD的可用接口及一般EDA实验开发系统的输出显示资源的限制，这里我们将组别显示和计时显示的译码器内设，而将各组的计分显示的译码器外接。整个系统的组成框图如图1所示：
图 1 智力抢答器的组成框图
系统的工作原理如下：当主持人按下使能端EN时，抢答器开始工作，A、B、C、D四个抢答者谁最先抢答成功则此选手的台号灯（LEDA—LEDD）将点亮，并且主持人前的组别显示数码将显示出抢答成功者的台号；接下来主持人提问，若回答正确，主持人按加分按钮ADD，抢答计分模块JFQ将给对应的组加分，并将该组的总分显示在对应的选手计分数码管JF2_A~JF0_A、JF2_B~JF0_B、JF2_C~JF0_C、JF2_D~JF0_D、上。在此过程中，主持人可以采用计时手段（JSQ），打开计时器使计时预置控制端LDN有效，输入限制的时间，使计时使能端EN有效，开始计时。完成第一轮抢答后，主持人清零，接着重新开始，步骤如上。
三、主要VHDL源程序与系统模块
1. 抢答鉴别电路QDJB的VHDL源程序和模块
--QDJB.VHDL
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY QDJB IS
PORT(CLR: IN STD_LOGIC;
A, B, C, D: IN STD_LOGIC;
A1,B1,C1,D1: OUT STD_LOGIC;
STATES: OUT STD_LOGIC_VECTOR(3 DOWNTO 0));
END ENTITY QDJB;
ARCHITECTURE ART OF QDJB IS
CONSTANT W1: STD_LOGIC_VECTOR: ="0001";
CONSTANT W2: STD_LOGIC_VECTOR: ="0010";
CONSTANT W3: STD_LOGIC_VECTOR: ="0100";
CONSTANT W4: STD_LOGIC_VECTOR: ="1000";
BEGIN
PROCESS(CLR,A,B,C,D) IS
BEGIN
IF CLR='1' THEN STATES<="0000";
ELSIF (A='1'AND B='0'AND C='0'AND D='0') THEN
A1<='1'; B1<='0'; C1<='0'; D1<='0'; STATES<=W1; ELSIF (A='0'AND B='1'AND C='0'AND D='0') THEN
A1<='0'; B1<='1'; C1<='0'; D1<='0'; STATES<=W2; ELSIF (A='0'AND B='0'AND C='1'AND D='0') THEN
A1<='1'; B1<='0'; C1<='1'; D1<='0'; STATES<=W3; ELSIF (A='0'AND B='0'AND C='0'AND D='1') THEN
A1<='0'; B1<='0'; C1<='0'; D1<='1'; STATES<=W4; END IF;
END PROCESS;
END ARCHITECTURE ART;
图 2 抢答鉴别电路的模块
2. 计分器电路JFQ的VHDL源程序
--JFQ.VHD
3
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY JFQ IS
PORT(RST: IN STD_LOGIC;
ADD: IN STD_LOGIC;
CHOS: IN STD_LOGIC_VECTOR(3 DOWNTO 0);
AA2,AA1,AA0,BB2,BB1,BB0: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); CC2,CC1,CC0,DD2,DD1,DD0: OUT STD_LOGIC_VECTOR(3 DOWNTO 0));
END ENTITY JFQ ;
ARCHITECTURE ART OF JFQ IS
BEGIN
PROCESS(RST,ADD,CHOS) IS
VARIABLE POINTS_A2,POINTS_A1: STD_LOGIC_VECTOR(3 DOWNTO 0); VARIABLE POINTS_B2,POINTS_B1: STD_LOGIC_VECTOR(3 DOWNTO 0); VARIABLE POINTS_C2,POINTS_C1: STD_LOGIC_VECTOR(3 DOWNTO 0); VARIABLE POINTS_D2,POINTS_D1: STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN
IF (ADD'EVENT AND ADD='1') THEN
IF RST='1' THEN
POINTS_A2: ="0001"; POINTS_A1: ="0000";
POINTS_B2: ="0001"; POINTS_B1: ="0000";
POINTS_C2: ="0001"; POINTS_C1: ="0000";
POINTS_D2: ="0001"; POINTS_D1: ="0000";
ELSIF CHOS="0001" THEN
IF POINTS_A1="1001" THEN
POINTS_A1: ="0000";
IF POINTS_A2="1001" THEN
POINTS_A2: ="0000";
ELSE
POINTS_A2: =POINTS_A2+'1'; END IF;
ELSE
POINTS_A1: =POINTS_A1+'1';
END IF;
ELSIF CHOS="0010" THEN
IF POINTS_B1="1001" THEN
POINTS_B1: ="0000";
IF POINTS_B2="1001" THEN
POINTS_B2: ="0000";
ELSE
POINTS_B2: =POINTS_B2+'1'; END IF;
ELSE
POINTS_B1: =POINTS_B1+'1';
END IF;
ELSIF CHOS="0100" THEN
IF POINTS_C1="1001" THEN
POINTS_C1: ="0000";
IF POINTS_C2="1001" THEN
POINTS_C2: ="0000";
ELSE
POINTS_C2: =POINTS_C2+'1'; END IF;
ELSE
POINTS_C1: =POINTS_C1+'1';
END IF;
ELSIF CHOS="1000" THEN
IF POINTS_D1="1001" THEN
5
POINTS_D1: ="0000";
IF POINTS_D2="1001" THEN
POINTS_D2: ="0000";
ELSE
POINTS_D2: =POINTS_D2+'1';
END IF;
ELSE
POINTS_D1: =POINTS_D1+'1';
END IF;
END IF;
END IF;
AA2<=POINTS_A2; AA1<=POINTS_A1; AA0<="0000"; BB2<=POINTS_B2; BB1<=POINTS_B1; BB0<="0000"; CC2<=POINTS_C2; CC1<=POINTS_C1; CC0<="0000"; DD2<=POINTS_D2; DD1<=POINTS_D1; DD0<="0000"; END PROCESS;
END ARCHITECTURE ART;
图 3 计分器电路JFQ的模块
3. 计时器电路JSQ的VHDL源程序
--JSQ.VHD
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY JSQ IS
PORT(CLR,LDN,EN,CLK: IN STD_LOGIC;
TA,TB: IN STD_LOGIC;
QA: OUT STD_LOGIC_VECTOR(3 DOWNTO 0);
QB: OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END ENTITY JSQ;
ARCHITECTURE ART OF JSQ IS
SIGNAL DA: STD_LOGIC_VECTOR(3 DOWNTO 0);
SIGNAL DB: STD_LOGIC_VECTOR(3 DOWNTO 0);
BEGIN
PROCESS(TA,TB,CLR) IS
BEGIN
IF CLR='1' THEN
DA<="0000";
DB<="0000";
ELSE
IF TA='1' THEN
DA<=DA+'1' ;
END IF;
IF TB='1' THEN
DB<=DB+'1';
END IF;
END IF;
END PROCESS;
PROCESS(CLK) IS
VARIABLE TMPA: STD_LOGIC_VECTOR(3 DOWNTO 0); VARIABLE TMPB: STD_LOGIC_VECTOR(3 DOWNTO 0);
7
BEGIN
IF CLR='1' THEN TMPA: ="0000"; TMPB: ="0110"; ELSIF CLK'EVENT AND CLK='1' THEN
IF LDN='1' THEN TMPA: =DA; TMPB: =DB;
ELSIF EN='1' THEN
IF TMPA="0000" THEN
TMPA: ="1001";
IF TMPB="0000" THEN TMPB: ="0110"; ELSE TMPB: =TMPB-1;
END IF;
ELSE TMPA: =TMPA-1;
END IF;
END IF;
END IF;
QA<=TMPA; QB<=TMPB;
END PROCESS;
END ARCHITECTURE ART;
图 4 计时器电路JSQ的模块
4. 译码器电路YMQ的VHDL源程序
--YMQ.VHD
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY YMQ IS
PORT(AIN4: IN STD_LOGIC_VECTOR(3 DOWNTO 0);
DOUT7: OUT STD_LOGIC_VECTOR(6 DOWNTO 0)); END YMQ;
ARCHITECTURE ART OF YMQ IS
BEGIN
PROCESS(AIN4)
BEGIN
CASE AIN4 IS
WHEN "0000"=>DOUT7<=""; --0
WHEN "0001"=>DOUT7<=""; --1
WHEN "0010"=>DOUT7<=""; --2
WHEN "0011"=>DOUT7<=""; --3
WHEN "0100"=>DOUT7<=""; --4
WHEN "0101"=>DOUT7<=""; --5
WHEN "0110"=>DOUT7<=""; --6
WHEN "0111"=>DOUT7<=""; --7
WHEN "1000"=>DOUT7<=""; --8
WHEN "1001"=>DOUT7<=""; --9
WHEN OTHERS=>DOUT7<="";
END CASE;
END PROCESS;
END ARCHITECTURE ART;
图 5 译码器电路YMQ的模块
9
5.智力抢答器在CYCLONE中所用的框图
图 5 智力抢答器在设计中所用的框图
注：图中的引脚号是本次在CYCLONE的EP1C12Q240C8中所用的引脚接口
四、系统仿真
1、系统的有关仿真
系统仿真后的结果分别如图6、图7、图8、图9所示。
图6 抢答鉴别电路QDJB仿真图
图 8 计时器电路JSQ仿真图
五、设计技巧分析
1.在抢答鉴别电路设计中，A、B、C、D四组抢答，理论上应该有16种可能情况，但实
际上由于芯片反应速度快到一定程度时，两组以上同时抢答成功的可能性非常不，因此我们
可设计成只有四种情况，这大大简化了电路的设计复杂性。
11
2.在计分器电路的设计中，按照一般的设计原则，按一定数进制进行加减即可，但是随着计数数目的增加，要将计数数目分解成十进制并进行译码显示分变得越来越麻烦。因此为了减少译码显示的麻烦，一般是将一个大的进制数分解成数个十进制以内的时制数，计数器串级连接。但随着位数的增加，电路的接口增加因此本设计采用IF语句从低往高判断是否有进位，以采取相应的操作，既减少了接口，又大大地简化了设计。
3.本系统中的计时器电路既有计时初始值的预置功能，又有减计数功能，功能比较齐全。其中初始值的预置功能是将两位数分解成两个数分别进行预置，每个数的预置则采用高电平计数的方式进行。减计数的功能与上述的加法计数类似，非常简洁。
六、系统扩展思路
1.设计外围电路：系统用方波信号源、直流工作电源。
2.可将系统扩展为8组抢答器，同时当抢答错误时，具备扣分功能。
3.若为课程设计，除可要求设计调试程序、外围电路外，还可要求设计制作整个系统，包括PCB的制作。
七、心得体会
智力抢答器的设计，这个课题用到了数字电路方面的知识，通过这次课程设计，
使我对与非门以及集成电路有了一定的了解，对课本上的知识有了近一步的掌握。
完成本次设计的过程，是一个从无到有的过程，因为以前没有过类似的设计，
所以起初不知该从何下手，后来仔细阅读设计的题目和要求，阅读设计指导书，再
到图书馆和网上查找资料，总算是有点眉目了。
知道了如何下手，后面的工作就容易一些了，万事开头难啊，和同学们在一起，
不明白的地方可以随时问，互相帮助，完成设计，这样的一段经历，或许是我在完
成设计的同时，收获的一份财富。
埋头苦干的过程是苦涩的，在书山中查找资料的过程是疲倦的，但当课程设计
完成时，那感觉是甜蜜的，没有耕耘，哪来得收获的喜悦，不懂付出怎么能知道回
报的快乐，一分耕耘一分收获，有付出才会有回报，就在这样的痛与快乐的交换中，
我学到了知识，学到了道理，学到了做人的道理。希望以后这样的设计能够再多点！
参考文献
[1].基于FPGA的系统设计/（美）沃尔夫（Wolf,W.）著；闫敬文等译.北京:机械工业出版社，2006.5
[2].数字电子技术/成立主编.-北京:机械工业出版社,2003.12
[3].EDA应用技术/焦素敏主编.-北京：清华大学出版社，2005.2
13
多路智力抢答器实验报告
湖北经济学院 数字电子技术课程设计报告 课题名称：数字电子技术课程设计指导教师： 学生班级： 学生姓名： 学号： 学生院系： 2012年4月
设计任务 一、基本功能 1、设计一个智力竞赛抢答器，可同时供8名选手或8个代表队参加比赛，分别用八个抢答按钮So、S1、S 2、S 3、S 4、S 5、S 6、S7表示。 2、设置一个由主持人控制的控制开关，用来控制系统清零和抢答。 3、抢答器具有数据锁存和显示的功能。抢答开始后，若有选手按动抢答按钮，编号立即锁存，并在LED数码管上显示出选手的编号，同时蜂鸣器给出音响提示。此外，要封锁输入电路，禁止其他选手抢答。优先抢答选手的编号一直保持到主持人将系统清零为止。 二、扩展功能 1、抢答器具有定时抢答的功能，抢答时间为30秒。当节目主持人启动“开始”键后，要求定时器立即减计时，并用显示器显示，同时扬声器发出声响，声响持续时间为0.5秒左右。 2、参赛选手在设定的时间内抢答，抢答有效，定时器停止工作，显示器上显示选手的编号和抢答时刻的时间，并保持到主持人将系统清零为止。 3、如果定时抢答的时间已到，却没有选手抢答时，本次抢答无效，系统短暂报警，并封锁输入电路，禁止选手超时后抢答，时间显示器上显示00。
设计报告 一、设计目的 1、学习数字电路中的优先编码器，锁存器，计数器，时序控制电路，多谐振荡器等单元电路的综合运用。 2、掌握各芯片的逻辑功能及使用方法。 3、了解面包板结构及其接线方法。 4、了解数字抢答器的组成及工作原理。 5、熟悉数字抢答器的设计与制作。 二、设计步骤 1、画出原理框； 2、根据原理框图，把框图中每个部分电路设计出来，画出电路图； 3、仿真调试； 4、搜集元器件； 5、搭建电路，实现功能。 三、具体设计过程 1、画出原理框图
四人智力抢答器的设计
四人智能抢答器设计报告
目录 摘要---------------------------------------------------------------------------3前言---------------------------------------------------------------------------4第一章设计要求----------------------------------------------------------5 1.1设计任务-------------------------------------------------------------5 1.2基本要求-------------------------------------------------------------5 1.3选用器材-------------------------------------------------------------5 第二章系统工作原理------------------------------------------6 2.1系统的工作原理-----------------------------------------------------6 第三章电路设计--------------------------------------------------------------7 3.1方案的选择-----------------------------------------------------------7 3.1.1方案一----------------------------------------------------------7 3.1.2方案二----------------------------------------------------------7 3.1.3确定方案-------------------------------------------------------7 3.2单元电路设计--------------------------------------------------------8 3.2.1以锁存器为中心的编码显示电路----------------------------------------------8 3.2.2倒计时显示电路的设计---------------------------------------------8 3.2.3报警电路的设计---------------------------------------------9 3.2.4脉冲产生电路的设计----------------------------------------------10 3.3整体电路--------------------------------------------------------10 3.4 555多谐振荡器的脉冲波形图--------------------------------------------------------11 3.5电路元件选择--------------------------------------------------------12 第四章电路实验与调试---------------------------------------------------13 4.1焊接--------------------------------------------------------------------13 4.2调试中出现的问题及解决-----------------------------------------13 4.3P C B板图--------------------------------------------------------14 4.4焊接的实物图--------------------------------------------------------14 第五章设计总结-----------------------------------------------------------15 参考文献-----------------------------------------------------------15
基于Multisim的八路智力抢答器设计
数字电路课程设计任务书
数字电路设计说明书 学院名称：计算机与信息工程学院 班级名称：通信14 学生姓名：余浩 学号： 2014211453 题目：八路智力抢答器设计 指导教师:刘晓兰 起止日期: 2015.12.21--2016.1.3
第一部分:正文部分 一选题的相关背景: 当今的社会竞争日益激烈，选拔人才，评选优胜，知识竞赛之类的活动愈加频繁，而在竞赛中往往分为几组参加，这时针对主持人提出的问题，如果要是让抢答者用举手等方法，这在某种程度上会因为主持人的主观误断造成比赛的不公平性。比赛中为了准确、公正、直观地判断出第一抢答者，这就要有一种抢答设备作为裁判员，这就必然离不开抢答器。 抢答器是一种应用非常广泛的设备，在各种竞赛、抢答场合中，它能迅速、客观地分辨出最先获得发言权的选手。早期的抢答器只由几个三极管、可控硅、发光管等组成，能通过发光管的指示辩认出选手号码。现在大多数抢答器均使用单片机或数字集成电路，并增加了许多新功能，如选手号码显示、抢按前或抢按后的计时、选手得分显示等功能。 简易逻辑数字抢答器由主体电路与扩展电路组成。优先编码电路、锁存器、译码电路将参赛队的输入信号在显示器上输出；用控制电路和主持人开关启动报警电路，以上两部分组成主体电路。通过定时电路和译码电路将秒脉冲产生的信号在显示器上输出实现计时功能，构成扩展电路。 通过这次课程设计,初步掌握数字电路抢答器的调整及测试方法，提高思考能力和实践能力。同时通过本课题设计，巩固已学的理论知识，建立逻辑数字电路的理论和实践的结合，了解多功能抢答器各单元电路之间的关系及相互影响，从而能正确设计、计算定时计数的各个单元电路。初步掌握多功能抢答器的调整及测试方法。 随着改革开放事业的不断深入，促使人们学科学、学技术、学知识的手段多种多样，抢答器作为一种工具，已广泛应用于各种智力和知识竞赛场合。但抢答器的使用频率校低，且有的要么制作复杂，要么可靠性低，减少兴致。作为一个单位若专购一台抢答器虽然在经济上可以承受，但每年使用的次数极少，往往因长期存放使（电子器件的）抢答器损坏，再购置的麻烦和及时性就会影响活动的开展。目前多数抢答器存在3个不足之处：首先，现场线路连接复杂。因为每个选手位于抢答现场的不同位置，每个选手与控制台之间要有长长的连接线。选手越多，连接线就越多、越乱，这些连接线不仅影响了现场的美观，而且降低了抢答器的可靠性，增加了安装的难度，甚至影响了现场人员的走动。其次，电路复杂。因为简单逻辑电路只完成号码处理、计时、数据运算等功能，其它功能如选手号码的识别、译码、计分显示等仍只能通过数字集成电路完成。采用简单逻辑电路扫描技术识别选手抢按号码时，电路的延迟时间较大，最后导致容易出现选手抢按成功现象。
抢答器设计任务书
一、设计内容 智力竞赛抢答器一 设计要求及技术指标： (1) 设计制作一个可容纳四路参赛的数字式抢答器，分别用4个按钮S1 ~ S4表示。 (2) 设置一个系统清除和抢答控制开关S，该开关由主持人控制。 (3) 电路具有第一抢答信号的鉴别和锁存功能。在主持人将系统复位并发出抢答指令后，若参赛者按抢答开关，则电路显示抢答者的组别；此时，电路应具备自锁功能，使别组的抢答开关不起作用； 智力竞赛抢答器二 设计要求及技术指标： (1) 设计制作一个可容纳八路参赛的数字式抢答器，分别用4个按钮S1 ~ S4表示。 (2) 设置一个系统清除和抢答控制开关S，该开关由主持人控制。 (3) 电路具有第一抢答信号的鉴别和锁存功能。在主持人将系统复位并发出抢答指令后，若参赛者按抢答开关，则电路显示抢答者的组别；此时，电路应具备自锁功能，使别组的抢答开关不起作用； 智力竞赛抢答器三 设计要求及技术指标： (1) 设计制作一个可容纳八组参赛的数字式抢答器，分别用4个按钮S1 ~ S4表示。 (2) 设置一个系统清除和抢答控制开关S，该开关由主持人控制。 (3) 电路具有第一抢答信号的鉴别和锁存功能。在主持人将系统复位并发出抢答指令后，若参赛者按抢答开关，则电路显示抢答者的组别；此时，电路应具备自锁功能，使别组的抢答开关不起作用；
(4)电路应具备抢答成功声音提示功能，声音持续时间5～10s； 二、设计与制作步骤 （一）选定总体方案与框图 根据设计任务、指标要求和给定的条件，分析所要设计的电路应该完成的功能，并将总体功能分解成若干单项的功能，分清主次和相互的关系，形成若干单元功能块组成的总体方案。该方案可以有多个，需要通过实际的调查研究、查阅有关资料和集体讨论等方式，着重从方案能否满足要求、构成是否简单、实现是否经济可行等方面，对几个方案进行比较和论证，择优选取。对选取的方案，常用方块图的形式表示出来。注意每个方块尽可能是完成某一种功能的单元电路，尤其是关键的功能块的作用与功能一定要表达清楚。还要表示出它们各自的作用和相互之间的关系，注明信息的走向和制约关系。 （二）分析单元电路的功能 任何复杂的电子电路装置和设备，都是由若干具有简单功能的单元电路组成的。总体方案的每个方块，往往是由一个主要单元电路组成的，它的性能指标也比较单一。在明确每个单元电路的技术指标的前提下，要分析清楚各个单元电路的工作原理，设计出各单元电路的结构形式。要利用过去学过的或熟悉的单元电路，也要善于通过查阅资料、分析研究一些新型电路，开发利用一些新型器件。 各单元电路之间要注意在外部条件、元器件使用、连接关系等方面的相互配合，尽可能减少元件的类型、电平转换和接口电路，以保证电路简单、工作可靠、经济实用。各单元电路拟定之后，应全面地检查一遍，看每个单元各自的功能是否能实现，信息是否能畅通，总体功能是否满足要求。如果存在问题，还要针对问题局部调整。 （三）选择器件与参数计算
课程设计四人抢答器实验报告
课程设计四人抢答器实验报告
课题：四人智力抢答器专业： 班级： 学号： 姓名： 指导教师： 设计日期： 成绩： 电气学院
四人智力抢答器设计报告 一、设计目的作用 1.掌握四人智力竞赛抢答器电路的设计、组装与调试方法。 2.熟悉数字集成电路的设计和使用方法。 二、设计要求 设计一台可供4名选手参加比赛的智力竞赛抢答器。当主持人说开始时，四人开始抢答，电路能判别出四路输入信号中哪一路是最先输入信号，并给出声、光、数码显示。 (1) 4名选手编号为：1，2，3，4。各有一个抢答按钮，按钮的编号与选手的编号对应，也分别为1，2，3，4。 (2) 给主持人设置一个控制按钮，用来控制系统清零和抢答的开始。 (3) 抢答器具有数据锁存的功能。抢答开始后，若有选手按动抢答按钮，该选手指示灯亮并立即锁存，同时扬声器给出音响提示，禁止其它选手抢答。抢答选手的指示灯一直保持到主持人将系统清零为止。 （4）选择B题的除了具有上述功能外，还要在声、光显示的同时，在数码管上显示选手的编号，编号一直保持到主持人将系统清零为止。 三、设计的具体实现 1、系统概述
电路主要由脉冲产生电路，锁存电路，编码及译码显示电路和音响产生电路。当有选手抢答时首先锁存，防止其它选手抢答，然后编码，再经4线7段译码器将数字显示到显示器上同时产生音响，电路结构系统如图： (1)以锁存其为中心的编码显示器 抢答信号的判断和锁存能够采用触发器或锁存器。若以四D触发器74LS175为中心构成编码锁存系统，编码的作用是把锁存器的输出转化为8421BCD码，进而送给7段显示译码器。其真值表为： 锁存器输出编码器输出 Q4 Q3 Q2 Q1 D C B A 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 1 0 0 0 1 0 0 1 0 0 0 0 1 1 1 0 0 0 0 1 0 0
智力抢答器的设计
一：摘要 抢答器是在智力竞赛中为了答题时方便进行抢答而设计的一种优先判决器电路，本次的课程设计要求是可容纳四组参赛者的数字智力抢答器，每组设置一个抢答按钮供抢答者使用。电路具有第一抢答信号的鉴别和锁存功能。在主持人将系统复位并发出抢答指令后，若参加者按抢答开关，则该组指示灯亮并用组别显示电路显示抢答者的组别。此时，电路具备自锁功能，使别组的抢答开关不起作用。设置记分电路。每组在开始时预置成100分，抢答后主持人记分，答对依次加10分。设置犯规电路。对提前抢答和超时抢答的组别鸣喇叭示警，并由组别显示电路显示出犯规组别。按照这样的规律进行智力竞赛抢答游戏，要完成这些逻辑功能，这个电路应该包括鉴别模块，计数模块，报警模块，译码模块，计分模块，分频模块。 关键词：抢答封锁鉴别计数报警 二：设计要求 1：抢答器同时供四组选手比赛，分别用四个按钮S0，S1，S2，S3表示。 2：设置一个系统清除和开始抢答的总控制开关又主持人作用RST. 3：抢答器具有锁存与显示功能，即锁定最先抢答的选手的编号并由LED显示出来 4：选手的抢答实行优先制，即当第一个选手按下抢答键时，其他选手的按键不再有效直到主持人将系统清楚 5：抢答器具有定时功能，每次抢答时间先前设定，超出抢答时间就会出现报警提示，此轮抢答作废 6：如果答对由主持人记分。初始预置100分，每答对一次加十分 三：方案论述 3.1抢答器的鉴别模块 在这个模块中主要实现的是抢答过程中的前大功能，如果选手出现超前抢答则发出警告报警声，并能记录抢答者编号。实现当有一路抢答器按键按下时，其他抢答器信号将被改抢答器封锁而不能正常抢答。其中四个抢答信号：S0，S1，S2，S3；抢答状态显示信号states 抢答与报警时钟信号clk2；系统复位信号rst；报警信号warm. 3.2抢答器计数模块 在这个模块中主要实现抢答器的计时功能，在有抢答器按键按下后的20秒的倒计时，并且在20秒内倒计时后无人抢答就显示抢答超时并报警提示。在这其中有时钟信号clk1；系 统复位信号ret；抢答是能信号start；无人抢答信号warm；计时终止信号stop；计时十位和计时个位信号tb,ta。 3.3报警模块 在这个模块中主要实现抢答过程中的报警功能。在有限时间内无人抢答或者超前抢答都会用报警声来提示。其中包括计时停止信号stop；状态输出信号alm；计数脉冲clk。 3.4译码模块 在这个模块中主要实现抢答过程中将BCD码转换成7段得功能。 3.5分频模块 在这个模块中主要实现抢答过程中所需要的时钟信号。 3.6记分模块 这个模块主要实现抢答者答对时加十分的功能。 3.7顶层文件
基于EDA的智力抢答器的课程设计说明
基于EDA的智力抢答器的课程设计说明
山东建筑大学课程设计说明书 目录 摘要 1、课程设计目的与要求 (1) 2、课程设计原理 (1) 3、课程设计内容 .................................................................................... .. (2) 3.1软件整体设计 (3) 3.2总体设计电路 (3) 3.3模块设计和相应模块程序 (4) 3.3.1抢答鉴别模块 (4) 3.3.2计时模 块 (7) 3.3.3数据选择模块和译码模 块 (9) 3.3.4仿真及仿真结果分析 (11) 结论与致谢 (12) 参考文献 (13) 附录 (14)
摘要 抢答器是为智力竞赛参赛者答题时进行抢答而设计的一种优先判决器电路，竞赛者可以分为若干组，抢答时各组对主持人提出的问题要在最短的时间内做出判断，并按下抢答按键回答问题。当第一个人按下按键后，则在显示器上显示该组的号码，同时电路将其他各组按键封锁，使其不起作用。若抢答时间内无人抢答，警报器发出警报。回答完问题后，由主持人将所有按键恢复，重新开始下一轮抢答。 因此要完成抢答器的逻辑功能，该电路至少应包括抢答鉴别模块、计时模块、选择模块和报警模块组成。 关键词：抢答鉴别封锁计时报警Verilog HDL
山东建筑大学课程设计说明书 1、课程设计目的与要求 根据设计要求分析智力抢答器的功能，掌握设计中所涉及到抢答锁存；抢答计时；数据选择；译码显示、Verilog HDL语言的编程技术，阐明设计原理。 设计供4个代表队比赛用的智力抢答器，技术参数和设计要求： （1）系统复位和抢答控制开关。由主持人控制。 （2）复位后，主持人宣读试题，按下开始键，发动开始抢答命令，启动抢答限时计数器。若在按下开始按键前有人抢答，犯规电路将发出声光提示，显示犯规组号。 （3）抢答器具有锁存与显示功能。在限时内，选手按动按钮，锁存相应的编号，并在LED数码管上显示。若限时到，则声光显示。 （4）抢答器具有定时抢答功能。如果定时时间已到，无人抢答，本次抢答无效，系统报警并禁止抢答，定时显示器上显示00。 2、课程设计原理 2.1功能分析 抢答器具有第一信号鉴别和锁存功能，使除第一抢答者外的按钮无效；设置一个主持人“复位”按钮，主持人复位后，开始抢答，第一信号鉴别锁存电路得到信号后，用LED数码管显示抢答组别，蜂鸣器发出2~3s的音响。 2.2设计思路 此设计问题可分为第一信号鉴别、锁存模块、答题计时电路模块、计分电路模块和扫描显示模块四个模块构成。 ①此设计问题的关键是准确判断出第一抢答者并将其锁存，实现的方法可使用触发器或锁存器，在得到第一信号后将输入封锁，使其它组的抢答信号无效。 ②形成第一抢答信号后，用编码、译码及数码显示电路显示第一抢答者的组别，用第
四人竞赛抢答器实验报告
数电实验报告 姓名：侯婉思 专业：通信工程 班级：1111 学号：11387121 指导老师：田丽娜
四人竞赛抢答器实验报告 一．前言 现今，形式多样、功能完备的抢答器已广泛应用于电视台、商业机构、学校、企事业单位及社会团体组织中，它为各种知识竞赛增添了刺激性、娱乐性，在一定程度上丰富了人们的业余生活。 对于抢答器我们大家都知道那是用于选手做抢答题时用的，选手进行抢答，抢到题的选手来回答问题。抢答器不仅考验选手的反应速度同时也要求选手具备足够的知识面和一定的勇气。选手们都站在同一个起跑线上，体现了公平公正的原则。 本文介绍了一种用74系列常用集成电路设计的高分辨率的4路抢答器。该抢答器为全数字集成电路设计，具有分组数多、分辨率高等优点。该抢答器除具有基本的抢答功能外，还具有优先能力,定时及复位功能。主持人通过控制开关使抢答器达到复位的功能。 二．实验目的 1. 学习并掌握抢答器的工作原理及其设计方法 2. 熟悉各个芯片的功能及其各个管脚的接法。 3. 灵活运用学过的知识并将其加以巩固，发散思维，提高学生的动手能力和思维的缜密。 三．设计任务与要求 1、设计任务 设计一台可供4名选手参加比赛的竞赛抢答器。选手抢答时，数码显示选手组号。 2.设计要求： 抢答器的基本功能： 1.设计一个智力抢答器，可同时供四名选手或四个代表队参加比赛，编号为一，二，三，四，各用一个抢答按钮，分别用四个按钮S0——S3表示。 2.给节目主持人设置一个控制开关，用来控制系统的清零（编号显示数码管清零）。 3.抢答器具有数据锁存和显示的功能，抢答开始后，若有选手按动抢答按钮，编号立即锁存，并在LED数码管上显示出选手的编号，此外，要封锁输入电路，实现优先锁存，禁止其他选手抢答，优先抢答选手的编号一直保持到主持人将系统清零为止。 简言之，有选手按下时，显示选手的编号。同时，其他人再按下时电路不做任何处理。也就是说，如果有选手按下以后，别的选手再按的话电路不会显示是他的编号。 4.可用555定时器产生频率为1H z的脉冲信号，作为触发器的CP信号。四．四人竞赛抢答器电路原理及设计
数电智力竞赛抢答器课程设计完全版
电子技术 课程设计 成绩评定表 设计课题：智力竞赛抢答器 学院名称：电气工程学院 专业班级：电气1503 学生：段帅朋 学号： 201523010310 指导教师： 设计地点：31-220 设计时间： 2017.6.26-2017.7.2
电子技术课程设计任务书
目录 1.绪论 (3) 1.1设计目的 (3) 1.2 设计要求 (3) 2.方案设计 (3) 2.1系统工作流程图 (3) 2.2 元器件清单 (4) 2.3主要元器件选择与分析 (5) 2.3.1 轻触开关 (5) 2.3.2 74LS192计数芯片 (5) 2.3.3共阴极数码管以及其驱动芯片74LS48 (6) 2.3.4 74LS175四路D触发器 (7) 2.3.5 555定时器 (8) 2.3.6 集成门电路 (8) 2.3.7 无源蜂鸣器 (8) 3.原理分析 (9) 3.1 抢答必答模式选择及其指示电路 (9) 3.2 抢答电路 (9) 3.3 脉冲产生电路 (10) 3.4单稳态定时电路 (11) 3.5 定时电路 (12) 3.6 音响电路 (13) 3.7整机电路分析 (13) 3.8加减分数电路 (14) 4.设计总结 (15)
1.绪论 1.1设计目的 1、注重培养学生正确的设计思想，掌握课程设计的主要容、步骤和方法。 2、巩固加深对电子技术基础知识的理解，培养学生发现问题、独立分析问题、解决问题，提高综合运用所学知识的能力。 3、通过查找资料、选方案、设计电路、写报告等环节的训练，熟悉设计的过程、步骤。为以后从事电子电路设计、研制电子产品打下基础。 4、了解电子线路设计的工程，学会书写设计说明书。 5、培养学生严肃、认真的科学态度和工作作风。 6、在课余实践，有效地激发学生对电子设计的兴趣，丰富课外生活。 7、培养学生自主学习能力，扩展知识面。 8、提高动手能力的同时对常用的集成芯片有一定的了解，在电路设计方面有感性的认识。 9、另外还要掌握电路原理和分析电路设计流程，每个电路的设计都要有完整的设计流程。这样才能在分析电路有良好的思路，便于找出错的原因。 1.2 设计要求 用TTL或CMOS集成电路设计智力竞赛抢答器逻辑控制电路，具体要求如下： 1. 抢答组数为4组，输入抢答信号的控制电路应由无抖动开关来实现。 2. 判别选组电路。能迅速、准确地判处抢答者，同时能排除其它组的干扰信号，闭锁其它各路输入使其它组再按开关时失去作用，并能对抢中者有光、声显示和呜叫指示。 3. 计数、显示电路。每组有三位十进制计分显示电路，能进行加/减计分。 4. 定时及音响。必答时，启动定时灯亮，以示开始，当时间到要发出单音调“嘟”声，并熄灭指示灯。抢答时，当抢答开始后，指示灯应闪亮。当有某组抢答时，指示灯灭，最先抢答一组的灯亮，并发出音响。也可以驱动组别数字显示（用数码管显示）。 2.方案设计 2.1系统工作流程图 系统流程图如2.1所示，控制电路是核心组成部分，它控制抢答电路、音响电路、指示灯电路以及定时电路。主要由门电路与门、与非门、或门等实现控制逻辑。主持人和参赛选手都是通过按钮输入控制信号到控制电路，通过控制电路的逻辑实现对各个模块的控制。1K脉冲主要用于触发器时钟，秒脉冲主要用于计时器。
四人智力抢答器课程设计报告
四人智力抢答器课程设计 报告 Prepared on 22 November 2020
数字电子技术课程设计报告 设计课题: 四人智力竞赛抢答器 学院: 专业: 电子信息工程 班级: 2010级电信(1)班 姓名: 学号: 日期 2012年 12月9日——2012年12月23日指导教师:
摘要 在各种智力竞赛场合，抢答器是必不可少的最公正的用具。 通过本学年的《数字电路技术》的学习我们知道了它的原理其实是比较简单的，主要就是通过四D触发器74LS175为中心构成编码锁存系统控制选手的抢答情况，再通过逻辑电路将输入开关、脉冲及输出LED灯、数码管和扬声器连接起来即可。电路由主体电路和扩展电路两部分组成，主体电路主要由74LS175，即4D触发器来构成抢答锁存器，由主持人来控制74LS175的清零端。当清零端为高电平“1”时，选手开始抢答，最先按键的选手相应的LED发光二极管发光，并且扬声器发出声音，同时，由4个Q及门电路组成的锁存电路来控制其他选手再按键时不再起作用。扩展电路主要包括秒脉冲发生电路和定时电路，并且在设计中加入了报警电路，以提示选手和观众。 经Proteus仿真软件验证抢答器原理图无误，可实现设计所要求功能。 关键词：四人智力竞赛抢答器、74LS175、脉冲、锁存器 目录 1 设计任务及要求 (1) 2 比较和选定设计的系统方案、画出系统框图 (1) 方案比较 (1) 系统框图 (3)
3单元电路设计、参数计算和器件选择 (3) 抢答电路设 (3) 定时电路设计 (6) 报警电路设计 (9) 4完整的电路图及电路的工作原理 (10) 完整电路图 (10) 工作原理..............................................................................11 5经验体会. (12) 参考文献 (12) 附录A：系统电路原理图 (13) 附录B：元器件清单 (14)
抢答器设计任务书
一、设计内容 智力竞赛抢答器一设计要求及技术指标： (1) 设计制作一个可容纳四路参赛的数字式抢答器，分别用4个按钮S1 ~ S4表示。 (2) 设置一个系统清除和抢答控制开关S,该开关由主持人控制。 (3) 电路具有第一抢答信号的鉴别和锁存功能。在主持人将系统复位并发出抢答指令后，若参赛者按抢答开关，则电路显示抢答者的组别；此时，电路应具备自锁功能，使别组的抢答开关不起作用； 智力竞赛抢答器二 设计要求及技术指标： (1) 设计制作一个可容纳八路参赛的数字式抢答器，分别用4个按钮S1 ~ S4表示。 (2) 设置一个系统清除和抢答控制开关S,该开关由主持人控制。 (3) 电路具有第一抢答信号的鉴别和锁存功能。在主持人将系统复位并发出抢答指令后，若参赛者按抢答开关，则电路显示抢答者的组别；此时，电路应具备自锁功能，使别组的抢答开关不起作用； 智力竞赛抢答器三 设计要求及技术指标： (1) 设计制作一个可容纳八组参赛的数字式抢答器，分别用4个按钮S1 ~ S4表示。 (2) 设置一个系统清除和抢答控制开关S,该开关由主持人控制。 (3) 电路具有第一抢答信号的鉴别和锁存功能。在主持人将系统复位并发出抢答指令后，若参赛者按抢答开关，则电路显示抢答者的组别；此时，电路应具备自锁功能，使别组的抢答开关不起作用；
（4）电路应具备抢答成功声音提示功能，声音持续时间5?10s； 二、设计与制作步骤 （一）选定总体方案与框图 根据设计任务、指标要求和给定的条件，分析所要设计的电路应该完成的功能，并将总体功能分解成若干单项的功能，分清主次和相互的关系，形成若干单元功能块组成的总体方案。该方案可以有多个，需要通过实际的调查研究、查阅有关资料和集体讨论等方式，着重从方案能否满足要求、构成是否简单、实现是否经济可行等方面，对几个方案进行比较和论证，择优选取。对选取的方案，常用方块图的形式表示出来。注意每个方块尽可能是完成某一种功能的单元电路，尤其是关键的功能块的作用与功能一定要表达清楚。还要表示出它们各自的作用和相互之间的关系，注明信息的走向和制约关系。 （二）分析单元电路的功能任何复杂的电子电路装置和设备，都是由若干具有简单功能的单元电路组成的。 总体方案的每个方块，往往是由一个主要单元电路组成的，它的性能指标也比较单一。在明确每个单元电路的技术指标的前提下，要分析清楚各个单元电路的工作原理，设计出各单元电路的结构形式。要利用过去学过的或熟悉的单元电路，也要善于通过查阅资料、分析研究一些新型电路，开发利用一些新型器件。 各单元电路之间要注意在外部条件、元器件使用、连接关系等方面的相互配合，尽可能减少元件的类型、电平转换和接口电路，以保证电路简单、工作可靠、经济实用。各单元电路拟定之后，应全面地检查一遍，看每个单元各自的功能是否能实现，信息是否能畅通，总体功能是否满足要求。如果存在问题，还要针对问题局部调整。 （三）选择器件与参数计算 单元电路确定之后，根据其工作原理和所要实现的功能，首先要选择在性能上能
八路智力竞赛抢答器设计实验报告
数字电子技术课程设计 题目: 八路智力竞赛抢答器设计 姓名: 专业: 电子科学与技术 班级: 122班
学号: 指导教师: 20 年月日 安徽科技学院理学院
八路智力竞赛抢答器设计 一、课程设计题目（与实习目的） （一）、题目：八路智力竞赛抢答器设计 （二）、实习目的： 1．进一步掌握数字电路课程所学的理论知识。 2．熟悉几种常用集成数字芯片的功能和应用，并掌握其工作原理，进一步学会使用其进行电路设计。 3．了解数字系统设计的基本思想和方法，学会科学分析和解决问题。 4．培养认真严谨的工作作风和实事求是的工作态度。 5．数点课程实验是大学中为我们提供的唯一一次动手实践的机会，增强动手实践的能力。 二、任务和要求 实现抢答器的方法很多，如EPROM编程、RAM编程、单板机、单片机等，都可以组成抢答器系统。 （1）抢答器设计要求 设计一个抢答器，基本要求： 1. 抢答器可以实现基本抢答；可同时供8名选手或8个代表队参加比赛，他们 的编号分别是0、1、2、3、4、5、6、7，各用一个抢答按钮，按钮的编号与 选手的编号相对应，分别是S0、S1、S2、S3、S4、S5、S6、S7。 2．给节目主持人设置一个控制开关，用来控制系统的清零（编号显示数码管灭 灯）和抢答的开始。 3．抢答器具有数据锁存和显示的功能。抢答开始后，若有选手按动抢答按钮，编号立即锁存，并在LED数码管上显示出选手的编号，同时扬声器给出音响提示。此外，要封锁输入电路，禁止其他选手抢答。优先抢答选手的编号一直保持到主持人将系统清零为止。 三、总体方案的选择 （1）总体方案的设计 针对题目设计要求，经过分析与思考，拟定以下二种方案： 方案一：该方案是将抢答按钮先直接与锁存器而不是优先编码器相连，将最先抢答的选手的编号锁定，再依次经过优先编码器、译码器和七段显示器，最后显示的是抢答选手的编号，经过优先编码器后的信号到单稳态触发器，单稳态触发器又与报警电路直接连接，所以显示编号的同时可以发出报警信号。另外由主持人控制开关和其他部分电路通过门电路实现对抢答电路、定时电路和报警部分电路的控制。 主体框图如下：
智力竞赛抢答器设计
智力竞赛抢答器设计
项目任务书题目：智力竞赛抢答装置的设计与调试 系部电子信息工程学院 学科门类工学 专业光电信息工程 2014年12月15日
智力竞赛抢答装置的设计与调试 摘要 随着科学技术的不断发展，促使人们学科学、学技术、学知识的手段多种多样。抢答 器作为一种工具，已广泛应用于各种智力和知识竞赛场合。但抢答器的使用频率较低，且有的要么制作复杂，要么可靠性低，减少兴致。做为一个单位若专购一台抢答器虽然在经济上可以承受，但每年使用的次数极少，往往因长期存放使（电子器件的）抢答器损坏, 再购置的麻烦和及时性就会影响活动的开展,因此设计了本抢答器。 数字抢答器由主体电路与扩展电路组成。优先编码电路、锁存器、译码电路将参赛队的输入信号在显示器上输出；用控制电路和主持人开关启动报警电路，以上两部分组成主体电路。通过定时电路和译码电路将秒脉冲产生的信号在显示器上输出实现计时功能，构成扩展电路。 关键词：抢答电路定时电路报警电路时序控制
目录 一引 言 (1) 1.1课题来源及意义 (2) 1.2 研究现状及趋 势 (3) 二系统设计 (4) 2.1概述 (5) （阐述抢答器的系统原理，包括综述，组成框图及各部分介绍） 2.2方案比较 (6) （总结各个方案的优缺点，比较几种方案） 2.3 方案确定 (7) （通过上节内容中的几种方案的比较，得出最优方案，并详细介绍）三电路设计与调试 (8) （包括单元电路设计，参数计算，元器件选型，最终得出总电路图，并阐述调试方法与过程）
四总结与展 望 (9) （总结你的设计方案的优缺点，并提出改进方案） 4.1总结 (10) 4.2展 望 (11) 参考文献 (12) 附录 (13) （附系统总体电路图，用正规软件绘制）
八路智力竞赛抢答器课程设计绝度详细
电子技术课程设计 八 路 智 力 抢 答 器 院系: 电气工程与自动化 班级: 姓名: 学号: 指导老师：
目录 一引言 (1) 1.1 设计要求 (1) 1.2 功能要求 (2) 1.3 整体概要 (2) 二方案设计与论证 (3) 2.1 方案一 (3) 2.2 方案二 (3) 三系统分析与设计 (4) 3.1 抢答器电路设计与相关元器 (4) 3.2 定时电路设计与相关元件 (6) 3.3 报警电路设计与相关元器件 (8) 3.4 时序电路与相关元器件 (8) 3.5 智力抢答器电路原理图 (9) 3.6 元器件清单 (10) 四电路仿真 (11) 五实物制作 (13) 六元器件清单 (16) 七设计总结体会 (17) 八参考文献 (18)
一引言 智力竞赛是一种生动活泼的教育方式，而抢答就是智力竞赛中非常常见的一种答题方式。抢答能引起参赛者和观众的极大兴趣，并且能在极短的时间内，使人们迅速增加一些科学知识和生活常识。但是，在这类比赛中，对于谁先谁后抢答，在何时抢答，如何计算答题时间等等问题，若是仅凭主持人的主观判断，就很容易出现误判。所以，我们就需要一种具备自动锁存，置位，清零等功能智能抢答器来解决这些问题。 1.1、设计要求 （1）设计一个智力抢答器,可同时供8名选手或8个代表队参加比赛.他们的编号分别是1、2、3、4、5、6、7、8，各用一个抢答按钮，按钮的编号与选手的编号相对应，分别是S0、S1、S2、S3、S4、S5、S6、S7。 （2）节目主持人设置一个控制开关,用来控制系统的复位和抢答开始. （3）抢答器具有数据锁存和显示功能.抢答开始后,若有选手按动抢答按钮,编号立即锁存,并在LED数码管上显示出选手的编号,同时扬声器发出声音提示.此外封锁输入电路,禁止其它选手抢答.优先抢答的选手的编号一直保持到主持人将系统复位为止. 1.2、功能要求 （1）抢答器具有定时抢答功能.且一次抢答的时间可由主持人设定.当节目主持人启动”开始”键后,要求定时器立即开始减计时,并用显示器显示,同时扬声器发出短暂的声响,声响持续时间0.5S左右. （2）参赛选手在设定的时间内抢答,抢答有效,定时器停止工作,显示器上显示选手的编号和抢答时刻的时间,并保持到主持人将系统消零为止. （3）如果定时抢答器时间已到,却没有选手抢答时,本次抢答无效,系统短暂报警,并封锁输入电路,禁止选手超时后抢答,时间显示器显示00. 1.3、整体概述 （1）数字抢答器由主体电路与扩张电路组成.优先编码电路,锁存器,译码电路将参赛队的输入信号在显示器上输出:用控制电路和主持人的开关启动报警电路,以上两部分
抢答器课设报告DSP
华东交通大学理工学院 课程设计报告书 所属课程：数字电子技术 设计题目：八路抢答器的设计与调试 分院：电信分院 办级：2008 通信工程〈2〉班 姓名：骆玉春 学号：20080210420224 指导教师：李杰 实验地点：实验楼406（电子技能实验室）2010 年 12 月 29 日
华东交通大学理工学院 课程设计任务书 专业：08通信工程班级： 2班姓名：骆玉春 一、课程设计题目 八路抢答器的设计与调试 二、课程设计工作：自 2010 年 12 月 25 日起至2010 年 12 月 25 日止。 三、课程设计的内容要求： 1、识别各种电子器件及其图形表示和文字符号。 2、掌握各种电子元器件电路特性和电子元器件的作用。 3、掌握一种焊接技术。 4、熟练掌握抢答器的工作原理，并读懂电路原理图。 5、按照原理图，万用板，正确装配器件，并正确焊接和调试。 学生签名： 2010年 12月 29日
课程设计评阅意见 评阅人职称 20 年月日
目录 第一章课程设计任务和目的．．．．．．．．．．．．．．．．．．．．．．．．．．．．．5 一、设计任务．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．5 二、设计目的．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．5 第二章分析与设计．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．6 一、工作原理及流程．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．6 二、分析与设计．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．7第三章系统实施．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．17 第四章原理图及元器件清单．．．．．．．．．．．．．．．．．．．．．．．．．．．．．18第五章实验小结．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．20 第六章参考文献．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．21
智力抢答器实验报告
单片机课程设计 实 验 报 告 班级:通信工程13-2班 学号:2013211576 姓名:陈立 指导老师:王琼 2016年6月20日~2016年7月4日
合肥工业大学课程设计任务书
设计课题智力竞赛抢答器 一课题背景 随着科学技术的不断发展，促使人们学科学、学技术、学知识的手段多种多样。抢答器作为一种工具，已广泛应用于各种智力和知识竞赛场合。目前大多数抢答器均使用单片机及外围接口实现，基于单片机的智力竞赛抢答器系统框图如下图所示。 抢答开关电路分别设定选手抢答键若干个、主持人开始抢答键和复位键，每位选手对应一个抢答指示灯。系统工作后，首先由主持人按下开始键，单片机进入30秒倒计时，选手们开始抢答，如果在30秒内无人抢答，则自动放弃，进入下一题；若有人抢答，则单片机自动检测最先抢答选手信息并做出处理，封锁输入电路，禁止其他选手抢答，使选手对应的抢答指示灯点亮，LED显示器上同步显示抢答选手的编号，同时扬声器发声提示，表示抢答成功。此后，单片机进入90秒回答问题倒计时，若选手在90秒内回答完问题并回答正确，主持人按加分键，LED显示器上显示选手的得分；若选手回答完问题超时或回答错误，则主持人按减分键，LED显示器上显示选手的得分。主持人按下复位键，系统返回到抢答状态，进行下一轮抢答。 在主持人按下开始抢答键前，有选手提前按下抢答键时，视为抢答犯规，系统红色报警灯点亮，LED显示器显示超前抢答报警信息，同时扬声器发声提示抢答犯规。当有几位选手同时按下抢答键时，由于在时间上必定存在先后，系统将
自动锁存最先按键选手信号。 二课题设计要求 （1）基本要求 本课题硬件部分要求画出系统模块连接图，在实验平台上设计组成智力竞赛抢答器系统，并在其上调试自己设计、编制的程序，直到正确、完善达到要求为止。在软件程序设计方面，要完成以下基本内容：设计编写系统各模块的软件程序并调试通过，画出各程序模块的流程图。实现数据（选手编号）锁存和显示、超前抢答报警、抢答时间和回答问题时间倒记时显示、扬声器发生提示等基本功能。 （2）附加要求 附加要求则是根据学生学习单片机掌握和运用的情况选作，这给同学们开动脑筋发挥自己的创造性思维留出了空间。系统还可以增加以下功能： ①支持人可根据题目难易程度设置抢答限时时间、答题限时时间，而不是采用固定的抢答限时时间和答题限时时间。抢答限时时间和回答问题的时间设定在1~99秒内，通过键盘进行加减。 ②抢答限时倒计时和答题限时倒计时在达到最后5秒时进行声光报警，提示选手抢答剩余时间答题剩余时间。扬声器每秒响一次，红色发光二极管闪烁点亮，频率为0.5Hz。 ③抢答倒计时到达0时，报警，并锁定抢答开关禁止选手抢答。 ④增加计分功能，当答题结束后，根据选手的答题情况给选手进行相应的加减分；查询功能，实现每位选手的分值查询。 本次课题设计完成以上全部基本要求和附加要求，符合单片机课程设计的基本要求，并在此基础上额外实现了按键时响铃提示功能，具体要求实现以及操作见报告后半部分。
智力竞赛抢答器逻辑电路设计方案
智力竞赛抢答器逻辑电路设计 一、抢答器的简要 智力竞赛是一种生动活泼的教育形式和方法，通过抢答和必答两种方式能引起 参赛者和观众的极大兴趣，并且能在极短的时间，使人们增加一些科学知识和生活知识。 实际进行智力竞赛时，一般分为若干组，各组对主持人提出的问题，分必答和抢答 两种。必答有时间限制，至恫寸要告警，回答问题正确与否，由主持人判别加分还是减分， 成绩评定结果要用电子装置显示。抢答时，要判定哪组优先，并予以指示和鸣叫。 二、抢答器的任务与要求 设计要求：每组设置一个抢答器按钮，供抢答者使用。电路具有第一抢答信号鉴别和锁存功能。在主持人将系统复位并发出抢答指令后，若抢答者按动抢答开关，则该组指示灯亮并组别鉴别显示电路显示抢答者的组别，同时扬声器发出“嘀-嘟”的双响，音响持续2-3S。电路具备自锁功能，使别组的抢答器开关不起作用。 设计任务：本题的根本任务是准确判别第一抢答者的信号并将其锁存。实现这功能可用触发器或锁存器等。在得到第一信号后应该将其电路的输出封锁，使其他组的抢答信号无效。同时还必须注意，第一抢答信号必须在主持人发出抢答命令后才有效，否则应视为提前抢答而犯规。当电路形成第一抢答信号之后，LED显示组电路显示其组别。还可鉴别出的第一抢答信号控制一个具有两种工作频率交换变化的音频振荡器工作，使其推动扬声器发出响音，表示该题抢答有效。 三、设计方案 用TTL或CMOS集成电路设计智力竞赛抢答器逻辑控制电路，具体要求如下： 1.抢答组数为4组，输入抢答信号的控制电路应由无抖动开关来实现。 2.判别选组电路。能迅速、准确地判处抢答者，同时能排除其它组的干扰信号，闭锁其它各路输入使其它组再按开关时失去作用，并能对抢中者有光、声显示和呜叫指示。