倍频电路设计
课程设计任务书
学生姓名：专业班级：
指导教师：工作单位：
题目：倍频电路设计
初始条件：
具较扎实的电子电路的理论知识及较强的实践能力；对电路器件的选型及电路形式的选择有一定的了解；具备高频电子电路的基本设计能力及基本调试能力；能够正确使用实验仪器进行电路的调试与检测。
要求完成的主要任务：
1. 采用晶体管或集成电路设计一个倍频电路；
2. 额定电压5V，电流10～15 mA ；
3. 输入频率4MHz，输出频率12 MHz 左右；
4. 输出电压≥ 1 V，输出失真小；
5. 完成课程设计报告（应包含电路图，清单、调试及设计总结）。
时间安排：
1．2011年6月3日分班集中，布置课程设计任务、选题；讲解课设具体实施计划与课程设计报告格式的要求；课设答疑事项。
2．2011年6月4日至2011年6月9日完成资料查阅、设计、制作与调试；完成课程设计报告撰写。
3. 2011年6月10日提交课程设计报告，进行课程设计验收和答辩。
指导教师签名：年月日
系主任（或责任教师）签名：年月日
目录
摘要..................................................................... I Abstract.................................................................. II
1 绪论 (1)
2 设计内容及要求 (2)
2.1 设计目的及主要任务 (2)
2.1.1 设计的目的 (2)
2.1.2 设计任务及主要技术指标 (2)
2.2 设计思想 (2)
3 设计原理及方案 (3)
3.1 设计原理 (3)
3.1.1锁相环组成介绍 (3)
3.1.2锁相环原理 (5)
3.1.3 NE564芯片介绍 (6)
3.2 设计方案 (7)
4 电路制作及硬件调试 (9)
5 心得体会 (10)
参考文献 (11)
摘要
倍频器实质上就是一种输出信号等于输入信号频率整数倍的电路，经倍频处理后，调频信号的频偏可成倍提高，即提高了调频调制的灵敏度，这样可降低对调制信号的放大要求。采作倍频器可以使载波主振荡器与高频放大器隔离，减小高频寄生耦合，有得于减少高频自激现象的产生，提高整机工作稳定性。在要求倍频噪声较小的设备中，可采用NE564芯片根据锁相环原理构成的锁相环倍频器。
关键词：倍频，NE564芯片，锁相环
Abstract
Multiplier is essentially a circuit of an output signal equals input signal frequency integer times,by multiplier processing, FM signals can be doubled the doppler frequency shift, namely improve the sensitivity of the FM modulation, so can reduce the requirement of modulation signal amplifier. For multiplier by the carrier frequency can make the oscillator and high frequency amplifier isolation and reduce parasitic coupled with high frequency, reduce the high frequency the phenomenon of self-excited, enhance the stability. In the requirements of small noise frequency doubled in equipment, can be made according to NE564chip and the principle of phase lock loop a phase lock loop multiplier.
Key words: multiplier, NE564chip, PLL
1 绪论
随着电子技术的发展，要求信号的频率越来越准确和越来越稳定，一般振荡器已不能满足系统设计的要求。在一些应用领域，往往需要在一个频率范围内提供一系列高准确度和高稳定度的频率源，这就需要应用频率合成技术来满足这一需求。频率合成是指以一个或少量的高准确度和高稳定的标准频率作为参考频率，由此导出多个或大量的输出频率，这些输出频率的准确度与稳定度与参考频率是一致的。用来产生这些频率的部件就称为频率合成器或频率综合器。频率合成器通过一个或多个标准频率产生大量的输出频率，它是通过对标准频率在频域进行加、减、乘、除来实现的，可以用混频、倍频和分频等电路来实现[1]。
集成锁相频率合成器是一种专用锁相电路。它是发展很快、采用新工艺多的专用集成电路。它将参考分频器、参考振荡器、数字鉴相器、各种逻辑控制电路等部件集成在一个或几个单元中，以构成集成频率合成器的电路系统[2]。本文即利用NE564芯片和其他元件采用锁相环原理设计一个倍频电路。
2 设计内容及要求
2.1 设计目的及主要任务
2.1.1 设计的目的
①要求具较扎实的电子电路的理论知识及较强的实践能力；对电路器件的选型及电路形式的选择有一定的了解。
②具备高频电子电路的基本设计能力及基本调试能力；能够正确使用实验仪器进行电路的调试与检测。
2.1.2 设计任务及主要技术指标
①采用晶体管或集成电路设计一个倍频电路；
②额定电压5V，电流10～15 mA；
③输入频率4MHz，输出频率12 MHz左右；
④输出电压≥ 1 V，输出失真小；
⑤完成课程设计报告（应包含电路图，清单、调试及设计总结）。
2.2 设计思想
本次设计首先要了解锁相环原理和基本组成，熟悉NE564芯片以及倍频电路，学习如何用集成锁相环构成锁相倍频电路，然后利用NE564芯片和其他元件采用锁相环原理设计一个倍频电路。
3 设计原理及方案
3.1 设计原理
3.1.1锁相环组成介绍
锁相环是一种以消除频率误差为目的的反馈控制电路，但它的基本原理是利用相位误差电压去消除频率误差，所以当电路达到平衡状态之后，虽然有剩余相位误差存在，但频率误差可以降低到零，从而实现无频差的频率跟踪和相位跟踪。锁相环由三部分组成它包含压控振荡器 (VCO)，鉴相器(pd)和环路滤波器(LF)三个基本部件，三者组成一个闭合环路[3]，如图1所示。
图1 锁相环组成
①鉴相器(PD)PD 是一相位比较装置，用来检测输出信号与输入信号之间的相位差
()t e θ，并把相位差转化为电压()t u d 输出，称为误差电压，通常为一直流量或一低频交流量。鉴相器的形式很多，按其鉴相特性分为正弦型、三角型和锯齿型等。作为原理分析，通常使用正弦型，较为典型的正弦鉴相器可用模拟乘法器与低通滤波器的串接构成，如图2 所示。
图2 正弦鉴相器模型
②环路滤波器(LF)
LF 为一低通滤波电路，其作用是滤除因PD 的非线性而在()t u d 中产生的无用的组合频率分量及干扰，产生一个只反映()t e θ大小的控制信号()t u c 。环路滤波器由线性元件电阻、电容和运算放大器组成。因为它是一个线性系统，在频域分析中可用传递函数()s F 表示，其中Ω+=j s σ是复频率。若用Ω=j s 代入()s F 就得到它的频率响应()Ωj F ，故环路滤波器的模型可以表示为图3所示。
图3 环路滤波器的模型 (a) 时域模型; (b) 频域模型
③压控振荡器(VCO)
VCO 是本控制系统的控制对象，被控参数通常是其振荡频率，控制信号为加在VCO 上的电压，故称为压控振荡器，也就是一个电压一频率变换器，实际上还有一种电流——频率变换器，但习惯上仍称为压控振荡器。VCO 在锁相环中起了一次积分作用，因此也称它为环路中的固有积分环节。VCO 的复频域的数学模型如图4所示。
图4 VCO 的复频域模型
3.1.2锁相环原理
锁相环的工作原理可简述如下: 首先鉴相器把输出信号()t u o 和参考信号()t u r 的相位进行比较，产生一个反映两信号相位差()t e θ大小的误差电压()t u d ，()t u d 经过环路滤波器的过滤得到控制电压()t u c 。()t u c 调整VCO 的频率向参考信号的频率靠拢，直至最后两者频率相等而相位同步实现锁定。锁定后两信号之间的相位差表现为一固定的稳态值。即
此时，输出信号的频率已偏离了原来的自由振荡频率0ω (控制电压()0=t u c 时的频率)，其偏移量为
这时输出信号的工作频率已变为
由此可见，通过锁相环路的相位跟踪作用，最终可以实现输出信号与参考信号同步，两者之间不存在频差而只存在很小的稳态相差[4]。
d )
(d lim
e =∞→t
t t θr 0000d )(d ))((d d
ωθωθω=+=-t
t t t t 0
r 0d )
(d ωωθ-=t
t
3.1.3 NE564芯片介绍
NE564是超高频通用单片集成锁相环路，在通信及电子技术领域中有着广泛的用途，可用作高速调制解调器、数字频移键控(FSK)信号的产生与接收、锁相频率合成与锁相倍频等。它突破了以往集成锁相环存在的某些局限性，如电源电压偏高(L562是+10～+18 V)、工作频率不够高、接口困难、需增加大量外部电路等。针对这些缺点，在NE564中作了若干改进：在鉴频器前增加限幅器，可改善调幅抑制；在输入输出处采用肖特基PNP型嵌位晶体管，使这种器件能与π电路兼容；对压控振荡器作了重大改进，使工作频率提高到50 MHz；整个电路采用单一的5 V电源电压工作，简化了电源供给[5]。其结构及如图5所示。
图5 NE564内部结构
图5中，限幅器由差分电路组成，可抑制FM信号的寄生调幅；鉴相器(PD)的内部含有限幅放大器，以提高对AM信号的抗干扰能力：4、5脚外接电容组成环路滤波器，用来滤除比较器输出的直流误差电压中的纹波；2脚用来改变环路的增益；3脚为VCO的反馈输入端；VCO是改进型的射极耦合多谐振荡器，有两个电压输出端，9脚输出TTL电平，11脚输出ECL电平。VCO内部接有固定电阻，只需外接一个定时电容就可产生振荡；施密特触发器的回差电压可通过15 脚外接直流电压进行调整，以消除16脚输出信号的相位抖动。其封装引脚如图6所示
图6 NE564引脚图3.2 设计方案
本设计采用NE564芯片，设计电路图如图7所示。
图7 设计电路图
图7中3C 为电源滤波电容。7C 是输入耦合电容，4R 、8C 组成限幅放大器的输入偏置
滤波，滤除输入信号中的杂波。3R 和1V R 对2脚提供输入电流2I ，用来控制环路增益和VCO
的锁定范围，总电阻R 与电流2I 的关系为：
式中的1.3V 是由于NE564的13脚电压为1.3V ，2I 一般为几百毫安，调节电位器1V R 使环路增益和VCO 的锁定范围达到最佳值。2R 是VCO 输出端必须接的上拉电阻。4C 、5C 与内部两个对应电阻(阻值R=1.3k Ω)分别组成一阶RC 低通滤波器。其截止角频率为：
滤波器的性能对环路入锁时间的快慢有一定影响，可根据要求改变4C 、5C 的值。VCO 的固有振荡频率v f 与定时电容o C 的关系为：
为实现倍频，其倍频公式为：
4
RC 1
=
ωv
f 20021
C o ≈
i
o f 2002N C ≈
2
.3
1I V R CC -=
4 电路制作及硬件调试
本次课程设计采用面包板制作，面包板是专为电子电路的无焊接实验设计制造的。由于各种电子元器件可根据需要随意插入或拔出，免去了焊接，节省了电路的组装时间，而且元件可以重复使用，所以非常适合电子电路的组装、调试和训练。
由于设计使用芯片没有可用的软件仿真，所以电路参数全部需要实际测量。在面包板上安排好各元件并按电路图连线，由于本设计属于高频电路，故面包板插线制作电路比起焊接电路会有较大干扰，故应尽量减少连线数量，降低连线复杂程度。
连线完成并初步检查后，进行硬件调试，多次调试后，所得结果符合设计要求，故本次设计成功完成。
5 心得体会
本次课程设计的时间较短，而且中途由于个人原因还耽误了一些时间，由于时间较为仓促，故选择在面包板上实现电路，通过几天的努力，终于圆满的完成此次课程设计。虽然在电路设计中也遇到一些困难，但通过与同学们的交流和自己查资料顺利解决。初次调试时出现较大偏差，波形无法显示，经过多次修改连线后，将干扰信号降低到了可以接受的程度。课程设计是我们专业课程知识综合应用的实践训练，着是我们迈向社会，从事职业工作前一个必不少的过程．”千里之行始于足下”，通过这次课程设计，我深深体会到这句千古名言的真正含义．我今天认真的进行课程设计，学会脚踏实地迈开这一步，就是为明天能适应社会打下坚实的基础。
通过这课程设计，本人在多方面都有所提高，通过综合运用本专业所学课程的理论和生产实际知识进行一次实物制作从而培养和提高自己独立工作能力，巩固与扩充高频课程所学的内容，掌握高频电路设计的方法和步骤，同时各科相关的课程都有了全面的复习，独立思考的能力也有了提高。
参考文献
[1] 曾兴雯，刘乃安．高频电路原理与分析．西安：西安电子科技大学出版社，2006
[2] 陈邦媛．射频通信线路．北京：科学出版社，2002
[3] 何丰.通信电子线路. 北京：人民邮电出版社，2003
[4] 万心平．通信工程中的锁相环路．西安：先电讯工程学院，1983
[5] 武秀玲．高频电子线路．西安：西安电子科技大学出版社，1995
附录Ⅰ总体电路图
附录Ⅱ元件清单
本科生课程设计成绩评定表
指导教师签字：
年月日
倍频电路设计
课程设计任务书 学生姓名：专业班级： 指导教师：工作单位： 题目：倍频电路设计 初始条件： 具较扎实的电子电路的理论知识及较强的实践能力；对电路器件的选型及电路形式的选择有一定的了解；具备高频电子电路的基本设计能力及基本调试能力；能够正确使用实验仪器进行电路的调试与检测。 要求完成的主要任务： 1. 采用晶体管或集成电路设计一个倍频电路； 2. 额定电压5V，电流10～15 mA ； 3. 输入频率4MHz，输出频率12 MHz 左右； 4. 输出电压≥ 1 V，输出失真小； 5. 完成课程设计报告（应包含电路图，清单、调试及设计总结）。 时间安排： 1．2011年6月3日分班集中，布置课程设计任务、选题；讲解课设具体实施计划与课程设计报告格式的要求；课设答疑事项。 2．2011年6月4日至2011年6月9日完成资料查阅、设计、制作与调试；完成课程设计报告撰写。 3. 2011年6月10日提交课程设计报告，进行课程设计验收和答辩。 指导教师签名：年月日 系主任（或责任教师）签名：年月日
目录 摘要..................................................................... I Abstract.................................................................. II 1 绪论 (1) 2 设计内容及要求 (2) 2.1 设计目的及主要任务 (2) 2.1.1 设计的目的 (2) 2.1.2 设计任务及主要技术指标 (2) 2.2 设计思想 (2) 3 设计原理及方案 (3) 3.1 设计原理 (3) 3.1.1锁相环组成介绍 (3) 3.1.2锁相环原理 (5) 3.1.3 NE564芯片介绍 (6) 3.2 设计方案 (7) 4 电路制作及硬件调试 (9) 5 心得体会 (10) 参考文献 (11)
倍频器设计
一、 题目：倍频器 （1） 采用晶体管设计一个倍频电路； （2） 额定电压9.0V ，电流10~15mA ； （3） 输入频率1.5MHz ，输出频率4.5MHz 左右； （4） 输出电压>1.5V ，输出失真小 二、 原理图 如图整体以丙类功率放大器为基架电路。电路左侧C 1和L 1构成滤波电路，R e 和C e 构成射极偏置稳定电路。C 和L 构成选频电路，右侧耦合变压器构成输出匹配网络，C 2、L 2和电源构成串馈馈电电路。 三、 multisim 仿真图 倍频器谐振点在c n l n ωω1= 由于是三倍倍频器，所以n=3，即c l ωω31 3=，所以f lc π2*31=。而根据题目f=1.5MHz 。所以选择C=35pF ，L=35.48μh 。 其余部分的电路器件选择常用参数，C 1=0.1μF ， L 1=20mH ，R e =1k Ω，C e =0.1μF ，C 2=0.1μF ，L 2=20mH ，R 2=1k Ω，直流电压源
根据题目选择9V。模拟电路图如下 四、调试过程及输出结果分析：在C、L经计算确定之后，对其它电容电阻电感进行了小幅调试。 （1）函数发生器产生频率为1.5Mhz，振幅1Vp的正弦波。 观测输出信号，频率计数器显示4.17MHz，基本在4.5MHz左右，符合题目要求。
随后是输出信号的波形，可以看出失真还是比较小的，输出电压U>1.5V, 符合题目要求。 （2）随后尝试了一下输入信号为三角波或者方波的情况。两者输出信号都是 4.5Mhz左右的波形，只是输出为正弦波,输出电压都符合U>1.5V，失真比较小。 输入为三角波时：
锁相环倍频器
锁相环倍频器
摘要 倍频器（frequency multiplier）使输出信号频率等于输入信号频率整数倍的电路。输入频率为f1，则输出频率为f0＝nf1，系数n为任意正整数，称倍频次数。倍频器用途广泛，如发射机采用倍频器后可使主振器振荡在较低频率，以提高频率稳定度；调频设备用倍频器来增大频率偏移；在相位键控通信机中，倍频器是载波恢复电路的一个重要组成单元。 利用非线性电路产生高次谐波或者利用频率控制回路都可以构成倍频器。倍频器也可由一个压控振荡器和控制环路构成。它的控制电路产生一控制电压，使压控振荡器的振荡频率严格地锁定在输入频率f1的倍乘值f0＝nf1上。
目录 一课题目 (4) 二课题介绍 (4) 三关键词 (4) 四锁相环介绍 (4) 五CD4046介绍 (6) 六CD4518介绍 (10) 七锁相环倍频器设计电路及工作原理 (12) 八电路元件清单 (13) 九焊接与制作 (13) 十实物图 (14) 十一心得体会 (14) 十二参考文献 (15) 十三致谢 (15)
题目锁相环倍频器 一．本次课程设计主要是配合《模拟电子技术》和数字电子技术》理论课程而设置的一次实践性课程，祈祷巩固所学知识，加强综合实力，培养电路设计能力，提高实验技术，启发创新思想的效果。 二．课程介绍 倍频器有晶体管倍频器、变容二极管倍频器、阶跃恢复二极管倍频器等。用其他非线性电阻、电感和电容也能构成倍频器，如铁氧体倍频器等。非线性电阻构成的倍频器，倍频噪声较大。这是因为非线性变换过程中产生的大量谐波使输出信号相位不稳定而引起的。倍频次数越高，倍频噪声就越大，使倍频器的应用受到限制。在要求倍频噪声较小的设备中，可采用根据锁相环原理构成的锁相环倍频器和同步倍频器。 三．关键词 锁相环CD4046 CD4518 四．锁相环介绍 锁相环(phase-locked loop):为无线电发射中使频率较 为稳定的一种方法,。锁相的意义是相位同步的自动控制，能够完成两个电信号相位同步的自动控制闭环系统叫做锁相环，简称PLL。它广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域。锁相环主要由相位比较器（PC）、压控振荡器（VCO）。低通滤波器三部分组成，如图1所示。
数电实验锁相环倍频器
实验11 锁相环倍频器 121180166 琛 一、实验目的 1学习数字锁相环集成电路，锁相环倍频器的基础知识。 2根据数字锁相环74HC/HCT4046的数据手册，分析、设计数字锁相环倍频器，学习根据集成电路数据手册分析、设计电路的的一般方法。 二、实验器材 双踪示波器、方波信号发生器、数字万用表、CD4046、74LS47。 三、实验预习、研究、思考题 1 锁相环锁定与失锁的标志是什么？如何用示波器来判断？ 答：锁定的标志是输出信号和输入信号频率相同，仅有相位的不同。用示波器判断，可以调节输入电压，若输出信号与输入信号相位差不变化，频率一致，即两信号相对稳定，则完成锁相。 2 锁相环的锁定围主要由哪些因素决定？ 答：由CD4046技术手册可知，期锁定围由R1、R2、C1三个主要参数决定。具体值要看这三个参数的关系图。其中，C1、R1决定中心频率，R2、C1决定最低频率，R1、R2决定最高频率和最低频率比值。 3 CD4046有两个相位比较器，有何区别？74HC4046有3个相位比较器，有何区别？
答：对于CD4046，两个相位比较器分别为异或相位比较器（NOR ）即PC1，其相位锁定围为0——180°；相位——频率比较器（PFD ），即PC2，其相位锁定围为-360°——360°。其中PC1比较容易锁定，但是要求输入信号50%占空比，或者是波形较好小信号。若条件达到尽可能用PC1，否则使用PC2已达到稳定的锁相。一般多用PC2，比较容易满足条件。 对于74HC4046，除去CD4046已有的两个触发器外，还有第三个触发器 JK 触发相位比较器（JK ），即PC3，其相位锁定围是0——360°。选择方式与CD4046类似。 4 试推导有一个零点的二阶系统的单位阶跃响应的时域表达式和超调量的表达式。 答：对于有一个零点的二阶系统，其H(s)= b as s b as 2+++,其中a=2ζω，b=ω2，这是一个冲激响应。其对应阶跃响应为G （s ）=b as s b as 2+++*s 1。对其进行拉普拉斯逆变换可知,由于表达式过于复杂，故使用matlab 进行拉普拉斯逆变换可得，g （t ）=1 - (cosh(t*(a^2/4 - b)^(1/2)) - (a*sinh(t*(a^2/4 - b)^(1/2)))/(2*(a^2/4 - b)^(1/2)))/exp((a*t)/2)
基于FPGA的光电编码器四倍频电路设计
收稿日期:2006-11 作者简介:钞靖(1983—),女,硕士研究生,研究方向为数控系统及其运动控制等。 基于FPG A 的光电编码器四倍频电路设计 钞 靖,王小椿,姜 虹 (北京交通大学机电学院,北京100044) 摘要:分析光电编码器四倍频原理,提出了一种基于可编程逻辑器件FPG A 对光电编码器输出信号倍频、鉴相、计数的具体方法,有利于提高被控对象的测量精度和控制精度。 关键词:FPG A;光电编码器;四倍频 中图分类号:TP212.14 文献标识码:B 文章编号:1006-2394(2007)06-0017-02 Fourfold Frequency M ulti pli ca ti on C i rcu it D esi gn of I ncre m en t a l O pto 2electr i c Encoder Ba sed on FPGA CHAO J ing,WANG Xiao 2chun,J I A NG Hong (Mechanical and Electrical Contr ol Engineering Depart m ent,Beijing J iaot ong University,Beijing 100044,China ) Abstract:This article researches on the incre mental op t o 2electric encoder and analyze its f ourf old frequency multi 2p licati on p rinci p le,it gives a method based on FPG A t o multi p ly the signal of the incre mental op t o 2electric encoder,dif 2ferentiates its phase and counts its nu mber,the contr oled object πs p recisi on of measure and contr ol can be heightened . Key words:FPG A;incre mental op t o 2electric encoder;f ourf old frequency multi p licati on 1 引言 光电编码器是一种高精度的角位置测量传感器,由于其具有分辨率高、响应速度快、体积小、输出稳定等特点,被广泛应用于电机伺服控制系统中。通常,光电编码器可分为绝对式和增量式两种 [2] 。在数控机 床伺服电机的位置检测装置中一般采用增量式光电编码器,将其安装在电机轴的非负载端,跟随电机轴转动,其反馈信号则通过驱动器传递给运动控制器,构成对伺服电机的闭环控制。本文根据四倍频的基本原理,利用可编程逻辑器件FPG A 设计了一种对于增量式光电编码器的四倍频电路,其结构简单、性能可靠,可提高被控对象的测量精度和控制精度。2 四倍频电路设计原理 增量式光电编码器实际上是一种旋转式角位移检测装置,它根据轴所转过的角度,输出一系列脉冲,能将机械转角变换成电脉冲,其输出信号如图1所示。A 、B 两相信号是相位相差90°的正交方波脉冲串,每 个脉冲代表被测对象旋转了一定的角度,A 、B 之间的相位关系则反映了被测对象的旋转方向,即当A 相超 前B 相,转动方向为正转;当B 相超前A 相,转动方向为反转。Z 信号是一个代表零位的脉冲信号,可用于调零、对位 。 (a )编码器正转输出 (b )编码器反转输出 图1 光电编码器输出信号 对于每个确定的编码器,每转过固定角位移θ,就 对应一个脉冲信号,故其量化误差为θ/2。若将A 或B 信号四倍频,则在此θ角位移内,就会产生4个脉冲信号,其量化误差下降为θ/8,从而使光电编码器的角位移测量精度提高4倍。由于伺服系统中编码器的转速具有不可预见性,造成脉冲周期T 具有不确定的特点,从而无法使用锁相环等常用倍频方案。详细观察图1可发现,在脉冲周期T 内,A 、B 两相信号共产生了四次变化,尽管T 不确定,但由于A 、B 两相方波信号之间相位关系确定,使这四次变化在相位上平均分布。 ? 71?2007年第6期 仪表技术
锁相环电路设计
锁相环的原理 2007-01-23 00:24 1．锁相环的基本组成 许多电子设备要正常工作，通常需要外部的 输入信号与内部的振荡信号同步，利用锁相 环路就可以实现这个目的。 锁相环路是一种反馈控制电路，简称锁相环（PLL）。锁相环的特点是：利用外部输入的参考信号控制环路内部振荡信号的频率和相位。 因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。 锁相环通常由鉴相器（PD）、环路滤波器（LF）和压控振荡器（VCO）三部分组成，锁相环组成的原理框图如图8-4-1所示。 锁相环中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相位差，并将检测出的相位差信号转换成u D（t）电压信号输出，该信号经低通滤波器滤波后形成压控振荡器的控制电压u C（t），对振荡器输出信号的频率实施控制。 2．锁相环的工作原理 锁相环中的鉴相器通常由模拟乘法器组成，利用模拟乘法器组成的鉴相器电路如图8-4-2所示。鉴相器的工作原理是：设外界输入的信号电压和压控振荡器输出的信号电压分别为： （8-4-1） （8-4-2） 式中的ω0为压控振荡器在输入控制电压为零或为直流电压时的振荡角频率，称为电路的固有振荡角频率。则模拟乘法器的输出电压u D为： 用低通滤波器LF将上式中的和频分量滤掉，剩下的差频分量作为压控振荡器的输入控制电压u C （t）。即u C（t）为： （8-4-3） 式中的ωi为输入信号的瞬时振荡角频率，θi（t）和θO（t）分别为输入信号和输出信号的瞬时位相，根据相量的关系可得瞬时频率和瞬时位相的关系为：
简易倍频放大电路课程设计
课程设计报告 电路与电子技术课程设计 简易倍频发大电路的设计与制作学生姓名 学号 所在学院 专业名称 班级 指导教师 成绩 二〇一三年六月
课程设计任务书 简易倍频放大电路的设计与制作 内容摘要：倍频放大电路实际上就是将输入信号频率成整数倍（2
倍、3倍……n倍）增加的电路。它主要用于甚高频无线电发射机或其它电子设增加的电路。随着现代通信技术的日益发展，倍频技术应用的领域也越来越广。实现倍频主要有三种方法：傅里叶法，锁相环法，参量法.传统倍频电路利用R C微分电路和施密特触发与非门分别检出脉冲的上升沿和下降沿，然后经过一个输入端或门叠加输出。电路能够完成信号的倍频工作，但实现起来比较繁琐，电路工作稳定性差。 为克服上述电路设计方法的缺陷，便于电路调试，我设计了一种全数字型倍频电路。在此电路中，输入脉冲由A点输入，由时钟C LK上升沿打入D触发器1，D触发器1输出信号B，B信号在下一个时钟的上升沿被打入下一级D触发器2，D触发器2输出信号C，再将B、C信号异或，即可得到脉冲宽度为一个时钟周期的倍频信号。采用这种方法实现的电路输出信号的脉冲宽度可由输入时钟周期的大小随意调节，唯一的要求是时钟的频率要大于两倍的输入信号的频率。 关键词：倍频电路数字型时钟CLK D触发器 Design and manufacture of a kind of simple Multiple frequency amplifier Abstract：Frequency amplifier circuit is actually the frequency of the input signal into integer (2 times, 3 times， N times) increased circuit. It is mainly used for VHF radio transmitter or other electronic equipment to increase the circuit. With the development of modern communication technology, the application of frequency doubling technology becomes more and more wide. Realization of frequency has mainly three kinds of methods: Fourier method, PLL, parametric method. The traditional frequency multiplier circuit using RC differential circuit and Schmidt trigger NAND
倍频电路设计
2013 ~ 2014 学年第 1 学期 《高频电子线路》 课程设计报告 题目：信号的幅度调制—倍频电路的设计专业：通信工程 班级： 11通信2班 姓名：王来军张睿王东晨 关培蕾孟雪赵桃桃 指导教师：王银花 电气工程系 2013年12月28日
《信号的幅度调制—倍频电路的设计》课程设计任务书
摘要 倍频是信号振幅调制的一个单元电路。倍频器广泛应用于无线电通信发射机或其它电子设备的中间级。在用倍频实现高频、高稳微波振荡源的过程中，倍频器倍频效率的高低不仅对简化电路和保持电路稳定性影响较大，而且对整个电路杂散、谐波的抑制都起着重要作用。倍频器的作用是将输入信号频率值成整数倍（2倍、3倍…n倍）增加的电路。本文研究的即是利用集成锁相环芯片来实现倍频的。通过适当配置集成锁相环芯片，并将VCO输出进行N分频，即可实现N 倍频。本次设计采用的集成锁相环芯片是高频模拟锁相环NE564。 关键词：倍频;集成锁相环;分频;VCO;NE564
目录 《信号的幅度调制—倍频电路的设计》课程设计任务书....................................... II 摘要...................................................................................................................... I II 目录............................................................................................................................ I V 第一章方案论证及选择 (1) 1.1实现倍频方法 (1) 1.2整体方案介绍 (2) 第二章各部分原理分析 (4) 2.1压控振荡器部分 (4) 2.2鉴相器部分 (4) 2.3环路滤波器部分 (5) 2.4锁相环工作过程的定性分析 (6) 第三章整体电路设计与参数计算 (9) 3.1主要芯片介绍 (9) 3.1.1集成锁相环NE564 (9) 3.1.2 集成计数器74LS193及两4输入与非门74LS20 (10) 3.2整体电路 (10) 3.2.1 分频部分电路 (10) 3.2.2 整体电路 (11) 3.3参数计算 (12) 3.4实验结果仿真与分析 (13) 第四章小结与体会 (15) 附录 (16) 材料清单 (16) 参考文献 (17) 答辩记录及评分表 (18)
二倍频器设计
辽宁工学院 高频电子线路课程设计（论文）题目：二倍频器 院（系）：信息科学与工程学院系 专业班级：通信034 学号：030305105 学生姓名：包海全 指导教师： 教师职称： 起止时间：2006.6.19—2006.6.30
目录 第一章二倍频器的工作原理 ............................................................ 第二章二倍频器的的主要质量指标................................................ 第三章晶体管二倍频器的分析 ........................................................ 第四章二倍电路设计与参数计算……………………………………………………………… 第五章总体框图与电路……………………………………. 参考文献
第一章二倍频器的工作原理 二倍频器是把高频信号经过频率变换，变为一个固定频率。这种频率变换常是将已调高频信号的载波频率从高频变为更高频，同时必须保持其调制规律不变。具有折中作用的电路成为混频电路或变频电路或二倍频电路，既称二倍频电路。输入高频调幅波v s的载波频率范围为1.7~6MHz，与本振等幅波v0的频率范围为2.165~6.46MHz，经过混频后，输出频率为（2.165~6.465）MHz+（1.7~6）MHz=（3.7~12）MHz的更高频调幅波v i。输出的更高频调幅波与输入的高频调幅波的调制规律完全相同。即变频前与变频后的频谱结构相同，只是中心 频率有f s 改变为f i 。即产生了频谱搬移。但应注意，更高频已调信 号的上、下边频搬移到更高频位置后，分别成了下、上边频。 在实际应用中也可能将高频信号变为固定的中频信号。这时，同样只是把已调高频信号的载波频率变为中频，但调制规律保持不变。
高频倍频器三倍频器电路设计
西安航空学院 高频电子线路课程设计题目： 3倍频器电路设计 专业班级：电信1431 学号： 46 学生姓名：张琳 指导教师： 教师职称： 起止时间： 2012.12.29——2013.1.6 课程设计（论文）任务及评语
目录 第一章倍频器工作原理分析 0 1.1工作原理 0 1.2晶体管倍频原理电路、工作状态及其特点 (1) 第二章丙类倍频器功效分析 (3) 第三章三倍频器的主要质量指标 (6) 3.1 变频增益 (6) 3.2 失真和干扰 (6) 3.3 选择性 (6) 3.4噪声系数 (6) 第四章电路设计与仿真 (7) 第五章设计分析与总结 (9) 参考文献................................................. 错误！未定义书签。
第一章倍频器工作原理分析 1.1工作原理 倍频器（Frequency double）是一种输出频率等于输入频率整数倍的电路，用以提高频率，如下图所示的例子。 图1.1倍频器的应用 采用倍频器以下优点： 发射机的主振频率可以降低，这对稳频是有利的。因为振荡器的频率越高，频率稳定度就越低。一般主振频率不宜超过5MHz。因此，发射频率高于5MHz的发射机，一般宜采用倍频器。 在采用石英晶体稳频时，振荡频率越高，石英晶体越薄，越易震碎。一般来说，最薄的石英晶体的固有振荡频率限制在20MHz以下。超过这一频率，就宜在石英振荡器后面采用倍频器。 如果中间级既可以工作在放大状态，也可以工作于倍频状态，那么就可以在不扩展 主振波段的的情况下，扩展发射机的波段。这对稳频是有利的，因为振荡波段越窄，频 率稳定度就越高。 倍频器的输入与输出不同，因而减弱了寄生耦合，使发射机的工作稳定性提高。 如果是高频或调相发射机，则可采用倍频器来加大频移或相移，亦即加深调制度。
基于NE564的锁相倍频电路(32倍频)
用NE564构成锁相倍频器（32倍频）系统设计 作者XXX 指导教师马玲 摘要：NE564是一种工作频率可高达50MHz的超高集成锁相环路芯片，内部有鉴相器，环路滤波，压控振荡器等基本电路环节构成回路的一种集成电路的芯片，NE564的功能是输出信号与参考信号之间的比较，然后经过环路滤波产生的电压信号控制严控振荡器来实现频率的跟踪、捕捉与锁定。74LS393有分频器的作用，NE564输出的信号经过74LS393分频以后的信号经过鉴相器，实现倍频，所以在其与NE564一起工作可实现锁相倍频的作用，是构成锁相倍频器的主要器件，再辅助一些其他器件，就可实现对高频信号的锁相倍频功能。 关键词：倍频、锁相环路、分频、NE564、压控振荡器 NE564 constitute a phase-locked frequency multiplier (32 multiplier) system design Author XXX Guide Teacher Ma Ling Abstract：NE564 is a PLL chip operating frequency up to 50MHz ultra-high, phase detector, loop filter, VCO circuit links constitute a circuit of an integrated circuit chip. The function of this chip is compare the output signal and consult signal then realize the function of tracking, capturing and locking frequency by control voltage the loop filter produced. 74LS393 is a chip has the function of sub-frequency. The signal output from NE564 through 74LS393 sub-frequency after phase detector to realize multiplier. So this chip work with NE564 can realize multiplier and is the main component to consist a phase-locked device and assisted anther component can realize the function of signal phase-locked and frequency multiplication. Key words: Octave、PLL、frequency、NE564、VCO
倍频电路与分频电路的设计
倍频电路与分频电路的 设计 文件编码（GHTU-UITID-GGBKT-POIU-WUUI-8968）
课程设计说明书 课程名称：模拟电子技术课程设计 题目：倍频电路与分频电路的设计 学生姓名： 专业： 班级： 学号： 指导教师： 日期：年月日 一、设计任务与要求 1.设计一倍频电路，能完成2倍频、4倍频（甚至更多）功能。且这些倍频能通过拨 可用晶振来完成）；动开关转换。（振荡电路自行设计、制作，振荡频率应不低于11MH Z 2.设计一分频电路，能完成1/2分频、1/4分频（甚至更低）功能。且这些分频能通过拨 可用晶振来完成）。动开关转换。（振荡电路自行设计、制作，振荡频率应不低于11MH Z 二、方案设计与论证 随着通信技术的日益发展，倍频技术应用的领域也日益增长。例如CPU的倍频，最初CPU的速度与系统总线的速度是一样的,但随着CPU的速度要求越高，相应的倍频技术也就得到了迅速的发展。其工作原理是使系统总线工作在低频状态，而CPU的运行速度可以通过倍频技术来提升。改变频率的方法有很多种，本文只讨论几种：傅里叶法，锁相环法及乘法器与滤波器法。
方案一、傅里叶法：这是一种最简单的变频方式，它采用了傅里叶级数。任何一个周期信号都能表示为其基波和其谐波的和，如果将变换振荡电路输出的正弦波为方波，那它可以用一下的公式表示： 接着就需要选择正确的谐波，接着可以通过一个带通滤波器来选择所需的谐波。缺陷：自适用于低频。 方案二、锁相环法：在这个方法中，其输出频率不是直接是基准频率的输出，而是通过一个电压控制的振荡电路输出，它是通过一个相位比较器和基准电路频率同步。要被比较的频率是要除以倍频因子。由于频率的分割，压控振荡电路必须产生一个乘以n的频率。此过程便实现了频率的改变。局限：在大的频率范围内容易实现，起抖动差。 方案三、乘法器和滤波器法：此方法是，首先建立一个振荡电路，使其产生正弦波，而后通过一个乘法器，使其实现倍频，再通过一个滤波器，选择我们需要的频率，从而实现倍频。分频是通过JK触发器实现，其原理是利用JK触发器的保持及翻转功能，实现分频，再通过一个滤波整流电路，得到所需的基波。其大致框图如下图（1）： 三、单元电路设计与参数计算 1、LC三点式正弦波振荡电路原理图如下图（2）所示，其中包括输入滤波电路和输出滤波电路，消除噪音信号。其产生的正弦波频率主要与C1、C6和L3相关。计算公式如下： 图（2）
锁相环倍频器
锁相环倍频器 摘要 倍频器（frequency multiplier）使输出信号频率等于输入信号频率整数倍的电路。输入频率为f1，则输出频率为f0＝nf1，系数n为任意正整数，称倍频次数。倍频器用途广泛，如发射机采用倍频器后可使主振器振荡在较低频率，以提高频率稳定度；调频设备用倍频器来增大频率偏移；在相位键控通信机中，倍频器是载波恢复电路的一个重要组成单元。 利用非线性电路产生高次谐波或者利用频率控制回路都可以构成倍频器。倍频器也可由一个压控振荡器和控制环路构成。它的控制电路产生一控制电压，使压控振荡器的振荡频率严格地锁定在输入频率 f1的倍乘值f0＝nf1上。 目录 一课题目 (4) 二课题介绍 (4) 三关键词 (4) 四锁相环介绍 (4) 五 CD4046介绍 (6)
六 CD4518介绍 (10) 七锁相环倍频器设计电路及工作原理 (12) 八电路元件清单 (13) 九焊接与制作 (13) 十实物图 (14) 十一心得体会 (14) 十二参考文献 (15) 十三致谢 (15) 题目锁相环倍频器 一．本次课程设计主要是配合《模拟电子技术》和数字电子技术》理论课程而设置的一次实践性课程，祈祷巩固所学知识，加强综合实力，培养电路设计能力，提高实验技术，启发创新思想的效果。 二．课程介绍
倍频器有晶体管倍频器、变容二极管倍频器、阶跃恢复二极管倍频器等。用其他非线性电阻、电感和电容也能构成倍频器，如铁氧体倍频器等。非线性电阻构成的倍频器，倍频噪声较大。这是因为非线性变换过程中产生的大量谐波使输出信号相位不稳定而引起的。倍频次数越高，倍频噪声就越大，使倍频器的应用受到限制。在要求倍频噪声较小的设备中，可采用根据锁相环原理构成的锁相环倍频器和同步倍频器。 三．关键词 锁相环 CD4046 CD4518 四．锁相环介绍 锁相环(phase-locked loop):为无线电发射中使频率较为稳定的一种方法,。锁相的意义是相位同步的自动控制，能够完成两个电信号相位同步的自动控制闭环系统叫做锁相环，简称PLL。它广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域。锁相环主要由相位比较器（PC）、压控振荡器（VCO）。低通滤波器三部分组成，如图1所示。 图1 压控振荡器的输出Uo接至相位比较器的一个输入端，其输出频率的高低由低通滤波器上建立起来的平均电压Ud大小决定。施加于相位比较器另一个输入端的外部输入信号Ui与来自压控振荡器的输出信号Uo相比较，比较结果产生的误差输出电压UΨ正比于Ui和Uo两个信号的相位差，经过低通滤波器滤除高频分量后，得到一个平均值电压Ud。这个平均值电压Ud朝着减小VCO输出频率和输入频率之差的方向变化，直至VCO输出频率和输入信号频率获得一致。这时两个信号的频率相同，两相位差保持恒定（即同步）称作相位锁定。 当锁相环入锁时，它还具有“捕捉”信号的能力，VCO可在某一范围内自动跟踪输
光栅四倍频细分电路模块的分析与设计-精品
给出一种新的光栅位移传感器的四倍频细分电路设计方法.采用可编程逻辑器件(CPLD)设计了一种全新的细分模块，利用Verilog HDL语言编写四倍频细分、辨向及计数模块程序,并进行了仿真.仿真结果表明，与传统方法相比，新型的设计方法开发周期短，集成度高，模块化， 且修改简单容易． 关键词：光栅位移传感器；四倍频细分；可编程逻辑器件(CPLD) 光栅位移传感器是基于莫尔条纹测量的一种传感器，要提高其测量分辨率，对光栅输出信号进行细分处理是必要环节．在实际应用中，通常采用四倍频的方法提高定位精度．四倍频电路与判向电路设计为一个整体，称为四倍频及判向电路.能够实现四倍频的电路结构很多，但在应用中发现，由于某些四倍频电路的精度或稳定性不高,使传感器整体性能下降．作者在分析几种常见四倍频电路的基础上，针对不同的应用，设计了两种不同的四倍频电路实现方案，并对这两种方案的结构和使用方法进行了比较和仿真． 1 四倍频电路设计原理 光栅传感器输出两路相位相差为90的方波信号A和B.如图l所示，用A，B两相信号的脉冲数表示光栅走过的位移量，标志光栅分正向与反向移动．四倍频后的信号，经计数器计数后转化为相对位置.计数过程一般有两种实现方法：一是由微处理器内部定时计数器实现计 数；二是由可逆计数器实现对正反向脉冲的计数． 光栅信号A，B有以下关系． ①当光栅正向移动时，光栅输出的A相信号的相位超前B相90，则在一个周期内，两相信号共有4次相对变化：00→10→11→01→00．这 样,如果每发生一次变化，可逆计数器便实现一次加计数,一个周期内共可实现4次加计数，从而实现正转状态的四倍频计数． ②当光栅反向移动时，光栅输出的A相信号的相位滞后于B相信号90，则一个周期内两相信号也有4次相对变化： 00→01→11→10→00．同理，如果每发生一次变化，可逆计数器便实现一次减计数，在一个周期内，共可实现4次减计数，就实现了反转 状态的四倍频计数． ③当线路受到干扰或出现故障时,可能出现其他状态转换过程，此时计数器不进行计数操作． 综合上述分析，可以作出处理模块状态转换图(见图2)，其中“+”、“-”分别表示计数器加／减1,“0”表示计数器不动作．
锁相环CD4046的原理详细介绍及应用电路
退出登录用户管理锁相环CD4046的原理详细介绍及应用电路 作者：佚名来源：不详发布时间：2006-4-17 21:18:04 [收藏] [评论] 锁相环CD4046的原理详细介绍及应用电路 锁相的意义是相位同步的自动控制，能够完成两个电信号相位同步的自动控制闭环系统叫做锁相环，简称PLL。它广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域。锁相环主要由相位比较器（PC）、压控振荡器（VCO）。低通滤波器三部分组成，如图1所示。 图1 压控振荡器的输出Uo接至相位比较器的一个输入端，其输出频率的高低由低通滤波器上建立起来的平均电压Ud大小决定。施加于相位比较器另一个输入端的外部输入信号Ui与来自压控振荡器的输出信号Uo相比较，比较结果产生的误差输出电压UΨ正比于Ui和Uo两个信号的相位差，经过低通滤波器滤除高频分量后，得到一个平均值电压Ud。这个平均值电压Ud朝着减小VCO输出频率和输入频率之差的方向变化，直至VCO输出频率和输入信号频率获得一致。这时两个信号的频率相同，两相位差保持恒定（即同步）称作相位锁定。 图2 当锁相环入锁时，它还具有“捕捉”信号的能力，VCO可在某一范围内自动跟踪输入信号的变化，如果输入信号频率在锁相环的捕捉范围内发生变化，锁相环能捕捉到输人信号频率，并强迫VCO锁定在这个频率上。锁相环应用非常灵活，如果输入信号频率f1不等于VCO输出信号频率f2，而要求两者保持一定的关系，例如比例关系或差值关系，则可以在外部加入一个运算器，以满足不同工作的需要。过去的锁相环多采用分立元件和模拟电路构成，现在常使用集成电路的锁相环，CD4046是通用的CMOS锁相环集成电路，其特点是电源电压范围宽（为3V－18V），输入阻抗高(约1 00MΩ)，动态功耗小，在中心频率f0为10kHz下功耗仅为600μW，属微功耗器件。图2是CD4046的引脚排列，采用16 脚双列直插式，各引脚功能如下： 1脚相位输出端，环路人锁时为高电平，环路失锁时为低电平。2脚相位比较器Ⅰ的输出端。3脚比较信号输入端。4脚压控振荡器输出端。5脚禁止端，高电平时禁止，低电平时允许压控振荡器工作。6、7脚外接振荡电容。8、16脚电源的负端和正端。9脚压控振荡器的控制端。10脚解调输出端，用于FM解调。11、12脚外接振荡电阻。13脚相位比较器Ⅱ的输出端。14脚信号输入端。15脚内部独立的齐纳稳压管负极。
三倍频器设计解读
辽宁工业大学 高频电子线路课程设计（论文）题目： 3倍频器电路设计 学院：电子与信息工程学院 专业班级：通信091 学号： 090405021 学生姓名： 指导教师： 教师职称：讲师 起止时间： 2012.6.29——2012.7.8
课程设计（论文）任务及评语
目录 第一章倍频器工作原理分析 (1) 1.1工作原理 (1) 1.2晶体管倍频原理电路、工作状态及其特点 (2) 第二章丙类倍频器功效分析 (4) 第三章三倍频器的主要质量指标 (7) 3.1 变频增益 (7) 3.2 失真和干扰 (7) 3.3 选择性 (7) 3.4噪声系数 (7) 第四章电路设计与仿真 (8) 第五章设计分析与总结 (10) 参考文献 (11)
第一章 倍频器工作原理分析 1.1工作原理 倍频器（Frequency double ）是一种输出频率等于输入频率整数倍的电路，用以提高频率，如下图所示的例子。 图1.1倍频器的应用 采用倍频器以下优点： 发射机的主振频率可以降低，这对稳频是有利的。因为振荡器的频率越高，频率稳定度就越低。一般主振频率不宜超过5MHz 。因此，发射频率高于5MHz 的发射机，一般宜采用倍频器。 在采用石英晶体稳频时，振荡频率越高，石英晶体越薄，越易震碎。一般来说，最薄的石英晶体的固有振荡频率限制在20MHz 以下。超过这一频率，就宜在石英振荡器后面采用倍频器。 如果中间级既可以工作在放大状态，也可以工作于倍频状态，那么就可以在不扩展主振波段的的情况下，扩展发射机的波段。这对稳频是有利的，因为振荡波段越窄，频率稳定度就越高。 倍频器的输入与输出不同，因而减弱了寄生耦合，使发射机的工作稳定性提高。 如果是高频或调相发射机，则可采用倍频器来加大频移或相移，亦即加深调制度。
数字倍频电路
电子计算机与设备 COMPUTER ＆ PERIPHERALS 1999年 第23卷 第4期 Vol.23 No.4 1999 一种实用倍频电路的设计及其应用 田玉敏 潘洪涛 摘 要：本文在分析传统倍频电路实现缺陷的基础上，利用时钟和D触发器配合设计实现了一个全数字型倍频电路。 关键词：倍频电路 设计 应用 1 问题的提出 最近，我们在平板绘图机研制过程中遇到这样一个问题：为提高绘图机的硬件分辨率，需要将电机码盘反馈的编码脉冲进行倍频。为此我们研究了传统倍频电路的实现方法，发现其电路实现起来比较繁琐，电路工作稳定性差，因此我们设计了一种全数字型实用倍频电路。 2 传统倍频电路的实现方法及其不足 传统倍频电路利用RC微分电路和施密特触发与非门分别检出脉冲的上升沿和下降沿，然后经过一个输入端或门叠加输出，其工作电路原理如图1所示。 图1 传统倍频电路原理图 在图1所示电路中，当输入脉冲上升沿到达时，微分电阻R\-1上出现正尖脉冲，从而使与非门输出一个负的窄脉冲信号A；而当输入脉冲下降沿到达时，微分电阻R 上出现负尖脉冲，从而使与非门输出一个正的窄脉冲信号B。将脉冲信号 A 2 反相后与信号B相加即可输出倍频信号。 图1所示电路能够完成信号的倍频工作，但实现起来比较繁琐，电路工作稳定性差。其主要 原因有两个： 1 RC的取值比较讲究，不能太大，既要保证相邻两个输入脉冲都能产生相应的正、负脉冲(不重叠)，又要防止当电容C取值较大(C＞500PF)，与非门的输入电流过大，损坏电路。 2 由于常用电阻、电容的误差一般较大，如不经筛选直接应用于电路中，则会造成电路输 出的脉冲宽度与设计要求不同，甚至出现两路脉冲宽度不同的情况。因此不适用于对脉冲宽度要求比较严格的工作场合，如：根据脉冲的占空比确定平均电压或电流的精密控制电路。
倍频电路设计
十倍频仿真电路 锁相环(phase-locked loop)为无线电发射中使频率较为稳定的一种方法，主要有VCO（压控振荡器）和PLL IC ,压控振荡器给出一个信号,一部分作为输出，另一部分通过分频与PLL IC所产生的本振信号作相位比较，为了保持频率不变，就要求相位差不发生改变，如果有相位差的变化，则PLL IC的电压输出端的电压发生变化，去控制VCO,直到相位差恢复！达到锁频的目的！!能使受控振荡器的频率和相位均与输入信号保持确定关系的闭环电子电路。 锁相环是指一种电路或者模块，它用于在通信的接收机中，其作用是对接收到的信号进行处理，并从其中提取某个时钟的相位信息。或者说，对于接收到的信号，仿制一个时钟信号，使得这两个信号从某种角度来看是同步的（或者说，相干的）。由于锁定情形下（即完成捕捉后），该仿制的时钟信号相对于接收到的信号中的时钟信号具有一定的相差，所以很形象地称其为锁相器。 锁相环由鉴相器、环路滤波器和压控振荡器组成。鉴相器用来鉴别输入信号Ui与输出信号Uo之间的相位差，并输出误差电压Ud。Ud 中的噪声和干扰成分被低通性质的环路滤波器滤除，形成压控振荡器（VCO）的控制电压Uc。Uc作用于压控振荡器的结果是把它的输出振荡频率fo拉向环路输入信号频率fi ，当二者相等时，环路被锁定，称为入锁。维持锁定的直流控制电压由鉴相器提供，因此鉴相器的两个输入信号间留有一定的相位差。 PLL：phase Locked Loop 相同步回路，锁相回路，用来统一整合时脉讯号，使内存能正确的存取资料。
直接数字频率合成（DDS—Digital Direct Frequency Synthesis）技术是一种新的频率合成方法，是频率合成技术的一次革命，JOSEPH TIERNEY等3人于1971年提出了直接数字频率合成的思想，但由于受当时微电子技术和数字信号处理技术的限制，DDS技术没有受到足够重视，随着电子工程领域的实际需要以及数字集成电路和微电子技术的发展，DDS 技术日益显露出它的优越性。 DDS是一种全数字化的频率合成器，由相位累加器、波形ROM、D/A转换器和低通滤波器构成。时钟频率给定后，输出信号的频率取决于频率控制器，频率分辨率取决于累加器位数，相位分辨率取决于ROM的地址线位数，幅度量化噪声取决于ROM的数据位字长和D/A转换器位数。 锁相环最初用于改善电视接收机的行同步和帧同步，以提高抗干扰能力。20世纪50年代后期随着空间技术的发展，锁相环用于对宇宙飞行目标的跟踪、遥测和遥控。60年代初随着数字通信系统的发展，锁相环应用愈广，例如为相干解调提取参考载波、建立位同步等。具有门限扩展能力的调频信号锁相鉴频器也是在60年代初发展起来的。在电子仪器方面，锁相环在频率合成器和相位计等仪器中起了重要作用. 锁相环技术目前的应用集中在以下三个方面：第一信号的调制和解调；第二信号的调频和解调；第三信号频率合成电路。 基本工作原理 压控振荡器给出一个信号，一部分作为输出，另一部分通过分频与PLL IC所产生的本振信号作相位比较，为了保持频率不变，就要求相位差不发生改变，如果有相位差的变化，则PLL IC的电压输出端的电压发生变化，去控制VCO，直到相位差恢复！达到锁频的目的！！能使受控振荡器的频率和相位均与输入信号保持确定关系的闭环电子电路。 模拟锁相环工作原理折叠 模拟锁相环主要由相位参考提取电路、压控振荡器、相位比较器、控制电路等组成。压控振荡器输出的是与需要频率很接近的等幅信号，把它和由相位参考提取电路从信号中提取的参考信号同时送入相位比较器，用比较形成的误差通过控制电路使压控振荡器的频率向减小误差绝对值的方向连续变化，实现锁相，从而达到同步。 数字锁相环工作原理