实验三 组合逻辑电路分析

本科学生综合性实验报告

学号姓名

学院专业、班级

实验课程名称数字电子技术实验

教师及职称

开课学期2011 至2012 学年上学期

填报时间2011 年10 月11 日

云南师范大学教务处编印

实验3-组合逻辑电路数据选择器实验

南通大学计算机科学与技术学院计算机数字逻辑设计 实验报告书 实验名组合逻辑电路数据选择器实验 班级_____计嵌151_______________ 姓名_____张耀_____________________ 指导教师顾晖 日期 2016-11-03

目录 实验一组合逻辑电路数据选择器实验 (1) 1.实验目的 (1) 2.实验用器件和仪表 (1) 3.实验内容 (1) 4.电路原理图 (1) 5.实验过程及数据记录 (2) 6.实验数据分析与小结 (9) 7.实验心得体会 (9)

实验三组合逻辑电路数据选择器实验 1 实验目的 1. 熟悉集成数据选择器的逻辑功能及测试方法。 2. 学会用集成数据选择器进行逻辑设计。 2 实验用器件和仪表 1、8 选 1 数据选择器 74HC251 1 片 3 实验内容 1、基本组合逻辑电路的搭建与测量 2、数据选择器的使用 3、利用两个 74HC251 芯片（或 74HC151 芯片）和其他辅助元件，设计搭建 16 路选 1 的电路。 4 电路原理图 1、基本组合逻辑电路的搭建与测量 2、数据选择器的使用

3、利用两个 74HC251 芯片（或 74HC151 芯片）和其他辅助元件，设计搭建 16 路选 1 的 电路。 5 实验过程及数据记录 1、基本组合逻辑电路的搭建与测量 用 2 片 74LS00 组成图 3.1 所示逻辑电路。为便于接线和检查，在图中要注明芯片编号及各引脚对应的编号。

图 3.1 组合逻辑电路 （2）先按图 3.1 写出 Y1、Y2 的逻辑表达式并化简。 Y1==A·B ·A =A + A·B=A + B Y2=B·C ·B·A = A · B+ B ·C （3）图中 A、B、C 接逻辑开关，Y1，Y2 接发光管或逻辑终端电平显示。（4）改变 A、B、C 输入的状态，观测并填表写出 Y1，Y2 的输出状态。 表 3.1 组合电路记录

实验五--时序逻辑电路实验报告

实验五时序逻辑电路(计数器和寄存器)-实验报告 一、实验目的 1．掌握同步计数器设计方法与测试方法。 2．掌握常用中规模集成计数器的逻辑功能和使用方法。 二、实验设备 设备：THHD-2型数字电子计数实验箱、示波器、信号源 器件：74LS163、74LS00、74LS20等。 三、实验原理和实验电路 1．计数器 计数器不仅可用来计数，也可用于分频、定时和数字运算。在实际工程应用中，一般很少使用小规模的触发器组成计数器，而是直接选用中规模集成计数器。 2．(1) 四位二进制（十六进制）计数器74LS161（74LS163） 74LSl61是同步置数、异步清零的4位二进制加法计数器，其功能表见表5.1。 74LSl63是同步置数、同步清零的4位二进制加法计数器。除清零为同步外，其他功能与74LSl61相同。二者的外部引脚图也相同，如图5.1所示。 表5.1 74LSl61（74LS163）的功能表 清零预置使能时钟预置数据输入输出 工作模式R D LD EP ET CP A B C D Q A Q B Q C Q D 0 ××××（）××××0 0 0 0 异步清零 1 0 ××D A D B D C D D D A D B D C D D同步置数 1 1 0 ××××××保持数据保持 1 1 ×0 ×××××保持数据保持 1 1 1 1 ××××计数加1计数3．集成计数器的应用——实现任意M进制计数器 一般情况任意M进制计数器的结构分为3类，第一类是由触发器构成的简单计数器。第二类是由集成二进制计数器构成计数器。第三类是由移位寄存器构成的移位寄存型计数器。第一类，可利用时序逻辑电路的设计方法步骤进行设计。第二类，当计数器的模M较小时用一片集成计数器即可以实现，当M较大时，可通过多片计数器级联实现。两种实现方法：反馈置数法和反馈清零法。第三类,是由移位寄存器构成的移位寄存型计数器。 4．实验电路： 十进制计数器 同步清零法 同步置数法

实验3-1 时序逻辑电路设计

实验3 时序逻辑电路设计（1） 实验内容与步骤： 1.设计一个4路扭环计时器电路。 要求：计数器的状态每隔1S变换一次；利用LED1-LED4（低电平驱动）显示计数器。 实验步骤 1）新建工程文件夹； 2）启动Quartus II； 3）选择File->New Project Wizard，建立新工程； 4）要求：工程名与顶层实体名为johnson，器件选择“Cyclone”中的EP1C6Q240C8 5）File->New->Verilog HDL File建立Verilog设计文件； module johnson(clk,led); input clk；//输入时钟信号 output [3:0] led；//输出计数器计数状态，对应于开发板中的LED1-LED4，低电平点亮reg [3:0] led 6）选择Processing->Start->Start Analysis&Elaboration对源程序进行语法分析；6）选择Processing->Start->Start Analysis&Synthesis进行电路综合； 7）选择Tools->Netlist Viewers->RTL Viewer，查看综合后得到的电路； 8）选择Assignments->Pins进行器件引脚分配； 序号信号引脚编号 1 led[0](对应于开发板LED1) 50 2 led1[1](对应于开发板LED2) 53 3 led2[2](对应于开发板LED3) 54 4 led3[3](对应于开发板LED4) 55 5 clk(48MHZ时钟信号输入) 28 9）选择Assignments->Device，选择“Device and Pin Options”按钮，在打开的“Device and Pin Options”对话框中，选择“Unused Pins”选项卡，从中选择“As input tri-stated”选项。10）选择Processing->Start->Start Fitter进行器件适配； 11）选择Processing->Start->Start Assembler生成下载文件； 12）连接好实验箱中的跳线，并将实验箱与计算机相连，并打开实验箱电源； 13）选择Tools->Porgrammer选项，将设计文件下载到FPGA中，并观察实验结果。

数电实验报告 实验二 组合逻辑电路的设计

实验二组合逻辑电路的设计 一、实验目的 1.掌握组合逻辑电路的设计方法及功能测试方法。 2.熟悉组合电路的特点。 二、实验仪器及材料 a) TDS-4数电实验箱、双踪示波器、数字万用表。 b) 参考元件：74LS86、74LS00。 三、预习要求及思考题 1．预习要求： 1）所用中规模集成组件的功能、外部引线排列及使用方法。 2) 组合逻辑电路的功能特点和结构特点. 3) 中规模集成组件一般分析及设计方法. 4）用multisim软件对实验进行仿真并分析实验是否成功。 2.思考题 在进行组合逻辑电路设计时，什么是最佳设计方案 四、实验原理 1．本实验所用到的集成电路的引脚功能图见附录 2.用集成电路进行组合逻辑电路设计的一般步骤是： 1）根据设计要求，定义输入逻辑变量和输出逻辑变量，然后列出真值表； 2）利用卡络图或公式法得出最简逻辑表达式，并根据设计要求所指定的门电路或选定的门电路，将最简逻辑表达式变换为与所指定门电路相应的形式； 3）画出逻辑图； 4）用逻辑门或组件构成实际电路，最后测试验证其逻辑功能。 五、实验内容 1．用四2输入异或门（74LS86）和四2输入与非门（74LS00）设计一个一位全加器。 1）列出真值表,如下表2-1。其中A i、B i、C i分别为一个加数、另一个加数、低位向本位的进位；S i、C i+1分别为本位和、本位向高位的进位。 A i B i C i S i C i+1 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 10 1 1 1 00 1 1 1 1 1 1 2）由表2-1全加器真值表写出函数表达式。

实验三 组合逻辑电路

实验三组合逻辑电路

实验三 组合逻辑电路 一、实验目的 1. 通过简单的组合逻辑电路设计与调试，掌握采用小规模（SSI ）集成电路设计组合逻辑电路的方法。 2. 用实验验证所设计电路的逻辑功能。 3. 熟悉、掌握各种逻辑门的应用。 二、实验原理 组合逻辑电路是最常见的逻辑电路之一，可以用一些常用的门电路来组合成具有其他功能的门电路。组合逻辑电路在逻辑功能上的特点是任意时刻的输出仅仅取决于该时刻的输入，而与电路过去的状态无关。在电路结构上的特点是只包含门电路，而没有存储（记忆）单元。在使用中、小规模集成电路来设计组合电路时，一般步骤如图3-1所示： 1. 进行逻辑抽象，首先根据设计任务的要求建立输入、输出变量，列出其真 设计要求 真值表 逻辑抽象逻辑表达式 卡诺图 最简逻辑表达式 逻辑电路图 代数法化减 卡诺图法化减

值表。 2. 用卡诺图或代数法化简，求出最简逻辑表达式。 3. 根据简化后的逻辑表达式，画出逻辑电路图。 若已知逻辑电路，欲分析组合电路的逻辑功能，则分析步骤为： 1. 由逻辑电路图写出各输出端的逻辑表达式。 2. 由逻辑表达式列出真值表。 3. 根据真值表进行分析，从而确定电路功能。 组合电路的设计过程是在理想情况下进行的， 即假设一切器件均没有延迟效应。图3-1 组合逻辑电路设计流程图 三、实验仪器及器件 1. EL-ELL-Ⅳ型数字电路实验系统 2. 集成电路芯片：74LS00 1

2 74LS04 74LS86等 四、实验内容及步骤 1. 测试用异或门和与非门组成的半加器的逻辑功能 如果不考虑来自低位的进位而能够实现将两个1位二进制数相加的电路，称为半加器，半加器的符号如图3-2所示。 半加器的逻辑表达式为： AB CO B A B A B A S =⊕=+= 根据半加器的逻辑表达式可知，半加和S 是输入A 、B 的异或，而进位CO 则为输入A 、B 相与，故半加器可用一个集成异或门和二个与非门组成，电路如图3-3所示。 &=1 1 CO S ΣCO A B S CO 图3-2 半加器符号 图3-3 异或门和与非门组成的半加器逻辑电路 在实验仪上用74LS00及74LS86按图3-3 接线，当输入端A 、B 为表3-1所列状态时，测

实验三 组合逻辑电路的设计(一)

实验三组合逻辑电路的设计（一） 一、实验目的 1．掌握用SSI器件设计组合逻辑电路的方法； 2．熟悉各种常用MSI组合逻辑电路的功能与使用方法； 3．掌握多片MSI组合逻辑电路的级联、功能扩展； 4．学会使用MSI逻辑器件设计组合电路； 5．培养查找和排除数字电路常见故障的初步能力。 二、实验器件 1．74LS00 四二输入与非门74LS20 双四输入与非门 2．74LS138 三线—八线译码器74LS139 双二线—四线译码器 三、实验原理 组合逻辑电路是最常见的逻辑电路，其特点是在任何时刻电路的输出信号仅取决于该时刻的输入信号，而与信号作用前电路原来所处的状态无关。组合逻辑电路的设计，就是如何根据逻辑功能的要求及器件资源情况，设计出实现该功能的最佳电路。 在采用小规模器件（SSI）进行设计时，通常将函数化简成最简与—或表达式，使其包含的乘积项最少，且每个乘积项所包含的因子数也最少。最后根据所采用的器件的类型进行适当的函数表达式变换，如变换成与非—与非表达式﹑或非—或非表达式﹑与或非表达式及异或表达式等。 在数字系统中，常用的中规模集成器件(MSI)产品有编码器﹑译码器﹑全加器﹑数据选择/分配器﹑数值比较器等。用这些功能器件实现组合逻辑函数，基本采用逻辑函数对比方法。因为每一种中规模集成器件都具有某种确定的逻辑功能，都可以写出其输出和输入关系的逻辑函数表达式。在进行设计时，可以将要实现的逻辑函数表达式进行变换，尽可能变换成与某些中规模集成器件的逻辑函数表达式类似的形式。 下来我们介绍一下使用中小规模器件设计组合逻辑电路的一般方法。 四、组合电路设计原则及其步骤 组合电路的设计是由给定的的逻辑功能要求，设计出实现该功能的逻辑电路，设计过程大致按下列步骤进行： （1）分析设计要求，把用文字描述的形式的设计要求抽象成输入、输出变量的逻辑关系；（2）根据分析出的逻辑关系，通过真值表或其他方式列出逻辑函数表达式； （3）根据题目提供给你的芯片，将逻辑函数化简到所需要的函数式； （4）画出逻辑电路图或电路原理图； 对于MSI组合逻辑电路的设计是以所用MSI个数最少、品种最少，同时MSI间的连线也最少作为最基本的原则。 下面使用中小规模器件我们各举一个例子： 例：用与非门设计三位多数表决器。 步骤：（1）根据真值表写出逻辑表达式： F = AB + BC + AC = AB BC AC （2）画出逻辑图，如图3—1所示

时序逻辑电路实验报告

时序逻辑电路实验报告 一、实验目的 1. 加深理解时序逻辑电路的工作原理。 2. 掌握时序逻辑电路的设计方法。 3. 掌握时序逻辑电路的功能测试方法。 二、实验环境 1、PC机 2、Multisim软件工具 三、实验任务及要求 1、设计要求： 要求设计一个计数器完成1→3→5→7→9→0→2→4→6→8→1→…的循环计数（设初值为1），并用一个数码管显示计数值（时钟脉冲频率为约1Hz）。 2、实验内容： （1）按要求完成上述电路的功能。 （2）验证其功能是否正确。 四、实验设计说明（简述所用器件的逻辑功能，详细说明电路的设计思路和过程） 首先根据题目要求（即要完成1到9的奇数循环然后再0到8的偶数循环）画出真值表，如下图。画出真值表后，根据真值表画出各次态对应的卡诺图，如下图。然后通过化简卡诺图，得到对应的次态的状态方 程；

然后开始选择想要用于实现的该电路的器件，由于老师上课时所用的例题是用jk触发器完成的，我觉得蛮不错的，也就选择了同款的jk触发器；选好器件之后，根据状态方程列出jk触发器的驱动方程。然后根据驱动方程连接好线路图，为了连接方便，我也在纸上预先画好了连接图，以方便照着连接。接下来的工作就是在multisim上根据画好的草图连接器件了，然后再接上需要的显示电路，即可完成。

五、实验电路（画出完整的逻辑电路图和器件接线图）

六、总结调试过程所遇到的问题及解决方法，实验体会 1、设计过程中遇到过哪些问题？是如何解决的？ 在设计过程中最大的问题还是忘记设计的步骤吧，因为老师是提前将实验内容已经例题讲解给我们听的，而我开始实验与上课的时间相隔了不短的时间，导致上课记下来的设计步骤忘得七七八八，不过好在是在腾讯课堂上得网课，有回放，看着回放跟着老师的思路走一遍后，问题也就迎刃而解了，后面的设计也就是将思路步骤走一遍而已，没再遇到什么困难。 2、通过此次时序逻辑电路实验，你对时序逻辑电路的设计是否有更清楚的认识？若没有，请分析原因；若有，请说明在哪些方面更加清楚。 通过这次时序逻辑电路实验，我最大的感触就是实验设计的思路与步骤一定要清晰，思路与步骤的清晰与否真的是造成实验设计是否困难的最重要的因素。清晰的话，做起实验来如同顺水推舟，毫不费力，不清晰的话则如入泥潭，寸步难行。

实验三 组合逻辑电路教学文案

实验三组合逻辑电路(常用门电路、译码器和数据选择器) 一、实验目的 1．掌握组合逻辑电路的设计方法 2．了解组合逻辑电路的冒险现象与消除方法 3．熟悉常用门电路逻辑器件的使用方法 4．熟悉用门电路、74LS138和74LS151进行综合性设计的方法 二、实验原理及实验资料 （一）组合电路的一般设计方法 1．设计步骤 根据给出的实际逻辑问题，求出实现这一逻辑功能的最简单逻辑电路，这就是设计组合逻辑电路时要完成的工作。组合逻辑电路的一般设计步骤如图3.1所示。 图3.1 组合逻辑电路的一般设计步骤 设计组合逻辑电路时，通常先将实际问题进行逻辑抽象，然后根据具体的设计任务要求列出真值表，再根据器件的类型将函数式进行化简或变换，最后画出逻辑电路图。 2. 组合电路的竞争与冒险（旧实验指导书P17～20） （二）常用组合逻辑器件 1．四二输入与非门74LS00 74LS00为双列直插14脚塑料封装，外部引脚排列和内部逻辑结构如图3.2所示。它共有四个独立的二输入“与非”门，每个门的构造和逻辑功能相同。 图3.2 74LS00引脚排列及内部逻辑结构 2．二四输入与非门74LS20

74LS20为双列直插14脚塑料封装，外部引脚排列和内部逻辑结构如图3.3所示。它共有两个独立的四输入“与非”门，每个门的构造和逻辑功能相同。 图3.3 74LS20引脚排列及内部逻辑结构 3．四二输入异或门74LS86 74LS86为双列直插14脚塑料封装，外部引脚排列和内部逻辑结构如图3.4所示。它共有四个独立的二输入“异或”门，每个门的构造和逻辑功能相同。 图3.4 74LS86引脚排列及内部逻辑结构 3．3线－8线译码器74LS138 74LS138是集成3线－8线译码器，其功能表见表3.1。它的输出表达式为 i A B i Y G G G m 122（i ＝0，1，…7；m i 是最小项），与基本门电路配合使用，它能够实现任何三变量的逻辑函数。74LS138为双列直插16脚塑料封装，外部引脚排列如图3.5所示。

实验三时序逻辑电路

实验三时序逻辑电路 学习目标： 1、掌握时序逻辑电路的一般设计过程 2、掌握时序逻辑电路的时延分析方法，了解时序电路对时钟信号相关参数的基本要求 3、掌握时序逻辑电路的基本调试方法 4、熟练使用示波器和逻辑分析仪观察波形图 实验内容： 1、广告流水灯（第 9 周课内验收）用触发器、组合函数器件和门电路设计一个广告流水灯，该流水灯由 8 个 LED 组成，工作时始终为 1 暗 7 亮，且这一个暗灯循环右移。 (1) 写出设计过程，画出设计的逻辑电路图，按图搭接电路 (2) 将单脉冲加到系统时钟端，静态验证实验电路 (3) 将 TTL 连续脉冲信号加到系统时钟端，用示波器观察并记录时钟脉冲 CP、触发器的输出端 Q2、Q1、 Q0 和 8 个 LED 上的波形。 2、序列发生器（第 10 周课内实物验收计数器方案）分别用 MSI 计数器和移位寄存器设计一个具有自启动功能的 01011 序列信号发生器 (1) 写出设计过程，画出电路逻辑图 (2) 搭接电路，并用单脉冲静态验证实验结果 (3) 加入 TTL 连续脉冲，用示波器观察观察并记录时钟脉冲 CLK、序列输出端的波形。 3、4 位并行输入-串行输出曼切斯特编码电路（第10周课内验收，基础要求占70%，扩展要求占30%） 在电信与数据存储中, 曼彻斯特编码（Manchester coding），又称自同步码、相位编码（phase encoding，PE），它能够用信号的变化来保持发送设备和接收设备之间的同步，在以太网中，被物理层使用来编码一个同步位流的时钟和数据。曼彻斯特编码用电压的变化来分辨 0 和 1，从高电平到低电平的跳变代表 0，而从低电平到高电平的跳变代表 1。信号的保持不会超过一个比特位的时间间隔。即使是 0 或 1 的序列，信号也将在每个时间间隔的中间发生跳变。这种跳变将允许接收设备的时钟与发送设备的时钟保持一致，图 3.1 为曼切斯特编码的例子。 设计一个电路，它能自动加载 4 位并行数据，并将这4位数据逐个串行输出（高位在前），每个串行输出位都被编码成曼切斯特码，当 4 位数据全部传输完成后，重新加载新数据，继续传输，如图 3.2 所示。

实验三 时序逻辑电路的VHDL设计

实验三时序逻辑电路的VHDL设计 一、实验目的与要求 1、目的 （1）熟悉VHDL语言的编程方法 （2）学会利用VHDL语言设计实现时序逻辑功能器件的逻辑功能。 （3）总结体会VHDL语言的编程技巧方法 2、要求 （1）调试程序要记录调试过程中出现的问题及解决办法； （2）给出每个问题的算法或画出流程图； （3）编写程序要规范、正确，上机调试过程和结果要有记录，并注意调试程序集成环境的掌握及应用，不断积累编程及调试经验； （4）做完实验后给出本实验的实验报告。 二、实验设备、环境 PII以上计算机，装有QuartusII软件 三、方法与步骤 （一）教师简单回顾所需知识并演示较一个简单功能的实现过程。 1、简单回顾组合逻辑电路的特点及常用逻辑功能器件的功能 2、回顾QuartusII的VHDL操作步骤 3、以JKFF为例，重点演示该时序逻辑单元的VHDL设计过程。 （1）JKFF的参考VHDL源程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY JK_FF IS PORT(J,K:IN STD_LOGIC; CLK:IN STD_LOGIC; Q:OUT STD_LOGIC); END JK_FF; ARCHITECTURE A OF JK_FF IS SIGNAL QTMP:STD_LOGIC; SIGNAL J_K:STD_LOGIC_VECTOR(0 TO 1); BEGIN J_K<=J&K; PROCESS(CLK,J_K) BEGIN IF CLK'EVENT AND CLK='1' THEN CASE J_K IS WHEN "00"=>NULL;

实验一组合逻辑电路设计

实验一 组合逻辑电路的设计 一、实验目的： 1、 掌握组合逻辑电路的设计方法。 2、 掌握组合逻辑电路的静态测试方法。 3、 加深FPGA 设计的过程，并比较原理图输入和文本输入的优劣。 4、 理解“毛刺”产生的原因及如何消除其影响。 5、 理解组合逻辑电路的特点。 二、实验的硬件要求： 1、 EDA/SOPC 实验箱。 2、 计算机。 三、实验原理 1、组合逻辑电路的定义 数字逻辑电路可分为两类：组合逻辑电路和时序逻辑电路。组合逻辑电路中不包含记忆单元（触发器、锁存器等），主要由逻辑门电路构成，电路在任何时刻的输出只和当前时刻的输入有关，而与以前的输入无关。时序电路则是指包含了记忆单元的逻辑电路，其输出不仅跟当前电路的输入有关，还和输入信号作用前电路的状态有关。 通常组合逻辑电路可以用图1.1所示结构来描述。其中，X0、X1、…、Xn 为输入信号， L0、L1、…、Lm 为输出信号。输入和输出之间的逻辑函数关系可用式1.1表示： 2、组合逻辑电路的设计方法 组合逻辑电路的设计任务是根据给定的逻辑功能，求出可实现该逻辑功能的最合理组 合电路。理解组合逻辑电路的设计概念应该分两个层次：（1）设计的电路在功能上是完整的，能够满足所有设计要求；（2）考虑到成本和设计复杂度，设计的电路应该是最简单的，设计最优化是设计人员必须努力达到的目标。 在设计组合逻辑电路时，首先需要对实际问题进行逻辑抽象，列出真值表，建立起逻辑模型；然后利用代数法或卡诺图法简化逻辑函数，找到最简或最合理的函数表达式；根据简化的逻辑函数画出逻辑图，并验证电路的功能完整性。设计过程中还应该考虑到一些实际的工程问题，如被选门电路的驱动能力、扇出系数是否足够，信号传递延时是否合乎要求等。组合电路的基本设计步骤可用图1.2来表示。 3、组合逻辑电路的特点及设计时的注意事项 ①组合逻辑电路的输出具有立即性，即输入发生变化时，输出立即变化。（实际电路中 图 1.1 组合逻辑电路框图 L0=F0(X0,X1,···Xn) · · · Lm=F0(X0,X1,···Xn) （1.1） 图 1.2 组合电路设计步骤示意图图

实验五时序逻辑电路实验报告

实验五时序逻辑电路（计数器和寄存器）-实验报告一、实验目的 1掌握同步计数器设计方法与测试方法。 2 ?掌握常用中规模集成计数器的逻辑功能和使用方法。 二、实验设备 设备：THHD-2型数字电子计数实验箱、示波器、信号源 器件：74LS163、74LS00、74LS20 等。 三、实验原理和实验电路 1计数器 计数器不仅可用来计数，也可用于分频、定时和数字运算。在实际工程应用中，一般很少使用小规模的触发器组成计数器，而是直接选用中规模集成计数器。 2. （1）四位二进制（十六进制）计数器74LS161 （74LS163） 74LS161是同步置数、异步清零的4位二进制加法计数器，其功能表见表。 74LS163是同步置数、同步清零的4位二进制加法计数器。除清零为同步外，其他功能与74LS161相同。二者的外部引脚图也相同，如图所示。 3.集成计数器的应用一一实现任意M进制计数器

Eft CR IK rh th Ih ET 7-I1A C1M /( 制扭环计数 同步清零法器 同步置数法 般情况任意M 进制计数器的结构分为 3类，第一类是由触发器构成的简单计数器。 第 二类是 由集成二进制计数器构成计数器。第三类是由移位寄存器构成的移位寄存型计数器。 第一类，可利用时序逻辑电路的设计方法步骤进行设计。 第二类，当计数器的模 M 较小时用 一片集成计数器即可以实现，当 M 较大时，可通过多片计数器级联实现。两种实现方法：反 馈置数法和反馈清零法。第三类，是由移位寄存器构成的移位寄存型计数器。 4?实验电路： 十进制计数器 1

图74LS161 (74LS163)外部引脚图 四、实验内容及步骤 1 .集成计数器实验 （1）按电路原理图使用中规模集成计数器74LS163和与非门74LS00,连接成一个同步置数或同步清零十进制计数器，并将输出连接至数码管或发光二极管。然后使用单次脉冲作为触发输入，观察数码管或发光二极管的变化，记录得到电路计数过程和状态的转换规律。 （2）根据电路图，首先用D触发器74LS7474构成一个不能自启的六进制扭环形计数器，同样将输出连接至数码管或发光二极管。然后使用单次脉冲作为触发输入，观察数码管或发光二 极管的变化，记录得到电路计数过程和状态的转换规律。注意观察电路是否能自启，若不能自启，则将电路置位有效状态。接下来再用D触发器74LS7474构成一个能自启的六进制扭环 形计数器，重复上述操作。 2?分频实验 依据实验原理图用74LS163及74LS00组成一个具有方波输出的六分频电路。选择适当时钟输入方式及频率（CP接连续波脉冲），用双踪示波器观察并记录时钟与分频输出信号的时序波形。 五、实验结果及数据分析 1 .集成计数实验同步清零和同步置数的十进制加一计数器状态转换过程分别如下所示: 0000 ： 0001 ： 0010 ： 0011 ； 0100 爲00*卄庇爲爲卄yh 六进制扭环形计数器的状态转换过程如下:

实验一组合逻辑电路设计

电子信息工程刘晓旭 2011117147 实验一组合逻辑电路设计（含门电路功能测试） 一．实验目的 1掌握常用门电路的逻辑功能。 2掌握用小规模集成电路设计组合逻辑电路的方法。 3掌握组合逻辑电路的功能测试方法。 二．实验设备与器材 数字电路实验箱一个 双踪示波器一部 稳压电源一部 数字多用表一个 74LS20 二4 输入与非门一片 74LS00 四2 输入与非门一片 74LS10 三3 输入与非门一片 三 .实验任务 1对74LS00,74LS20逻辑门进行功能测试。静态测试列出真值表，动态测试画出波形图，并说明测试的门电路功能是否正常。 2分析测试1.7中各个电路逻辑功能并根据测试结果写出它们的逻辑表达式。 3设计控制楼梯电灯的开关控制器。设楼上，楼下各装一个开关，要求两个开关均可以控制楼梯电灯。 4某公司设计一个邮件优先级区分器。该公司收到有A,B,C，三类邮件，A,类的优先级最高，B类次之，C类最低。邮件到达时，其对应的指示灯亮起，提醒工作人员及时处理。当不同类的邮件同时到达时，对优先级最高的邮件先做处理，其对应的指示灯亮，优先级低的暂不理会。按组合逻辑电路的一般设计步骤设计电路完成此功能，输入输

实验一： （1）74LS00的静态逻辑功能测试 实验器材：直流电压源，电阻，发光二极管，74LS00，与非门，开关，三极管 实验目的：静态逻辑功能测试用来检查门电路的真值表，确认门电路的逻辑功能正确与否 实验过程：将74LS00中的一个与非门的输入端A,B分别作为输入逻辑变量，加高低电平，观测输出电平是否符合真值表描述功能。 电路如图1： 图1 真值表1.1： 实验问题：与非门的引脚要连接正确，注意接地线及直流电源 实验结果：由二极管的发光情况可判断出74LS00 实现二输入与非门的功能 （2）71LS00的动态逻辑功能测试 实验器材：函数发生器，示波器，74LS00，与非门，开关，直流电压源 实验目的：测试74LS00与非门的逻辑功能 实验内容：动态测试适合用于数字系统中逻辑功能的检查，测试时，电路输入串行数

实验三vhdl时序逻辑电路设计

实验三 VHDL 时序逻辑电路设计 一、实验目的 1．熟悉用VHDL语言设计时序逻辑电路的方法 2．熟悉用Quartus文本输入法进行电路设计 二、实验所用仪器元件及用途 1．计算机：装有Quartus软件，为VHDL语言提供操作场所。 2．直流稳压电源：通过USB接口实现，为实验开发板提供稳定电源。 3．数字系统与逻辑设计实验开发板：使试验结果下载到开发板上，实现整个实验的最终结果。 三、实验内容 1．用VHDL语言设计实现一个8421码十进制计数器。 （1）实验内容及要求：在Quartus平台上设计程序和仿真题目要求，并下载到实验板上验证试验结果。 （2）试验结果：VHDL代码和仿真结果。 2．用VHDL语言设计实现一个分频系数为8，分频输出信号占空比为50%的分频器。 （1）实验内容及要求：在Quartus平台上设计程序和仿真题目要求。 （2）试验结果：VHDL代码和仿真结果。 3．用VHDL语言设计实现一个控制8个发光二极管亮灭的电路。 （1）实验内容及要求：在Quartus平台上设计程序和仿真题目要求，并下载到实验板上验证试验结果。 a.单点移动模式：一个点在8个发光二极管上来回的亮 b.幕布式：从中间两个点，同时向两边依次点亮直至全亮，然后再向中间 点灭，依次往复 c.通过拨码开关或按键控制两种模式的转换 （2）试验结果：VHDL代码和仿真结果。 四、实验设计思路及过程 1.8421码十进制计数器状态转移表 左图为8421码十进制 计数器的状态转移表，abcd 为初状态，ABCD为下一状 态，每当有“1”出现时， 相应的管脚就亮灯，从而从 0000到1001的灯依次出 现。 VHDL代码如下： LIBRARY IEEE;

实验3 组合逻辑电路

实验三组合逻辑电路 一、实验目的 1．掌握组合逻辑电路的设计方法 2．熟悉常用组合逻辑器件的使用方法 3．熟悉用逻辑门电路、74LS138和74LS151进行综合性设计的方法 二、试验设备和器件 设备：数字电子技术试验箱 器件：74LS00，74LS20，74LS86，74LS138，74LS151 三、实验内容 1.实现一位全加器 (1) 按照组合逻辑电路的一般设计步骤，用基本门电路（74LS00，74LS86）实现 一位全加器； (2) 用1片74LS138和1片74LS20实现一位全加器。 2. 设计一个监测信号灯工作状态的逻辑电路，每一组信号灯由红、黄、绿三盏构成，仅有红灯R亮、仅有绿灯G亮、黄灯Y和绿灯G同时亮为正常工作状态，其余为故障状态。故障状态时要发出报警信号。要求用74LS151实现。 (1) 逻辑抽象。红黄绿三盏信号灯的状态为输入变量，分别用R、Y、G表示，并规定灯亮时为1，灭时为0；故障信号为输出变量，用Z表示，并规定正常工作状态下Z为0，发生故障时Z为1； (2) 列真值表于表3-1；

(3) 根据真值表写出用最小项表示的Z的逻辑表达式； (4) 按照逻辑表达式进行电路连接，画出电路连接图，并对电路进行测试。 3. 设计并实现实验指导书中四、3的电话程控系统（选作） 四、实验报告 1.实验预习 (1) 熟练掌握组合逻辑电路的一般设计步骤； (2) 了解74LS00，74LS20，74LS86，74LS138，74LS151的功能表，引脚图和使用注意事项，熟练掌握使用它们实现逻辑函数的方法； (3) 完成实验的预习报告，包括：实验目的、试验设备、布置的实验内容及步骤、原始数据记录表格及设计电路。 2. 实验及数据处理 (1) 根据布置的实验内容认真完成实验中的各项任务，仔细观察实验中的各种现象并加以分析； (2) 完成真值表，记录实验数据并进行分析。 3. 思考题 (1) 3-8线译码器74LS138在正常工作状态下，输入011 ABC 时，哪一个译码输出端为有效电平？由此说明A、B、C中哪一个为高位输入端？ (2) 若用74LS138译码器实现数据分配器，应选择74LS138的哪个引脚作为数据分配器的数据输入端？ 4.实验的注意事项及主要经验教训

实验二 时序逻辑电路的设计[1]

实验二 时序逻辑电路的设计 一、实验目的： 1、 掌握时序逻辑电路的分析方法。 2、 掌握VHDL 设计常用时序逻辑电路的方法。 3、 掌握时序逻辑电路的测试方法。 4、 掌握层次电路设计方法。 5、 理解时序逻辑电路的特点。 二、实验的硬件要求： 1、 EDA/SOPC 实验箱。 2、 计算机。 三、实验原理 1、时序逻辑电路的定义 数字逻辑电路可分为两类：组合逻辑电路和时序逻辑电路。组合逻辑电路中不包含记忆单元（触发器、锁存器等），主要由逻辑门电路构成，电路在任何时刻的输出只和当前时刻的输入有关，而与以前的输入无关。时序电路则是指包含了记忆单元的逻辑电路，其输出不仅跟当前电路的输入有关，还和输入信号作用前电路的状态有关。 2、同步时序逻辑电路的设计方法 同步时序逻辑电路的设计是分析的逆过程,其任务是根据实际逻辑问题的要求，设计出能实现给定逻辑功能的电路。同步时序电路的设计过程： （1）根据给定的逻辑功能建立原始状态图和原始状态表。 ①明确电路的输入条件和相应的输出要求，分别确定输入变量和输出变量的数目和符号； ②找出所有可能的状态和状态转换之间的关系； ③根据原始状态图建立原始状态表； （2）状态化简---求出最简状态图。 合并等价状态，消去多余状态的过程称为状态化简。 等价状态：在相同的输入下有相同的输出，并转换到同一个次态去的两个状态称为等价状态。 （3）状态编码（状态分配）。 给每个状态赋以二进制代码的过程。 根据状态数确定触发器的个数，n n M 221-≤∠（M 为状态数；n 为触发器的个数）。 （4）选择触发器的类型。 （5）求出电路的激励方程和输出方程。 （6）画出逻辑图并检查自启动能力。 3、时序逻辑电路的特点及设计时的注意事项 ①时序逻辑电路与组合逻辑电路相比，输出会延时一个时钟周期。 ②时序逻辑电路一般容易消除“毛刺”。 ③用VHDL 描述时序逻辑电路时，一般只需将时钟信号和异步控制（如异步复位）信号作为敏感信号。

实验三组合逻辑电路multisim仿真设计

实验四组合逻辑电路Multisim仿真设计 一、实验目的 1、掌握组合逻辑电路的特点 2、利用逻辑转换仪对组合逻辑电路进行分析与设计 二、实验原理 组合逻辑电路是一种重要的数字逻辑电路：特点是任何时候的输出仅仅取决于同一时刻的输入信号的取值组合。 根据电路确定功能，是分析组合逻辑电路的过程，其步骤如下：组合逻辑电路→推导→逻辑表达式→化简→最简表达式→列表→真值表→分析→确定电路功能。 根据要求求解电路，是设计组合逻辑电路的过程，其步骤如下：问题提出→分析→真值表→归纳→逻辑表达式→化简变换→逻辑图。 逻辑转换仪是Multisim中常用的数字逻辑电路分析和设计仪器。 三、仿真例题 1、利用逻辑转换仪对已知逻辑电路进行分析 电路图如下： 图待分析逻辑电路 分析结果如下：

图 逻辑分析仪输出结果 四、思考题 1、设计一个四人表决电路，即如果3人或3人以上同意，则通过；否则被否决。用与非门实现。 解：用ABCD 分别表示四人的表决结果，1表示同意，0表示不同意。则利用逻辑分析仪可以输入如下真值表，并得到如下表达式： L=ACD+ABD+ABC+BCD 图 逻辑分析仪得到的真值表和表达式 得到如下电路图： A B C 14 11 13 1 12 3 210 9 68754图 利用逻辑分析仪得到的与非门设计的表决电路 2、利用逻辑转换仪对下图所示电路进行分析。

XLC1 A B U1A 74LS04D U1B 74LS04D U1C 74LS04D U2A 74LS00D U2B 74LS00D 2 U3A 74LS10D U3B 74LS10D 1 4 3 6 5 7 8 9 10 图 待分析的逻辑电路 解：通过逻辑分析仪可以得到如下结果： 图 逻辑分析仪输出结果 得到逻辑表达式为：L AC BC ABC =++

时序逻辑电路实验报告

时序逻辑实验报告（时序逻辑实验报告1）。实验目的1。掌握同步计数器的设计方法和测试方法。2掌握常用积分计数器的逻辑功能和使用方法。第二，lshd数字信号盒。该计数器不仅可用于计数，还可用于分频、定时和数字运算。在实际工程应用中，很少使用小型触发器构成计数器，而直接使用中型集成计数器。2（1）四位二进制计数器74ls161?74lsl61是具有同步设置和异步清除功能的4位二进制加法计数器。其功能表如下表所示。74ls163是一个4位二进制加法计数器，具有同步设置和同步清除功能。其他函数与74lsl61相同，区别在于删除是同步的。此图显示两个管脚的外部示意图。表74lsl61功能表3。应用集成计数器实现了正常情况下的任意一种计数器。任何玛丽计数器的结构都可以分为三种类型。第一种类型是由触发器组成的简单计数器。第二种类型由一个集成的二进制计数器组成。第三种类型是移位寄存器，它由移位寄存器组成。在第一类中，您可以使用顺序逻辑电路进行设计。在第二类中，当计数器的模数m较小时，可以通过积分计数器来实现。当m较大时，可以通过级联多个计数器来实现。实现方法有两种：反馈设置法和反馈清除法。第三种类型是移位寄存器计数器，它由移位寄存器

组成。4实验电路：十进制计数器同步清除法、同步设定法、六边形回路输出、六边形分频电路图74ls161外部引脚图4。实验内容及步骤?1。综合计数器实验?根据电路图，使用介质集成计数器74ls163和“与非门74ls00”连接十进制计数器的同步设置或同步清零，输出连接到数码管或LED。然后以单个脉冲作为触发输入，观察数码管或发光二极管的变化，记录电路的计数过程和状态转换规律。根据电路图，用D触发器74ls7474构成一个六边形扭环计数器，输出端还连接到数码管或发光二极管上。然后用单个脉冲作为触发输入，观察数码管或LED的变化，记录电路计数过程和状态转换规律。注意观察电路是否能自动启动，否则不能将电路设置为有效状态。接下来，使用D触发器74ls7474形成自启动六边形扭环计数器，并重复上述操作。2分频实验根据实验原理图，由74ls163和74ls00组成方波输出六分频电路。选择合适的时钟输入方式和频率，用双轨示波器观察并记录时钟和分频输出信号的时序波形。5实验结果及数据分析1。同步清除十进制数加一。状态转换过程如下：分频实验成功实现了六频输出，输出波形为跟随：。实验总结和改进实验比较成功。通过这次测试，掌握了同步计数器的设计方法和

东南大学数字电路实验第4章时序逻辑电路

东南大学电工电子实验中心 实验报告 课程名称：数字逻辑电路设计实践 第 4 次实验 实验名称：基本时序逻辑电路 院（系）：信息科学与工程学院专业：信息工程姓名：学号： 实验室: 实验组别： 同组人员：无实验时间： 评定成绩：审阅教师：

时序逻辑电路 一、实验目的 1.掌握时序逻辑电路的一般设计过程； 2.掌握时序逻辑电路的时延分析方法，了解时序电路对时钟信号相关参数的基本要求； 3.掌握时序逻辑电路的基本调试方法； 4.熟练使用示波器和逻辑分析仪观察波形图，并会使用逻辑分析仪做状态分析。 二、实验原理 1.时序逻辑电路的特点（与组合电路的区别）： ——具有记忆功能，任一时刻的输出信号不仅取决于当时的输出信号，而且还取决于电路原来的值，或者说还与以前的输入有关。 2.时序逻辑电路的基本单元——触发器（本实验中只用到D触发器） 触发器实现状态机（流水灯中用到） 3.时序电路中的时钟 1)同步和异步（一般都是同步，但实现一些任意模的计数器时要异步控制时钟端） 2)时钟产生电路（电容的充放电）：在内容3中的32768Hz的方波信号需要自己通过 电路产生，就是用到此原理。 4.常用时序功能块 1)计数器（74161） a)任意进制的同步计数器：异步清零；同步置零；同步置数；级联 b)序列发生器 ——通过与组合逻辑电路配合实现（计数器不必考虑自启动） 2)移位寄存器（74194） a)计数器（一定注意能否自启动） b)序列发生器（还是要注意分析能否自启动） 三、实验内容 1.广告流水灯 a.实验要求 用触发器、组合函数器件和门电路设计一个广告流水灯，该流水等由8个LED组成，工作时始终为1暗7亮，且这一个暗灯循环右移。 ①写出设计过程，画出设计的逻辑电路图，按图搭接电路。 ②将单脉冲加到系统时钟端，静态验证实验电路。 ③将TTL连续脉冲信号加到系统时钟端，用示波器和逻辑分析仪观察并记录时钟脉冲 CLK、触发器的输出端Q2、Q1、Q0和8个LED上的波形。 b．实验数据 ①设计电路。 1）问题分析 流水灯的1暗7亮对应8个状态，故可采用3个触发器实现；而且题目要求输出8个信号控制8个灯的亮暗，故可以把3个触发器的输出加到3-8译码器的控制端，对应的8个译码器输出端信号控制8个灯的亮暗。

数字电路 时序逻辑电路——计数器实验实验报告

肇 庆 学 院 电子信息与机电工程 学院 数字电路 课 实验报告 12电气(1) 班姓名 王园园 学号 2 实验日期2014年5 月26 日 实验合作者:李俊杰 老师评定 实验题目:时序逻辑电路——计数器实验 一、实验目的 (一)掌握由集成触发器构成计数器的方法。 (二)熟悉中规模集成计数器74LS161计数器的逻辑功能及使用方法。 (三)学习中规模集成计数器74LS192计数器的逻辑功能及使用方法。 (四)学习计数器清零端与置数端的功能、同步与异步的概念。 二、实验仪器: DZX-1型电子学综合实验装置 UT52万用表 芯片74LS00 74LS161 74LS192 三、实验内容 图5-1 74LS161构成N 进制计数器目标电路图 图5-2 74LS161引脚排列图 输入 输出 CR CP LD CT P CT T D 3D 2D 1D 0 n n n n Q Q Q Q 0123 C0 0 x x x x x 0 0 0 0 1 0 x x d 3d 2d 1d 0 d 3d 2d 1d 0 CO= CT T Q Q Q Q n n n 123 1 1 1 1 x 计数 CO=n n n n Q Q Q Q 0123 1 x 1 0 x x 保持 CO= CT T Q Q Q Q n n n 123 1 x 1 x x 保持 用十六进制同步加法计数器74LS161构成N 进制计数器的设计(异步清零,同步置数)

1.按图5-1接好。从CP端输入时钟脉冲。 2.将M端接高电平,并把计数结果记录下来。如下表5-2 3.将M端接低电平,并把计数结果记录下来。 4.如果将清零端与置数端接线交换,重复2、3步骤,计数器的N分别等于多少？ 答:2,3步骤N都为16 接线交换后,LD=1输入无效。加法计数器计数溢出后CO=1 => CR=0触发异步清零,然后CO=0 => CR=1,计数器重新从零开始加法计数,所以N=15