西工大数电实验报告

计数器及其应用

班级：10031101班 学号：2011302645 姓名： 王康

同组成员：肖辉（2011302647）

一、 实验目的

1. 熟悉常用中规模计数器的逻辑功能。

2. 掌握二进制计数器和十进制计数器的工作原理和使用方法。

3. 运用集成计数器构成1/N 分频器。

二、 实验设备

数字电路试验箱、函数信号发生器、数字双踪示波器、74LS90

三、 实验原理

计数是一种最简单基本运算，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时兼有分频功能。计数器按计数进制有：二进制计数器，十进制计数器和任意进制计数器；按计数单元中触发器所接收计数脉冲和翻转顺序分有：异步计数器，同步计数器；按计数功能分有：加法计数器，减法计数器，可逆（双向）计数器等。

目前，TTL 和CMOS 电路中计数器的种类很多，大多数都具有清零和预置功能，使用者根据器件手册就能正确地运用这些器件。实验中用到异步清零二-五-十进制异步计数器74LS90。

74LS90是一块二-五-十进制异步计数器，外形为双列直插，引脚排列如图（1）所示，逻辑符号如图（2）所示，图中的NC 表示此脚为空脚，不接线，它由四个主从JK 触发器和一些附加门电路组成，其中一个触发器构成一位二进制计数器；另三个触发器构成异步五进制计数器。在74LS90计数器电路中，设有专用置“0”端

)1(0R 、

)

2(0R 和置“9”端

)

1(9S 、

)

2(9S 。其中

)

1(0R 、

)

2(0R 为两个异步清零端，

)1(9S 、

)

2(9S 为两个异步置9端，CP1、CP2为两个

时钟输入端，Q0~Q3为计数输出端，74LS90的功能表见表（1），由此可知：当R1=R2=S1=S2=0时，时钟从CP1引入，Q0输出为二进制；时钟从CP2引入，Q3输出为五进制；时钟从CP1引入，而Q0接CP2 ，即二进制的输出

与五进制的输入相连，则Q3Q2Q1Q0输出为十进制（8421BCD码）；时钟从CP2引入，而Q3接CP1 ，即五进制的输出与二进制的输入相连，则Q0Q1Q2Q3输出为十进制（5421BCD码）。

图（1）

图（2）

表（1）

四、实验内容

1.用74LS90实现十进制；

2.用74LS90实现六进制；

3.用74LS90实现0-2-4-6-8-1-3-5-7-9循环显示。

五、实验结果

1.用74LS90实现十进制, 电路图如下:

真值表如下：

2.用74LS90实现六进制, 采用异步置0法，电路图如下：

真值表如下：

3.用74LS90实现0-2-4-6-8-1-3-5-7-9循环显示，设计步骤如下：

a)列真值表，得如下图所示逻辑关系:

分析知，只要将5421BCD输出的0Q移到末端即可实现所需序列

故将CP1接3Q，CP2接输入方波信号

b)则电路图如下：

六、实验收获

本次实验，通过对计数器工作过程的探索，基本上了解了计数器的工作原理，以及74LS90的数字特点，让我更进一步掌握了如何做好数字电路实验，也让我认识到自身理论知识的不足和实践能力的差距，以及对理论结合实践的科学方法有了更深刻理解。

西工大2016数电实验报告1

实验1 TTL集成门电路逻辑变换 一、实验目的 （1）掌握各种TTL门电路的逻辑功能。 （2）掌握验证逻辑门电路功能的方法。 （3）掌握空闲输入端的处理方法。 二、实验设备 （1）数字电路实验箱 （2） 74LS00集成门电路 三、实验原理 门电路是数字逻辑电路的基本组成单元，门电路按逻辑功能可分为与门、或门、非门及与非门、或非门、异或门等。按电路结构组成的不同，可分为分立元件门电路、CMOS集成门电路、TTL集成门电路等。集成门电路通常封装在集成芯片内，一般有双列直插和表面贴装两种封装形式。实验中常用的封装形式为双列直插式。每个集成电路都有自己的代号，与代号对应的名称形象地说明了集成电路的用途。如74LS00是二输入端四与非门，它说明了这个集成电路中包含了四个二输入端的与非门。 四、实验内容 （1）测试74LS00四个与非门逻辑功能是否正常。用MULTISIM软件仿真之后，搭接实际电路图测试。 （2）用与非门实现“与”逻辑，用MULTISIM软件仿真之后，搭接实际电路图测试。

（3）用与非门实现“或”逻辑，用MULTISIM软件仿真之后，搭接实际电路图测试。 （4）用与非门实现“异或”逻辑，用MULTISIM软件仿真之后，搭接实际电路图测试。

五、实验结果 通过计算机仿真和搭建实际的电路图可得如下的真值表。 （1）测试74LS00四个与非门逻辑功能

（2）用与非门实现“与”逻辑 （3）用与非门实现“或”逻辑

（4）用与非门实现“异或”逻辑 思考题:用与非门实现 Y=AB+AC+BC,创建逻辑测试电路,记录测试真值表. (做了的同学请将电路图和真值表记在实验报告中.) （1）电路图如下：

西工大_数电实验_第四次实验_实验报告

数电实验4 一.实验目的 熟悉用仿真法研究数字电路实验的过程,实现一个彩灯控制电路。 熟练使用VHDL语言 二.实验设备 1.Quartus开发环境 2.ED0开发板 三.实验内容 1、彩灯控制电路要求控制4个彩灯； 2、两个控制信号： K1K0= 00 灯全灭 01 右移，循环显示 10 左移，循环显示 11 灯全亮 3.彩灯正常工作的同时，四个七段数码管循环显示第一个同学的学号后四位一秒，第二个同学的学号后四位一秒，全黑一秒。 四.实验原理 1.彩灯控制电路的程序如下： LIBRARY IEEE; USE IEEE.std_logic_1164.ALL; USE IEEE.std_logic_ARITH.ALL; USE IEEE.std_logic_UNSIGNED.ALL; ENTITY led IS port( clk:in std_logic; data_in:IN STD_LOGIC_VECTOR(1 DOWNTO 0); data_out:out std_logic_vector(3 downto 0); data_out1,data_out2,data_out3,data_out4:out std_logic_vector(6 downto 0)); END led; ARCHITECTURE control OF led IS CONSTANT m : INTEGER:= 25000000; BEGIN PROCESS(data_in,clk) V ARIABLE cout : INTEGER:=0; V ARIABLE i : INTEGER:=0; BEGIN IF clk'EVENT AND clk='1' THEN cout:=cout+1; --计数器+1 i:=i+1; --计数器+1

数电实验报告：实验4-计数器及应用161

广东海洋大学学生实验报告书（学生用表） 实验名称 课程名称 课程号 学院(系) 专业 班级 学生姓名 学号 实验地点 实验日期 实验4 计数器及其应用 一、实验目的 1、熟悉中规模集成计数器的逻辑功能及使用方法 2、掌握用74LS161构成计数器的方法 3、熟悉中规模集成计数器应用 二、实验原理 计数器是典型的时序逻辑电路，它是用来累计和记忆输入脉冲的个数．计数是数字系统中很重要的基本操作，集成计数器是最广泛应用的逻辑部件之一。计数器种类较多，按构成计数器中的多触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器；根据计数制的不同，可分为二进制计数器、十进制计数器和任意进制计数器；根据计数的增减趋势，又分为加法、减法和可逆计数器。还有可预置数和可编程序功能计数器等。本实验主要研究中规模十进制计数器74LS161的功能及应用。 1、中规模集成计数器 74LS161 是四位二进制可预置同步计数器，由于它采用4 个主从JK 触发器作为记忆单元，故又称为四位二进制同步计数器，其集成芯片管脚如图1所示： 管脚符号说明：电源正端Vcc ，接+5V ；异步置零（复位）端Rd ；时钟脉冲CP ；预置数控制端 A 、B 、C 、D ；数据输出端 QA 、QB 、QC 、QD ；进位输出端 RCO ：使能端EP ，ET ；预置端 LD ； 图1 74LS161 管脚图 GDOU-B-11-112

该计数器由于内部采用了快速进位电路，所以具有较高的计数速度。各触发器翻转是靠时钟脉冲信号的正跳变上升沿来完成的。时钟脉冲每正跳变一次，计数器内各触发器就同时翻转一次，74LS161的功能表如表1所示： 表1 74LS161 逻辑功能表 2、实现任意进制计数器 由于74LS161的计数容量为16，即计16个脉冲，发生一次进位，所以可以用它构成16进制以内的各进制计数器，实现的方法有两种：置零法（复位法）和置数法（置位法）。 (1) 用复位法获得任意进制计数器假定已有N进制计数器，而需要得到一个M进制计数器时，只要M＜N，用复位法使计数器计数到M时置“0”，即获得M进制计数器。 (2) 利用预置功能获M进制计数器置位法与置零法不同，它是通过给计数器重复置入某个数值的的跳越N-M个状态，从而获得M进制计数器的，如图所法。置数操作可以在电路的任何一个状态下进行。这种方法适用于有预置功能的计数器电路。图2是上述二种方法的原理示意图。 图2(a) 图2(b) 三、实验内容与步骤 1、测试74LS161的逻辑功能。 2、在熟悉74LS161逻辑功能的基础上，利用74LS161设计9进制计数器。 附图74ls00和74ls20

西工大-数电实验-第二次实验-实验报告

数电实验2 一．实验目的 1.学习并掌握硬件描述语言（VHDL 或 Verilog HDL）；熟悉门电路的逻辑功能，并用硬件描述语言实现门电路的设计。 2.熟悉中规模器件译码器的逻辑功能，用硬件描述语言实现其设计。 3.熟悉时序电路计数器的逻辑功能，用硬件描述语言实现其设计。 4.熟悉分频电路的逻辑功能，并用硬件描述语言实现其设计。 二.实验设备 1.Quartus开发环境 2.ED0开发板 三.实验内容 要求1：编写一个异或门逻辑电路，编译程序如下。 1）用 QuartusII 波形仿真验证； 2）下载到DE0 开发板验证。 要求2：编写一个将二进制码转换成 0-F 的七段码译码器。 1）用 QuartusII 波形仿真验证； 2）下载到 DE0 开发板，利用开发板上的数码管验证。 要求3：编写一个计数器。 1）用QuartusII 波形仿真验证； 2）下载到 DE0 开发板验证。 要求4：编写一个能实现占空比 50%的 5M 和50M 分频器即两个输出，输出信号频率分别为 10Hz 和 1Hz。 1）下载到 DE0 开发板验证。（提示：利用 DE0 板上已有的 50M 晶振作为输入信号，通过开发板上两个的 LED 灯观察输出信号）。 2）电路框图如下： 扩展内容：利用已经实现的 VHDL 模块文件，采用原理图方法，实现 0-F 计数自动循环显示，频率 10Hz。（提示：如何将 VHDL 模块文件在逻辑原理图中应用，参考参考内容 5） 四.实验原理 1.实验1实现异或门逻辑电路，VHDL源代码如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;

数电实验报告1-数电实验报告实验一

实验一门电路逻辑功能及测试 一、实验目得 1、熟悉门电路逻辑功能。 2、熟悉数字电路学习机及示波器使用方法。 二、实验仪器及材料 1、双踪示波器 2、器件 ７4LＳ00 二输入端四与非门２片 7４ＬS20 四输入端双与非门1片 ７４ＬS8６二输入端四异或门1片 74LS０4 六反相器1片 三、预习要求 1、复习门电路工作原理相应逻辑表达示。 2、熟悉所有集成电路得引线位置及各引线用途。 ３、了解双踪示波器使用方法。 四、实验内容 实验前按学习机使用说明先检查学习机就是否正常,然后选择实验用得集成电路，按自己设计得实验接线图接好连线,特别注意Vcc及地线不能接错。线接好后经实验指导教师检查无误方可通电。试验中改动接线须先断开电源,接好线后在通电实验。 1、测试门电路逻辑功能。 （1）选用双输入与非门74ＬＳ20一只，插入面包板,按图 连接电路,输入端接S1~Ｓ4(电平开关输入插口),输 出端接电平显示发光二极管(D1～D８任意一个）。 （2)将电平开关按表1、1置位,分别测出电压及逻辑状态。(表1、１)

2、异或门逻辑功能测试 (1)选二输入四异或门电路74LS86,按图接线,输入端１﹑2﹑4﹑5接电平开关,输出端Ａ﹑B﹑Ｙ接电平显示发光二极管。 (2)将电平开关按表1、２置位，将结果填入表中。 表1、2 3、逻辑电路得逻辑关系

(1)选用四二输入与非门74LS0０一只,插入面包板，实验电路自拟。将输入输出逻辑关系分 别填入表1、3﹑表1、4。 (２）写出上面两个电路得逻辑表达式。 表1、３ Y=A ⊕B 表1、4 Y=A ⊕B Ｚ=AB 4、逻辑门传输延迟时间得测量 用六反相器(非门)按图1、5接线,输80KHz 连续脉冲,用双踪示波器测输入，输出相位差,计算每个门得平均传输延迟时间得ｔｐd 值 : tpd ＝０、２μｓ/6=1/30μｓ 5、利用与非门控制输出。 选用四二输入与非门74LS00一只,插入面包板，输入接任一电平开关，用示波器观察Ｓ对输出脉冲得控制作用: 一端接高有效得脉冲信号,另一端接控制信号。只有控制信号端为高电平时,脉冲信号才能通过。这就就是与非门对脉冲得控制作用。 6.用与非门组成其她门电路并测试验证 (1)组成或非门。 用一片二输入端与非门组成或非门 Y = Ａ+ B = A ? Ｂ 画出电路图,测试并填表1、5 中。 表1、5 图如下： （2）组成异或门 ① 将异或门表达式转化为与非门表达式。 A ⊕B=｛[(ＡＡ)＇B]'［Ａ( B Ｂ）＇]}＇ ② 画出逻辑电路图。 ③ 测试并填表1、6。表1、6

数电实验实验报告

数字电路实验报告

实验一 组合逻辑电路分析 一．试验用集成电路引脚图 74LS00集成电路 74LS20集成电路 四2输入与非门 双4输入与非门 二．实验内容 1.实验一 自拟表格并记录: 2.实验二 密码锁的开锁条件是：拨对密码，钥匙插入锁眼将电源接通，当两个条件同时满足时，开锁信号为“1”，将锁打开。否则，报警信号为“1”，则接通警铃。试分析密码锁的密码ABCD 是什么？ X1 2.5 V A B C D 示灯：灯亮表示“1”，灯灭表示“0” ABCD 按逻辑开关，“1”表示高电平，“0”表示低电平

ABCD 接逻辑电平开关。 最简表达式为：X1=AB ’C ’D 密码为： 1001 A B C D X1 X2 A B C D X1 X2 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 1 0 1 1 0 0 1 1 0 0 0 1 0 0 1 1 0 1 0 0 1 0 0 1 1 0 1 1 0 1 1 0 1 0 1 0 0 0 1 1 1 0 0 0 1 0 1 0 1 0 1 1 1 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 1 0 1 1 1 1 1 1 1 1 1 三.实验体会： 1.分析组合逻辑电路时，可以通过逻辑表达式，电路图和真值表之间的相互转换来到达实验所要求的目的。 2.这次试验比较简单，熟悉了一些简单的组合逻辑电路和芯片 ，和使用仿真软件来设计和构造逻辑电路来求解。 实验二 组合逻辑实验（一） 半加器和全加器 一．实验目的 1. 熟悉用门电路设计组合电路的原理和方法步骤 二．预习内容 1. 复习用门电路设计组合逻辑电路的原理和方法步骤。 2. 复习二进制数的运算。 3. 用“与非门”设计半加器的逻辑图。 4. 完成用“异或门”、“与或非”门、“与 非”门设计全加器的逻辑图。 5. 完成用“异或”门设计的3变量判奇 电路的原理图。 三．元 件参考 U1A 74LS00D U1B 74LS00D U1C 74LS00D U1D 74LS00D U2A 74LS00D U2B 74LS00D U2C 74LS00D U3A 74LS20D X1 2.5 V X2 2.5 V VCC 5V A Ｂ Ｃ D

数电实验实验报告(Quartus)数码管循环显示

实验10 1、结果：同时显示012345 代码： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY sweep IS PORT( clk,clr:IN STD_LOGIC; --clk输入时钟；clr状态清零 a:OUT STD_LOGIC_VECTOR (6 DOWNTO 0); --输出数码管相同段 sweep:OUT STD_LOGIC_VECTOR (5 DOWNTO 0) --输出cat（数码管选通控制信号）端); END sweep; ARCHITECTURE sweep_arch OF sweep IS SIGNAL sweep_arc:STD_LOGIC_VECTOR (5 DOWNTO 0); --声明内部信号（选通控制信号）SIGNAL b:STD_LOGIC_VECTOR (6 DOWNTO 0); --声明内部信号（相同段信号） BEGIN PROCESS(sweep_arc) BEGIN IF (clk'event and clk='1') THEN IF clr='0' THEN --状态清零 sweep_arc <="011111" ; b <="0000000"; ELSE case sweep_arc IS --选通控制信号 WHEN"011111" => sweep_arc <="111110"; WHEN"111110" => sweep_arc <="111101"; WHEN"111101" => sweep_arc <="111011"; WHEN"111011" => sweep_arc <="110111"; WHEN"110111" => sweep_arc <="101111"; WHEN"101111" => sweep_arc <="011111"; WHEN OTHERS => sweep_arc <="011111"; END CASE; CASE sweep_arc IS --相同段信号 WHEN"011111" => b <="1011011"; WHEN"101111" => b <="0110011"; WHEN"110111" => b <="1111001"; WHEN"111011" => b <="1101101"; WHEN"111101" => b <="0110000"; WHEN"111110" => b <="1111110";

数电实验报告

班级：姓名: 学号： 实验报告（一）TTL集成逻辑门的逻辑功能与参数测试1．测试TTL集成与非门74LS20的逻辑功能，测试结果记录如下表： 输入输出 An Bn Cn Dn Yn 1 1 1 1 0 1 1 1 1 0 1 1 1 1 0 1 1 1 1 0 2. 74LS20主要参数的测试 I CCL （mA） I CCH （mA） I il (mA) I OL （mA） N O= iL OL I I 3. 电压传输特性测试 V i(V) 0 0.4 0.7 0.9 1.0 1.1 1.2 1.3 1.4 2.0 3.0 4.0 … V O(V) 4.画出实测的电压传输特性曲线，并从中读出各有关参数值。

实验报告（二）CMOS 电路 1．用所给的集成电路（CD4007）实现F=ABC ,将实验结果填入真值表中，并测出高、低电平（真值表自拟，测试步骤自拟）。 2. 用所给的集成电路实现F=C B A ++（真值表自拟，测试步骤自拟）。 3. 用所给的集成电路，构成图2-2反相器。 （a ）测最大灌电流I OL (V OL =0.1V ,接通图2-2中的虚线框①)。 （b ）测最大拉电流I OH (V OH =4.9V,断开虚线框①，接通虚线框②。 4. 构成如图2-3所示的反相器，测最大灌电流I OL 。

实验报告（三）组合逻辑电路实验分析与设计(1) 写出由与非门组成的半加器电路的逻辑表达式 (2) 根据表达式列出真值表，并画出卡诺图判断能否简化 A B Z1 Z2 Z3 S C 0 0 0 1 1 0 1 1 实验： 1.测试由与非门组成的半加器电路的逻辑功能 A B S C 0 0 0 1 1 0 1 1 2.测试用异或门74LS86和与非门74LS00组成的半加器的逻辑功能 A B S C 0 0 0 1 1 0 1 1

数电实验报告之集成触发器

数字逻辑与数字系统设计实验报告 ——D、JK触发器与广告流水灯异步时序电路 VHDL语言仿真 学院电子工程学院 班级卓越001012班 学号00101201 姓名冉艳伟 实验时间2012.4.20

一．实验目的 1.了解集成触发器的工作原理。 2.对Quartus II 软件使用操作有初步的了解，能用该软件进行简单的VHDL语言编程与功能仿真 3、掌握VHDL设计实体的基本结构及文字规则。 二．实验仪器 1.计算机一台 2.万用表一块 3.直流稳压电源一台 4.数字电路实验板一台（含cyclone—II FPGA芯片） 5.数据下载线，JTAG连接线若干 三．实验内容 用VHDL代码输入的方法设计以下三个电路功能，并进行全程编译，执行功能和时序仿真。 1.用VHDL语言描述D触发器功能。 2.用VHDL语言描述JK触发器功能。 3.用VHDL语言描述以下功能： 用双D触发器74LS74和与非门74LS00设计一个广告流水灯同步时序电路，广告流水灯有四个灯，这四个灯始终是一暗三明且暗灯循环右移，其状态图如图5-11所示，图中¤表示灯亮，◎表示灯暗。

四．实验数据记录与处理 1. D触发器 1）VHDL语言 library ieee; use ieee.std_logic_1164.all; entity Dflipflop is port(D,clock :in std_logic; Q :out std_logic); end Dflipflop; architecture behavior of Dflipflop is begin Process (clock) begin if clock'event and clock='1' then Q<=D; end if; end process; end behavior;

数电实验报告(含实验内容)

数电实验报告(含实验内容) 班级：专业：姓名：学号：实验一用与非门构成逻辑电路 一、实验目的 1、熟练掌握逻辑电路的连接并学会逻辑电路的分析方法 2、熟练掌握逻辑门电路间的功能变换和测试电路的逻辑功能 二、实验设备及器材 KHD-2 实验台 集成 4 输入2 与非门74LS20 集成 2 输入4 与非门74LS00 或CC4011 三、实验原理 本实验用的逻辑图如图 2-1 所示 图1-1 图1-1 四、实验内容及步骤 1、用与非门实现图1-1电路，测试其逻辑功能，将结果填入表1-1中，并说明该电路的逻辑功能。 2、用与非门实现图1-1电路，测试其逻辑功能，将结果填入表1-2中，并说明该电路的逻辑功能。 3、用与非门实现以下逻辑函数式，测试其逻辑功能，

将结果填入表1-3中。 Y(A,B,C)=A’B+B’C+AC 班级：专业：姓名：学号：五、实验预习要求 1、进一步熟悉 74LS00、74LS20 和CC4011 的管脚引线 2、分析图 1-1 (a)、的逻辑功能，写出逻辑函数表达式，并作出真值表。 六、实验报告 1、将实验数据整理后填入相关的表格中 2、分别说明各逻辑电路图所实现的逻辑功能 A B C Z A B C Y 表1-1 表1-2 A B C Y 表1-3 班级：专业：姓名：学号：实验二组合逻辑电路的设计与测试 一、实验目的 1、掌握组合逻辑电路的设计与测试方法 2、进一步熟悉常用集成门电路的逻辑功能及使用 二、实验设备及器材 KHD-2 实验台 4 输入2 与非门74LS20 2 输入4 与非门74LS00 或CC4011

三、实验原理 使用中、小规模集成电路来设计组合电路是最常见的逻辑电路的设计方式。设计组合电路的一般步骤如图2-1 所示。 图 2-1 组合逻辑电路设计流程图 根据设计任务的要求建立输入、输出变量，并列出真值表。然后用逻辑代数或卡诺图化简法求出简化的逻辑表达式。并按实际选用逻辑门的类型修改逻辑表达式。根据简化后的逻辑表达，画出逻辑图，用标准器件构成逻辑电路。最后，用实验来验证设计的正确性。 四、实验内容及步骤 1、用与非门设计一个数码转换电路，将一个三位二进制码转换成3 位格雷码。即当输入信号为三位二进制代码时其输出为相应的3 位格雷码。要求： 1）分析逻辑功能，作出真值表，写出逻辑表达式。 班级：专业：姓名：学号： 2）简化逻辑表达式，画出逻辑图 3）按逻辑图连接逻辑电路并测试其逻辑功能。 2、用与非门设计一个一位的数值比较器，即比较两个1 位的二进制数A、B 的大小，假定当A>B 时，1 号灯亮，AB 时，1 号灯亮，A

西工大数字电路实验报告——实验六

实验六：计数器及其应用 一． 实验目的： 1. 熟悉常用中规模计数器的逻辑功能。 2. 掌握时序电路一般设计方法。 3. 能够应用时序电路解决实际问题。 二． 实验设备： 数字电路试验箱，数字双踪示波器，函数信号发生器，74LS161，,74LS00及Multisim 仿真软件。 三． 实验原理： 计数是一种最简单基本运算，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时兼有分频功能。计数器按计数进制有：二进制计数器，十进制计数器和任意进制计数器；按计数单元中触发器所接收计数脉冲和翻转顺序分有：异步计数器，同步计数器；按计数功能分有：加法计数器，减法计数器，可逆（双向）计数器等。 目前，TTL 和CMOS 电路中计数器的种类很多，大多数都具有清零和预置功能，使用者根据器件手册就能正确地运用这些器件。实验中用到异步清零同步置数四位二进制计数器74LS161。 74LS161为异步清零计数器，即端输入低电平，不受CP 控制，输出端立即全部为“0”。74LS161具有同步置数功能，在端无效时，端输入低电平，在时钟共同作用下，CP 上跳后计数器状态等于预置输入 ， 即同步预置功能。和都无效，T 或P 任意一个为低电平，计数器处于保持状态，即输出状态不变。只有四个控制输入都为高电平，计数器才实现16加法计数。74LS161引脚排列如图（1）所示，表（1）为它的功能表。 图（1） r C r C D L 3210D D D D r C D L

1 0 ↑ D C B A 1 0 1 0 1 1 1 ↑ 表（1） 四．实验内容： 1.用74LS161和74LS00实现两种置数方式的十进制计数。 (1)异步置数法： 利用芯片的预置功能，可以实现M=10进制计数器，M=16-N=10，其中N=6(二 进制为0110)为预置数。将0110送到输入端D3D2D1D0，计数器开始从0110 开始计数，在CP脉冲下一直计数到1111，此时，从进位端Qc输出1，经 非门送到Ld端，呈置数状态。还可以将D3D2D1D0全部接地，当输出值为 1001(十进制的9)时，两个输出端Q3和Q0经与非门送到Ld端，呈置数状 态。第二种方式的电路连接如下图上半部分： (2)同步清零法： 当计数器计数到1010(十进制10)的时候，Q3和Q1经与非门输出，使复位 端Cr为0，从而计数器从执行计数变为复位状态，其电路连接如上图下半 部分： 2.用74LS161和74LS00实现两种级联方式24进制计数。 因为M=24>16，所以才用两片74LS161计数器级联实现24进制计数。使第一片 计数器连接成异步置数法的10进制计数器，当Q3和Q1经与非门输出0时，

数电第一次实验报告_西工大

数电实验1 一．实验目的 1.了解掌握QuartusⅡ中原理图的设计方法 2.了解掌握ED0实验开发板的使用方法 二.实验设备 开发环境 开发板 三.实验内容 要求 1：根据参考内容，用原理图输入方法实现一位全加器。 1）用 QuartusII波形仿真验证； 2）下载到 DE0 开发板验证。 要求 2：参照参考内容，用 74138 3-8 译码器和 7400 与非门，用原理图输入方法实现一位全减器。 1）用 QuartusII 波形仿真验证； 2）下载到 DE0 开发板验证。 四.实验原理 1.实验1实现一位全加器原理图如下 Ai，Bi为两个加数，Si为全加和，Ci-1为低位的进位，Ci为向高位的进位。 2.实验2用 74138 3-8 译码器和 7400 与非门实现一位全减器原理图如下。 A0为被减数，A1为减数，Ci为来自低位的借位，CO为向高位的借位

五.实验结果 实验1： 原理图输入 波形仿真

配置针脚 在计算机上完成模拟实验之后，重新进行编译，然后将程序下载到DE0开发板上并对全加器进行验证。 验证结果无误。 实验2： 原理图输入

波形仿真

六.故障排除&实验心得 实验中，我们最大的问题就在于如何构建整个系统。整个实验都是比较基本的一些语句和一些简单门电路的综合使用。我们进一步的了解了整个系统的构建和编译过程，使我们对VHDL语句和Quartus的使用有了进一步的认识。个人认为，VHDL语言不够简洁，有些表示比较麻烦。这次实验首次让我们将数电理论运用到实践，增强了我们对于全加器和全减器的理解和运用，为我们将来的学习和工作提供了良好的基础。

数电实验报告

实验2 组合逻辑电路（半加器全加器及逻辑运算） 一、实验目的 1.掌握组合逻辑电路的功能测试。 2.验证半加器和全加器的逻辑功能。 3.学会二进制数的运算规律。 二、实验仪器及材料 1.Dais或XK实验仪一台 一台 2.万用表3片三输入端四与非门器件：3. 74LS00 1片三输入端四与或门74LS86 1 片四输入端双与或门74LS55 三、预习要求 1.预习组合逻辑电路的分析方法。 2.预习用与非门和异或门构成的半加器、全加器的工作原理。 3.学习二进制数的运算。 四、实验内容 1.组合逻辑电路功能测试。 图2－1 ⑴用2片74LS00组成图2－1所示逻辑电路。为便于接线和检查，在图中要注明芯片编号及各引脚对应的编号。 ⑵图中A、B、C接电平开关，Y1、Y2接发光管显示。

⑶按表2－1要求，改变A、B、C的状态填表并写出Y1、Y2逻辑表达式。 ⑷将运算结果与实验比较。． 表2－1 实验过程及实验图：(5) ）连线图：1

2）实验图： (6)实验总结： 用两片74ls00芯片可实现如图电路功能 2.测试用异或门（74LS86）和与非门组成的半加器的逻辑功能。根据半加器的逻辑表达式可知，半加器Y是A、B的异或，而进位Z是A、B相与，故半加器 可用一个集成异或门和二个与非门组成如图2－2。

图2－2 ⑴在实验仪上用异或门和与门接成以上电路。A、B接电平开关S，Y、Z接电平显示。 ⑵按表2－2要求改变A、B状态，填表。 表2－2 （3）实验过程及实验图： 1）管脚图：

）实验图2

）实验总结：（474LS86）和与非门可组成半加器用异或门（ 3.测试全加器的逻辑功能。 ⑴写出图2－3电路的逻辑表达式。 ⑵根据逻辑表达式列真值表。 ⑶根据真值表画逻辑函数SiCi的卡诺图。

西工大数电实验报告——计数器及其应用

计数器及其应用 班级：03051001班 学号： 姓名： 同组成员： 一、 实验目的 1. 熟悉常用中规模计数器的逻辑功能。 2. 掌握二进制计数器和十进制计数器的工作原理和使用方法。 3. 运用集成计数器构成1/N 分频器。 二、 实验设备 数字电路试验箱、函数信号发生器、数字双踪示波器、74LS90 三、 实验原理 计数是一种最简单基本运算，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时兼有分频功能。计数器按计数进制有：二进制计数器，十进制计数器和任意进制计数器；按计数单元中触发器所接收计数脉冲和翻转顺序分有：异步计数器，同步计数器；按计数功能分有：加法计数器，减法计数器，可逆（双向）计数器等。 目前，TTL 和CMOS 电路中计数器的种类很多，大多数都具有清零和预置功能，使用者根据器件手册就能正确地运用这些器件。实验中用到异步清零二-五-十进制异步计数器74LS90。 74LS90是一块二-五-十进制异步计数器，外形为双列直插，引脚排列如图（1）所示，逻辑符号如图（2）所示，图中的NC 表示此脚为空脚，不接线，它由四个主从JK 触发器和一些附加门电路组成，其中一个触发器构成一位二进制计数器；另三个触发器构成异步五进制计数器。在74LS90计数器电路中，设有专用置“0”端 ) 1(0R 、 ) 2(0R 和置“9”端 ) 1(9S 、 ) 2(9S 。其中 ) 1(0R 、 ) 2(0R 为两个异步清零端， ) 1(9S 、 ) 2(9S 为两个异步置9端，CP1、CP2为两个 时钟输入端，Q0~Q3为计数输出端，74LS90的功能表见表（1），由此可知：当R1=R2=S1=S2=0时，时钟从CP1引入，Q0输出为二进制；时钟从CP2引入，Q3输出为五进制；时钟从CP1引入，而Q0接CP2 ，即二进制的输出

数电实验报告

数字电路与逻辑设计综合实验 实验报告 课题名称：数字钟 班级：08211102班 学号：070062 班内序号：33 姓名：何慧芳

一．设计课题的任务要求 1.实验目的 1．熟练掌握VHDL 语言和QuartusII 软件的使用； 2．理解状态机的工作原理和设计方法； 3．掌握利用EDA 工具进行自顶向下的电子系统设计方法； 2.实验任务 A．基本任务：设计制作一个能显示时、分、秒的时钟 1. 可手动校对时间，能分别进行时和分的校正； 2. 12 小时（有上、下午显示）、24 小时计时制可选； B．提高要求： 1. 整点报时功能； 2. 闹铃功能，当计时到预定时间时，蜂鸣器发出闹铃信号，闹铃时间为5 秒，可 提前终止闹铃； 3. 自拟其它功能。 3.实验器材 1．计算机； 2．示波器； 3．直流稳压电源； 4．万用表； 5．EDA 开发板及相应元器件。 二．系统设计（设计思路、总体框图、分块设计） 1.设计思路 数字钟是一个将“时”、“分”、“秒”显示于人的视觉器官的计时装置。它的计时周期为24小时，显示满刻度为23 时59 分59 秒；或者计时周期为12 小时并配有上下午指示，显示满刻度为12 时59 分59 秒；另外还应有校时功能和报时功能。 电路由晶体振荡器、时钟计数器、译码驱动电路和数字显示电路以及时间调整电路组成。其中，时钟计数器、译码驱动电路及时间调整电路由CPLD 设计完成，晶体振荡器负责给CPLD 提供所需的高频时钟脉冲信号。

1、晶体振荡器 晶体振荡器的作用是产生时间标准信号。数字钟的精度，主要取决于时间标准信号的频率及其稳定度。因此，一般采用石英晶体振荡器经过分频得到这一信号。也可采用由门电路或555 定时器构成的多谐振荡器作为时间标准信号源。 2、计数器 有了时间标准“秒”信号后，就可以根据60 秒为1 分、60 分为1 小时、24 小时为1 天的计数周期，分别组成两个六十进制（秒、分）、一个二十四进制（时）的计数器。将这些计数器适当地连接，就可以构成秒、分、时的计数，实现计时的功能。 3、译码和数码显示电路 译码和数码显示电路是将数字钟和计时状态直观清晰地反映出来，被人们的视觉器官所接受。显示器件选用LED 七段数码管。在译码显示电路输出的驱动下，显示出清晰、直观的数字符号。 4、校时电路 实际的数字钟表电路由于秒信号的精确性不可能做到完全（绝对）准确无误，加之电路中其它原因，数字钟总会产生走时误差的现象。因此，电路中就应该有校准时间功能的电路。 2.模块划分 采用自顶向下的设计方法，通过对数字钟实现功能的分析，决定将各个功能由一个个模块实现，核心模块就是秒计时器、分计时器和小时计时器。其他的功能主要围绕在计时器的周边添加，这样系统设计简单明了，并且功能容易扩展。 将模块分为： 分频模块：div50m，div500 计时模块：second，minute，hour 整点报时和闹铃模块：speaker，alarm，beep 译码和数码显示：seltime，display 3.总体框图 (1).设计的时钟的系统结构图（对外接口图）

数字电子技术 实验报告

实验一组合逻辑电路设计与分析 1.实验目的 (1)学会组合逻辑电路的特点; (2)利用逻辑转换仪对组合逻辑电路进行分析与设计。 2.实验原理 组合逻辑电路就是一种重要的数字逻辑电路:特点就是任何时刻的输出仅仅取决于同一时刻输入信号的取值组合。根据电路确定功能,就是分析组合逻辑电路的过程,一般按图1-1所示步骤进行分析。 图1-1 组合逻辑电路的分析步骤 根据要求求解电路,就是设计组合逻辑电路的过程,一般按图1-2所示步骤进行 设计。 图1-2 组合逻辑电路的设计步骤 3.实验电路及步骤 （1）利用逻辑转换仪对已知逻辑电路进行分析。 a.按图1-3所示连接电路。 b.在逻辑转换仪面板上单击由逻辑电路转换为真值表的按钮与由真值表导出 简化表达式后,得到如图1-4所示结果。观察真值表,我们发现:当四个输入变

量A,B,C,D中1的个数为奇数时,输出为0,而当四个输入变量A,B,C,D中1的个数为偶数时,输出为1。因此这就是一个四位输入信号的奇偶校验电路。 图1-4 经分析得到的真值表与表达式 （2）根据要求利用逻辑转换仪进行逻辑电路的设计。 a.问题提出:有一火灾报警系统,设有烟感、温感与紫外线三种类型不同的火灾 探测器。为了防止误报警,只有当其中有两种或两种以上的探测器发出火灾探测信号时,报警系统才产生报警控制信号,试设计报警控制信号的电路。 b.在逻辑转换仪面板上根据下列分析出真值表如图1-5所示:由于探测器发出 的火灾探测信号也只有两种可能,一种就是高电平(1),表示有火灾报警;一种就是低电平(0),表示正常无火灾报警。因此,令A、B、C分别表示烟感、温感、紫外线三种探测器的探测输出信号,为报警控制电路的输入、令F为报警控制电路的输出。

西工大数电实验报告实验三

实验三.基于Quartus II的硬件描述语言电路设计 要求1：学习并掌握硬件描述语言（VHDL 或Verilog HDL）；熟悉门电路的逻辑功能，并用硬件描述语言实现门电路的设计。参考“参考内容1”中给出的与门源程序，编写一个异或门逻辑电路。 1）用QuartusII 波形仿真验证； 2）下载到DE0 开发板验证。 要求2：熟悉中规模器件译码器的逻辑功能，用硬件描述语言实现其设计。参考“参考内容2”中给出的将8421BCD 码转换成0-9 的七段码译码器源程序，编写一个将二进制码转换成0-F 的七段码译码器。 1）用QuartusII 波形仿真验证； 2）下载到DE0 开发板，利用开发板上的数码管验证。 要求3：熟悉时序电路计数器的逻辑功能，用硬件描述语言实现其设计。参考“参考内容3”中给出的四位二进制加减计数器的源程序，编写一个计数器。 1）用QuartusII 波形仿真验证； 2）下载到DE0 开发板验证。 要求4：熟悉分频电路的逻辑功能，并用硬件描述语言实现其设计。参考“参考内容4”中给出的50M 分频器的源程序，编写一个能实现占空比50%的5M 和50M分频器即两个输出，输出信号频率分别为10Hz 和1Hz。 1）下载到DE0 开发板验证。（提示：利用DE0 板上已有的50M 晶振作为输入信号，通过开发板上两个的LED 灯观察输出信号）。电路框图如下： 要求五：扩展内容：利用已经实现的VHDL 模块文件，采用原理图方法，实现0-F 计数自动循环显示，频率10Hz。（提示：如何将VHDL 模块文件在逻辑原理图中应用，参考参考内容5） 一．实验内容与结果 （一）异或门逻辑电路设计 1.异或门逻辑vhdl程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY yihuo IS PORT(A,B:IN STD_LOGIC; C:OUT STD_LOGIC); END yihuo; ARCHITECTURE fwm OF yihuo IS BEGIN C<=A XOR B; END; 2.Quartus II波形仿真即结果

西工大数电实验报告——触发器及其应用

实验三触发器及其应用 班级：03051001班 学号： 姓名： 同组成员： 一、实验目的 1.熟悉基本D触发器的功能测试。 2.了解D触发器的触发特点。 3.熟悉触发器的实际应用。 二、试验设备 数字电路实验箱、数字双踪示波器、函数发生器、74LS00、74LS74 三、实验原理 触发器是一个具有记忆功能的二进制信息存储器件，是构成多种时序电路的最基本逻辑单元，也是数字逻辑电路中一种重要的单元电路。在数字系统和计算机中有着广泛的应用。触发器具有两个稳定状态，即“0”和“1”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态。触发器呦集成触发器和门电路（主要是“与非门”）组成的触发器。按其功能可分为有RS触发器、JK触发器、D触发器、T和T’功能等触发器。触发方式有电平触发和边沿触发两种。 D触发器在时钟脉冲CP的前沿（正跳变0→1）发生翻转，触发器的次 态1+n Q取决于CP脉冲上升沿到来之前D端的状态，及1+n Q=D。因此，它具 有置0、置1两种功能。由于在CP=1期间电路具有维持阻塞作用，所以在CP=1期间，D端的数据状态变化，不会影响触发器的输出状态。 R和D S分 D 别是决定触发器初始状态n Q的直接置0、置1端。当不需要强迫置0、置1时， R和D S端都应置高电平（如接+5V电源）。74LS74（CC4013）等均为上D 升沿触发的边沿触发器。图（1）为74LS74的引脚图，图（2）为其逻辑图，表（1）为其真值表。D触发器应用很广，可用做数字信号的寄存，移位寄存，分频和波形发生器等。74LS000的引脚排列如图（3）。

图（1） 图（2） 表（1）

数电实验报告(DOC)

数电实验报告

目录 一、实验：一位乘法器 (3) 二、实验：步长可控的加减法器 (8) 三、实验：步长可控的乘除法电路 (13) 四、实验：倍数可控的信号放大器 (19) 五、实验：倍数可控的信号放大器 (23)

实验一一位乘法器 1.设计任务要求 设计并实现一个可以完成一位乘法运算的电路，输入的两个数都由键控输入，输入和输出结果都显示在数码管上。 2.设计方案及论证 (１)任务分析： 这次实验的任务是设计一个一位乘法器，我们的思路是通过输入与输出的真值表来确定电路各输入与各输出的逻辑关系，然后来设计电路。 我们要输入的是两个2位2进制数，而输出是一个四位2进制的数（0000-1001），所以我们可以得到输入与输出的真值表如表1-1。 A1 A0 B1 B0 S1 S2 S3 S4 00000000 00010000 00100000 00110000 01000000 01010001 01100010 01110011 10000000 10010010 10100100 10110110 11000000 11010011 11100110 11111001 表1-1. 乘法器真值表

(２)方案比较 一开始我们的方案是这样的，利用真值表和卡诺图可以求得： 然后利用这个逻辑表达式，我们就可以画出逻辑电路图及仿真图如下图1-1所示。

仿真： 图1-1. 实验一原设计方案 我们可以看到，这个方案由许多门电路组成，非常复杂，而且存在延时以及竞争冒险等现象，可行性不高，所以我们决定采用接下来我们将要介绍的方案。 (３)系统结构设计 系统的结构非常简单，如下图1-2所示。其中逻辑构建模块由与门74LS08H 和加法器74283H构成，结果显示模块由译码器74LS47H和数码管构成。 图1-2. 一位乘法器的系统结构

数电实验报告1-数电实验报告实验一

实验一门电路逻辑功能及测试 一、实验目的 1、熟悉门电路逻辑功能。 2、熟悉数字电路学习机及示波器使用方法。 二、实验仪器及材料 1、双踪示波器 2、器件 74LS00二输入端四与非门2片 74LS20四输入端双与非门1片 74LS86二输入端四异或门1片 74LS04六反相器1片 三、预习要求 1、复习门电路工作原理相应逻辑表达示。 2、熟悉所有集成电路的引线位置及各引线用途。 3、了解双踪示波器使用方法。 四、实验内容 实验前按学习机使用说明先检查学习机是否正常，然后选择实验用的集成电路，按自己设计的实验接线图接好连线，特别注意Vcc及地线不能接错。线接 好后经实验指导教师检查无误方可通电。试验中改动接线须先断开电源，接好线后在通电实验。 1、测试门电路逻辑功能。 （1）选用双输入与非门74LS2C一只，插入面包板，按图 连接电路，输入端接S1~S4（电平开关输入插口），输 出端接电平显示发光二极管（D1~D8任意一个）。 （2）将电平开关按表1.1置位，分别测出电压及逻辑状态。（表1.1）

2、异或门逻辑功能测试 (1) 选二输入四异或门电路74LS86，按图接线，输入端1、2、4、5接电平 开关，输出端A 、B 、丫接电平显示发光二极管。 (2) 将电平开关按表1.2置位，将结果填入表中。 表1.2 (1)选用四二输入与非门74LS00 一只，插入面包板，实验电路自拟。将输 入输出逻辑关系分别填入表1.3、表1.4。 3、逻辑电路的逻辑关系

(2)写出上面两个电路的逻辑表达式。 表1.3 Y= A? B 表1.4 Y= A ? B Z=AB 4、逻辑门传输延迟时间的测量 用六反相器(非门)按图1.5接线，输80KHZ连续脉冲，用双踪示波器测输入，输出相位差，计算每个门的平均传输延迟时间的tpd值： tpd=0.2 卩s/6=1/30 ys 5、利用与非门控制输出。 选用四二输入与非门74LS00 一只，插入面包板，输入接任一电平开关，用示 波器观察S对输出脉冲的控制作用： 一端接高有效的脉冲信号，另一端接控制信号。只有控制信号端为高电平时，脉冲信号才能通过。这就是与非门对脉冲的控制作用。 6 ?用与非门组成其他门电路并测试验证 (1)组成或非门。 用一片二输入端与非门组成或非门 Y = A+ B = A? B 画出电路图，测试并填表1.5中。 图如下： (2)组成异或门 ①将异或门表达式转化为与非门表达式。 A ? B={[(AA)'B]'[A(BB)']}' ②画出逻辑电路图。③ 测试并填表1.6。问题: 1、怎样判断门电路逻辑功能是否正常？ AyE 止 输入输出 A B Y 00 1 1 010 100 110 A B Y 000 011 101 110 表1.5 表1.6