系统低功耗设计
系统低功耗设计
论文关键词：集成电路低功耗设计SoC
论文摘要：功耗问题正日益变成VLSI系统实现的一个限制因素。对
便携式应用来说，其主要原因在于电池寿命，对固定应用则在于最高
工作温度。因为电子系统设计的复杂度在日益提升，导致系统的功耗
得到其主要功耗成分。其次，以该主要功耗成分数学表达式为依据，
突出实现SoC低功耗设计的各种级别层次的不同方法。
引言
从20世纪80年代初到90年代初的10年里，微电子领域的很多研究
工作都集中到了数字系统速度的提升上，现如今的技术拥有的计算水
平能够使强大的个人工作站、复杂实时语音和图像识别的多媒体计算
机的实现成为可能。高速的计算水平对于百姓大众来说是触指可及的，不像早些年代那样只为少数人服务。另外，用户希望在任何地方都能
访问到这种计算水平，而不是被一个有线的物理网络所束缚。便携水
平对产品的尺寸、重量和功耗加上严格的要求。因为传统的镍铬电池
每磅仅能提供20W.h的能量，因而功耗就变得尤为重要。电池技术正
在改进，每5年最大能将电池的性能提升30%，不过其不可能在短期内显著地解决现在正遇到的功耗问题。
虽然传统可便携数字应用的支柱技术已经成功地用于低功耗、低性能
的产品上，诸如电子手表、袖珍计算器等等，但是有很多低功耗、高
性能可便携的应用一直在增长。例如，笔记本计算机就代表了计算机
工业里增长最快的部分。它们要求与桌上计算机一样具有同样的计算
水平。同样的要求在个人通信领域也正在迅速地发展，如采用了复杂
语音编解码算法和无线电调制解调器的带袖珍通信终端的新一代数字
蜂窝网。已提出的未来个人通信服务PCS （PersonalCommunicationServices）应用对这些要求尤其明显，通用
可便携多媒体服务是要支持完整的数字语音和图像辨别处理的。在这
些应用中，不但语音，而且数据也要能在无线链路上传输。这就为实
现任何人在任何地方的任何时间展开任何想要的业务提供了可能。但是，花在对语音、图像的压缩和解压上的功耗就必须附加在这些可便
携的终端上。确实，可便携水平已经不再明显地和低性能联系在一起了；相反，高性能且可便携的应用正在逐步得到实现。
当功率能够在非便携环境中获得时，低功耗设计的总理也变得十分关键。直到现在，因为大的封装、散热片和风扇能够轻而易举地散掉芯
片和系统所产生的热，其功耗还未引起多大的重视。不过，随着芯片
和系统尺寸持续地增加，要提供充分的散热水平就必须付出重要代价，或使所提供的总体功能达到极限时，设计高性能、低功耗数字系统方
法的需求就会变得更为显著。幸好，现在已经发展了很多技术来克服
这些矛盾。
因为能够高度集成，并具有低功耗、输入电流小、连接方便和具有比
例性等性质，CMOS逻辑电路被认为是现今最通用的大规模集成电路技术。下面研究CMOS集成电路的功耗组成，概述实现集成电路——SoC （SystemonChip）系统的低功耗设计的诸多方法。目的在于揭示当今
电子系统结构复杂度、速度和其功耗的内在联系，在及在数字电子系
统设计方向上潜在的启示。
1CMOS集成电路功耗的物理源
要研究SoC的低功耗设计，首先要物理层次上弄清该集成电路的功耗
组成，其次，才能从物理实现到系统实现上采用各种方法来节省功耗，达到低功耗设计的目的。图1为典型CMOS数字电路的功耗物理组成。
（1）动态功耗
动态功耗是由电路中的电容引起的。设C为CMOS电路的电容，电容
值为PMOS管从0状态到H状态所需的电压与电量的比值。以一个反相
器为例，当该电压为Vdd时，从0到H状态变化（输入端）所需要的
能量是CVdd2。其中一半的能量存储在电容之中，另一半的能量扩展在PMOS之中。对于输出端来说，它从H到0过程中，不需要Vdd的充电，但是在NMOS下拉的过程中，会把电容存储的另一半能量消耗掉。如果
CMOS在每次时钟变化时都变化一次，则所耗的功率就是CBdd2f，但并
不是在每个时钟跳变过程之中，所有的CMOS电容都会实行一次转换
（除了时钟缓冲器），所以最后要再加上一个概率因子a。电路活动因子a代表的是，在平均时间内，一个节点之中，每个时钟周期之内，
这个节点所变化的几率。最终得到的功耗表达式为：Psw=aCVdd2f。
（2）内部短路功耗
CMOS电路中，如果条件Vtn 限电压，Vtp是PMOS的门限电压）成立，这时在Vdd到地之间的NMOS 和PMOS就会同时打开，产生短路电流。在门的输入端上升或者下降的 时间比其输出端的上升或者下降时间快的时候，短路电流现象会更为 明显。为了减少平均的短路电路，应尽量保持输入和输出在同一个沿上。 一般来说，内部短路电流功耗不会超过动态功耗的10%。而且，如果 在一个节点上，Vdd （3）静态漏电功耗 静态漏电掉的是二极管在反向加电时，晶体管内出现的漏电现象。在MOS管中，主要指的是从衬底的注入效应和亚门限效应。这些与工艺相关，而且漏电所造成的功耗很小，不是考虑的重点。 （4）小结 通过设计工艺技术的改善，Pint和Pleak能被减小到能够忽略的水准，因而Psw也就成为功耗的主要因素。后面所做的功耗优化绝大多数是 围绕这个个公式来实行的。对于SoC来说，所有的方法都是围绕着动 态功耗来做文章的，因为在电路信号变化时，功耗消耗主要在电路中 电容的充放电过程。如果从各个层次、各个方面尽量减少电路的充放电，将是我们关心的主题。 2降低集成电路SoC功耗的方法 功耗对于一个便携式SoC数字系统来说尤为重要。事实上，很多便携 式SoC系统的设计，是先实行功耗分析，由功耗分析的结果再来划分 设计结构。能够说，功耗将可能决定一切。现在要做的是，根据功耗 分析的结果，评判SoC结构，改进设计，优化方案。 SoC系统的功耗所涉及的内容十分广泛，从物理实现到系统实现都能 够采用各种方法来节省和优化功耗。通过对国外大量文献的查阅，我 们得到了常用的实现低功耗设计的各种较为有效的方法， （1）系统级功耗管理 这个部分实际上是动态功耗管理。主要做法是在没有操作的时候（也 就是在SoC处于空闲状态的时候），使SoC运作于睡眠状态（只有部 分设备处于工作之中）；在预设时间来临的时候，会产生一个中断。 由这个中断唤醒其它设备。实际上，这个部分需要硬件的支持，如判断，周期性的开、关门控时钟（gateclock）等。 （2）软件代码优化 软件代码优化是针对ARM嵌入式处理器来说的。对于编译器来说，所 起的使用不到1%，而对于代码的优化则能够产生高达90%的功耗节省。Simunic等人曾分别做过用各种针对ARM处理器的编译器实行的试验。比此的实验结果发展，风格比较好的代码产生的效果远比用ARM编译 器优化的效果好。 （3）Clock控制 这是在ASIC设计中行之有效的方法之一。如果SoC芯片在正常工作，有很大一部分模块（它们可能是用于一些特殊用途中，如调试Debug、程序下载等）是乖于空闲状态的，这些器件的空运作会产生相当大的 功耗。这个部分应使用时钟控制，即clockenable&disable。 （4）RTL级代码优化 与软件相似，不同的RTL（RegisterTransferLevel，寄存器传输级）代码，也会产生不同的功耗，而且RTL代码的影响比软件代码产生的 影响可能还要大。因为，RTL代码最终会实现为电路。电路的风格和结构会对功耗产生相当重要的影响。 RTL级代码优化主要包括： ①对于CPU来说，有效的标准功耗管理有睡眠模式和部分未工作模块 掉电。 ②硬件结构的优化包括能降低工作电压Vdd的并行处理、流水线处理 以及二者的混合处理。 ③降低寄存电容C的片内存储器memory模块划分。 ④降低活动因子a的信号门控、减少glitch（毛刺）的传播长度、Glitch活动最小化、FSM（有限状态机）状态译码的优化等。 ⑤由硬件实现的算法级的功耗优化有：流水线和并行处理、 Retiming(时序重定)、Unfolding（程序或算法的展开）、Folding(程 序或算法的折叠)等等基本方法以及其组合。 （5）后端综合与布线优化 既然SoC的功耗与寄生电容的充放电有很大的关系，作为后端综合与 布线，同样也可采取一些措施来减少寄存器电容。能够优化电路，减 少操作（电路的操作），选择节能的单元库，修改信号的相关关系， 再次综合减少毛刺的产生概率。 实际上，这个部分与使用的工具相关。与软件部分有相同之处，后端 综合与布线同软件的编译差不多。软件编译的结果是产生可执行的机 器代码；而RTL的综合与布线是把RTL代码编译成真实的电路。但是，后端综合与布线优化比较编译优化有更好的效果。这是因为一段RTL 代码所对应的电路是能够有多种形式的；同时现有些编译器会根据设 计者提供的波形，智能地修改电路（前提是最终电路的效果还是一样 的），编译器就会实行相关的优化。但是后端综合的优化与RTL级代 码优化和时钟控制相比，同样的RTL级与时钟优化所产生的影响要远 大于用编译工具所产生的影响。 （6）功耗的精确计算 后端综合与布线工具不但能够根据基本单元提供的功耗参数实行优化，还能够根据这些参数估算出整个SoC的功耗。正因为有这样一些工具，使我们能够精确地知道我们所设计的是否达到设计要求。万一设计功 耗不符合总体要求，则可能要求从系统级到物理综合布线都要做出检 查与分析，做出可能的改进，尽可能地减少功耗以达到设计要求。 （7）小结 从上面的各种降低以及估算功耗的方法能够看出，SoC系统的拉耗优 化涉及到从物理实现到系统实现的方方面面，是芯片设计中一个十足 的系统工程。能够说，功耗能够决定一切。 结语 本文首先分析了CMOS集成电路的功耗物理组成，得到了其主要功耗 成分。其次，以该主要功耗成分数学表达式为指导，突出了SoC低功 耗设计的各种级别层次的不同方法。不管是现在还是将来，该领域的 重要性将会日益显著。在下面的一些发展方向还将会有较大的发展： ①实现SoC系统设计的变换以及映射技术的进一步探索。 ②将各种低功耗设计手段按照各性质最佳综合起来，以便使用基于人 工智能的技术（如遗传算法和启发式算法等等）来研究。 ③发展以实现低功耗为目的CPU指令程序的改写技术，以将其扩展到 复杂SoC系统的设计中。 ④进一步研究应用于SoC低功耗设计的编码和信号表示技术。 ⑤扩展功耗估算模型的数量以覆盖所有的SoC系统模式，等等。 随着便携式和移动计算要求的进一步增长，集成电路—SoC的低功耗设计将变成一个越来越重要且必须面临的问题。它对开发新型电子产品，其意义重大！ 系统低功耗设计 第27卷第6期增刊 2006年6月 仪 器 仪 表 学 报 Chinese Journal of Scientific Instrument Vol.27No.6 J une.2006 嵌入式系统的低功耗设计 3 杨天池 金 梁 王天鹏 (解放军信息工程大学 郑州 450002) 摘 要 嵌入式系统的电源管理是系统设计中关键部分,合理的电源管理方案可以减少系统的功耗并提高整体性能。本文提出了一种层次化的电源管理结构,分别为硬件层、驱动层、操作系统层、电源管理层和应用层。本文同时引入了动态的电源管理方法来解决电源功耗的动态管理问题。通过在实际的系统中的测试表明,该电源管理机制的有效性。关键词 嵌入式系统 低功耗设计 动态电源管理 PXA255 Low pow er design in embedded system Yang Tianchi Jin Liang Wang Tianpeng (Universit y of I nf ormation Engineering ,Zhengz hou 450002,China ) Abstract Proper power management mechanism is important when designing embedded system.It is helpful to reduce power consumption and improve performance.This low power model adopt s five 2layer architecture ,which are hardware platform ,driver layer ,operating system ,power manage mechanism and application program.Dynamic power management (DPM )technology is also introduced to solve the problem of power consumption.The experiment on embedded system demonstrates t hat this power management mechanism is feasible.K ey w ords embedded system low power design dynamic power management PXA255 3基金项目:河南人才创新基金(0421000100) 1 引 言 随着嵌入式系统的发展以及应用面的不断扩展,功耗控制是系统设计中必不可少的组成部分。如何最大限度的降低系统功耗、减少不必要的能源损失、延长电池使用时间已经成为嵌入式系统特别是便携式系统设计中研究的热点问题。系统的低功耗设计,并非是某一方面、某一角度的解决方案,而应当从系统级的设计考虑功耗的节省,是一个硬件设计与软件控制相互结合的协调过程。 2 低功耗电路模型 低功耗设计对于无线设备、PDA 等便携式设备的实际应用具有重要的意义。低功耗元件的发展和系统设计的进步使得通用计算技术可以用到表、无线电话、 PDA 和桌面计算机中。在这些系统中的电源管理技 术传统上集中在休眠模式和设备能源管理这2个方面上[1]。但是,这样的电源管理缺乏直观性和灵活性,而且功耗的降低,并非单独软件、硬件单方面可以解决的[2],因此设计并建立如图1所示的系统低功耗设计模型。整个模型由硬件平台,驱动层,操作系统层,电源管理机制层和应用程序五个部分组成。 2.1 硬件平台 几乎所有系统功耗都集中于硬件平台,因此降低硬件平台的功耗是实现低功耗的基本所在。公式(1)为系统功耗的表达式: P ∞CV 2 f (1) 式中:C 是负载电容,V 是器件电压,f 是工作频率[3]。系统功耗同负载电容、器件电压平方以及工作频率成正比。因此,硬件平台设计多选用低电压,电压、频率可调器件,以及采用SOC 设计来进一步降低功耗[4,5]。另外,模式可控器件在空闲状态消耗的能量为运行状 集成电路的功耗优化和低功耗设计技术 摘要：现阶段各行业的发展离不开对能源的消耗，随着目前节能技术要求的不 断提升，降低功耗成为行业发展的重要工作之一。本文围绕集成电路的功耗优化 以及低功耗设计技术展开分析，针对现阶段常见的低功耗设计方式以及技术进行 探究，为集成电路功耗优化提供理论指导。 关键词：集成电路；功耗优化；低功耗 目前现代节能技术要求不断提升，针对设备的功耗控制成为当前发展的主要问题之一。 针对数字系统的功耗而言，决定了系统的使用性能能否得到提升。一般情况下，数字电路设 计方面，功耗的降低一直都是优先考虑的问题，并且通过对整个结构进行分段处理，同时进 行优化，最后总结出较为科学的设计方案，采用多种方式降低功耗，能够很大程度上提升设 备的使用性能。下面围绕数字电路的功耗优化以及低功耗设计展开分析。 一、设计与优化技术 集成电路的功耗优化和低功耗设计是相对系统的内容，一定要在设计的每个环节当中使 用科学且合理的技术手段，权衡并且综合考虑多方面的设计策略，才能够有效降低功耗并且 确保集成电路系统性能。因为集成电路系统的规模相对较大且具有一定的特殊性，想要完全 依靠人工或者手动的方式来达到这些目的并不现实且缺少可行性，一定要开发与之对应的电 路综合技术。 1 工艺级功耗优化 将工艺级功耗应用到设计当中，通常情况下采取以下两种方式进行功耗的降低： 首先，根据比例调整技术。进行低功耗设计过程中，为了能够实现功耗的有效降低会利 用工艺技术进行改善。在设计过程中，使用较为先进的工艺技术，能够让设备的电压消耗有 效缩减。现阶段电子技术水平不断提升，系统的集成度也随之提高，目前采用的零件的规格 也逐渐缩小，零件的电容也实现了良好的控制，进而能够很大程度上降低功耗。借助比例技术，除了能够将可见晶体管的比例进行调整，而且也能够缩小互连线的比例[1]。目前在晶体 管的比例缩小方面，能够依靠缩小零件的部分重要参数，进而在保持性能不被影响的情况下，通过较小的沟道长度，确保其他的参数不受影响的栅压缩方式，进而将零件的体积进行缩减，同时也缩短了延长的用时，使功耗能够有效降低。针对互连线缩小的方式主要将互连线的整 个结构进行调整，工作人员在进行尺寸缩减的过程中，会面临多方面的难题，比如系统噪音 无法控制，或者降低了电路使用的可靠性等等。 其次，采用封装技术进行降低。采用封装技术，能够让芯片与外部环境进行有效的隔离，进而避免了外部环境给电气设备造成一定的破坏与影响，在封装阶段，芯片的功耗会受到较 大的影响，因此需要使用更加有效的封装手段，才能够提升芯片的散热性，进而有效降低功 耗[2]。在多芯片的情况下，因为芯片与其他芯片之间的接口位置会产生大量的功耗，因此针 对多芯片采取封装技术，首先降低I/0接口的所有功能，接着解决电路延迟的问题，才能够 实现对集成电路的优化。 2 电路功耗优化 一般情况下，对电路级的功耗会选择动态的逻辑设计。在集成电路当中，往往会包含多 种电路逻辑结构，比如动态、静态等等，逻辑结构从本质上而言具有一定的差异性，这种差 异性也使得逻辑结构有着不同作用的功能。动态逻辑结构有着较为典型的特性[3]。静态的逻 辑结构当中所有的输入都会对接单独的MOS，因此逻辑结构功耗更大，动态的逻辑结构当中 电路通常具备N、M两个沟道，动态电路会利用时钟信号采取有效的控制，进而能够实现预 Software Power Measurement Dushyanth Narayanan dnarayan@https://www.wendangku.net/doc/dd16354554.html, April26,2005 Technical Report MSR-TR-2005-51 Microsoft Research Microsoft Corporation One Microsoft Way Redmond,WA98052 https://www.wendangku.net/doc/dd16354554.html, Abstract E?ective system-level power management requires cheap,accurate and?ne-grained power measurement and accounting.Unfortunately current portable hardware does not provide this capability.We advocate software power measure-ment:estimation of power consumption by modelling it as a function of device state.The approach requires no additional hardware,and allows?ne-grained, per-device and per-application power measurement.We describe a design and implementation of software power measurement,and a feasibility study showing signi?cantly better accuracy than power pro?ling based on time averaging.We conclude with design recommendations for OS designers and portable hardware vendors to improve the ease and accuracy of power measurement. 1Introduction Energy is a critical resource for many computing systems.While battery life is especially relevant to portable and hand-held computers,peak power consump-tion a?ects fan noise on desktops and cooling costs for server farms.There is an increasingly recognised need to manage and account energy as a?rst-class resource within the operating system[13]. Energy management requires accurate measurement and accounting.Adap-tive tuning of device parameters such as disk spin-down timeouts[3]requires accurate estimates of per-device power consumption.Per-device measurements at?ne time granularity—when combined with existing OS accounting of de-vices such as CPU,disk,and network—also enable per-application accounting of energy consumption.This is of great value both for end-users(“Outlook is responsible for80%of your battery drain,maybe you should kill it”)and for application-level adaptation[5]. Unfortunately,current approaches to energy measurement have several draw-backs,especially when applied to laptop and hand-held computers.Accurate measurement with?ne time granularity requires external hardware such as sam-pling digital multimeters,making the approach unwieldy and hard to deploy in the?eld.Unmodi?ed laptop hardware typically o?ers nothing more than Smart-Battery measurements,which are only accurate at coarse time granularities and measure the power consumption of the entire system but not of individual de-vices. We propose a novel technique known as software power measurement(SPM), which correlates infrequent,coarse-grained measurements of power with?ne-grained observations of device state and activity.The result of the correlation is a predictor that estimates the energy consumption over arbitrarily short time interval from from the observed device state and activity. The remainder of this paper is organised as follows.Section2describes current approaches to the problem and their drawbacks.Section3describes the design and prototype implementation of software power measurement on Windows XP.Section4presents a quantitative evaluation of the prototype, 1 如何进行低功耗设计 现在电子产品，特别是最近两年很火爆的穿戴产品，智能手表等都是锂电池供电，如果采用同样容量大小的锂电池进行测试不难发现电子产品低功耗做的好的，工作时间越长。因此，低功耗设计排在电子产品设计的重要地位。 最近做穿戴产品设计，面临的第一个问题就是低功耗设计。经过这两天的认真分析总结，将低功耗设计的方法总结，以飨网友。 首先，要明白一点就是功耗分为工作时功耗和待机时功耗，工作时功耗分为全部功能开启的功耗和部分功能开启的功耗。这在很大程度上影响着产品的功耗设计。 对于一个电子产品，总功耗为该产品正常工作时的电压与电流的乘积，这就是低功耗设计的需要注意事项之一。 为了降低产品的功耗，在电子产品开发时尽量采用低电压低功耗的产品。比如一个产品，曾经用5v单片机正常工作，后来又了3.3v的单片机或者工作电压更低的，那么就是在第一层次中进行了低功耗设计，这也就是我们常说的研发前期低功耗器件选择。这一般需要有广阔的芯片涉猎范围或者与供应商有良好的沟通。 其次是模块工作的选择控制，一般选择具有休眠功能的芯片。比如在设计一个系统中，如果某些外部模块在工作中是不经常使用的，我们可以使其进入休眠模式或者在硬件电路设计中采用数字开关来控制器工作与否，当需要使用模块时将其唤醒，这样我们可以在整个系统进入低功耗模式时，关闭一些不必要的器件，以起到省电的作用，延长了待机时间。一般常用方法：①具有休眠模式的功能芯片②MOS管做电子开关③具有使能端的LDO芯片。 再次，选择具有省电模式的主控芯片。现在的主控芯片一般都具有省电模式，通过以往的经验可以知道，当主控芯片在省电模式条件下，其工作电流往往是正常工作电流的几分之一，这样可以大大增强消费类产品电池的使用时间。同时，现在一些控制芯片具有双时钟的模式，通过软件的配置使芯片在不同的使用场合使用不同的外部始终从而降低其功耗。这与始终分频器具有异曲同工之妙，不同之处想必就是BOM的价格问题。现在火爆的APPLE WATCH 就是低功耗的一个例子：全功能运行3-4小时，持续运行18小时。 主控芯片或者相关模块唤醒的方式选择。通常进过以上的步骤设计好了硬件结构，在系统需要省电，在什么时候进入省电模式，这一般在软件设计中实现，但是最主要还是需要根据产品的功能特性来决定了。当系统进入了省电模式，而系统的唤醒也需要控制。一般系统的唤醒分为自动唤醒和外部唤醒。 A、自动唤醒是使用芯片内部的定时器来计时睡眠时间，当睡眠时间达到预定时间时，自动进行唤醒。这与我们使用的看门狗或者中断有比较相近之处，不同就是其工作与否的时序。 B、外部唤醒就是芯片一直处于一种休眠状态，当有一个外部事件(主要是通过接口)来对芯片进行一个触发，则芯片会唤醒，在事件处理之后消除该触发事件而在此进入休眠状态。因此，根据系统的特性，就需要进行软件设计时，来决定如何使用睡眠及唤醒，以降低系统的功耗。 最后说说功耗的测试，功耗测试分为模块功耗和整机功耗，模块功耗需要测试休眠时功耗和工作时功耗。整机功耗分为最大负荷工作时功耗和基本功能时功耗和休眠时功耗。在前期的测试中我用直接用UI来进行测量，关于如何进行高精度低功耗产品的测量，在下篇中进一步说明。 https://www.wendangku.net/doc/dd16354554.html,/inform ation/snug/2009/low-power-impleme ntation-flow-based-ieee1801-upf 基于IEEE1801(UPF)标准的低功耗设计实现流程 Low-power Implementation Flow Based IEEE1801 (UPF) 郭军, 廖水清, 张剑景 华为通信技术有限公司 jguo@https://www.wendangku.net/doc/dd16354554.html, liaoshuiqing@https://www.wendangku.net/doc/dd16354554.html, zhangjianjing@https://www.wendangku.net/doc/dd16354554.html, Abstract Power consumption is becoming an increasingly important aspect of ASIC design. There are several different approaches that can be used to reduce power. However, it is important to use these low-power technology more effectively in IC design implementation and verification flow. In our latest low-power chip, we completed full implementation and verification flow from RTL to GDSII successfully and effectively by adopting IEEE1801 Unified Power Format (UPF). This paper will focus on UPF application in design implementation with Synopsys low power solution. It will highlight that how to describe our low-power intent using UPF and how to complete the design flow. This paper first illustrates current low-power methodology and UPF?s concept. Then, it discussed UPF application in detail. Finally, it gives our conclusion. Key words: IEEE1801, UPF, Low-Power, Shut-Down, Power Gating, Isolation, IC-Compiler 摘要 嵌入式系统中的低功耗设计 2008-12-31 18:19:55 作者：电子之都来源：电子之都浏览次数：59 网友评论 0 条 经过近几年的快速发展，嵌入式系统（Embedded system）已经成为电子信息产业中最具增长力的一个分支。随着手机、PDA、GPS、机顶盒等新兴产品的大量应用，嵌入式系统的市场正在以每年30%的速度递增（IDC预测），嵌入式系统的设计也成为软硬件工程师越来越关心的话题。 在嵌入式系统的设计中，低功耗设计（Low-Power Design）是许多设计人员必须面对的问题，其原因在于嵌入式系统被广泛应用于便携式和移动性较强的产品中去，而这些产品不是一直都有充足的电源供应，往往是靠电池来供电，所以设计人员从每一个细节来考虑降低功率消耗，从而尽可能地延长电池使用时间。事实上，从全局来考虑低功耗设计已经成为了一个越来越迫切的问题。 那么,我们应该从哪些方面来考虑低功耗设计呢？笔者认为应从以下几方面综合考虑： 1.处理器的选择 2.接口驱动电路设计 3.动态电源管理 4.电源供给电路的选择 下面我们分别进行讨论： 一、处理器的选择 我们对一个嵌入式系统的选型往往是从其CPU和操作系统（OS）开始的，一旦这两者选定，整个大的系统框架便选定了。我们在选择一个CPU的时候，一般更注意其性能的优劣（比如时钟频率等）及所提供的接口和功能的多少，往往忽视其功耗特性。但是因为CPU 是嵌入式系统功率消耗的主要来源---对于手持设备来讲，它几乎占据了除显示屏以外的整 个系统功耗的一半以上（视系统具体情况而定），所以选择合适的CPU对于最后的系统功耗大小有举足轻重的影响。 一般的情况下，我们是在CPU的性能（Performance）和功耗（Power Consumption）方面进行比较和选择。通常可以采用每执行1M次指令所消耗的能量来进行衡量，即Watt/M IPS。但是，这仅仅是一个参考指标，实际上各个CPU的体系结构相差很大，衡量性能的方式也不尽相同，所以，我们还应该进一步分析一些细节。 我们把CPU的功率消耗分为两大部分：内核消耗功率PCORE和外部接口控制器消耗功率PI/O，总的功率等于两者之和，即P=PCORE+PI/O。对于PCORE，关键在于其供电电压和时钟频率的高低；对于PI/O来讲，除了留意各个专门I/O控制器的功耗外，还必须关注地址和数据总线宽度。下面对两者分别进行讨论： 1、CPU供电电压和时钟频率 我们知道，在数字集成电路设计中，CMOS电路的静态功耗很低，与其动态功耗相比基本可以忽略不计，故暂不考虑。其动态功耗计算公式为： Pd=CTV2f 式中，Pd---CMOS芯片的动态功耗 CT----CMOS芯片的负载电容 V----CMOS芯片的工作电压 f-----CMOS芯片的工作频率 由上式可知，CMOS电路中的功率消耗是与电路的开关频率呈线性关系，与供电电压呈二次平方关系。对于一颗CPU来讲，Vcore电压越高，时钟频率越快，则功率消耗越大。所以，在能够满足功能正常的前提下，尽可能选择低电压工作的CPU能够在总体功耗方面得到 嵌入式系统设计与应用 本文由kenneth67贡献 ppt文档可能在W AP端浏览体验不佳。建议您优先选择TXT，或下载源文件到本机查看。 课程名称：课程名称：嵌入式系统设计与应用 总学时：其中讲课36学时，上机实践环节12 36学时12学时总学时：其中讲课36学时，上机实践环节12学时教材：嵌入式系统设计教程》教材：《嵌入式系统设计教程》电子工业出版社马洪连参考书：参考书：1、《嵌入式系统开发与应用》北航出版社、田泽编著. 嵌入式系统开发与应用》北航出版社、田泽编著. 2、《ARM体系结构与编程》清华大学出版社杜春雷编著ARM体系结构与编程体系结构与编程》嵌入式系统设计与实例开发—ARM ARM与C/OS3、《嵌入式系统设计与实例开发ARM与μC/OS-Ⅱ》清华大学出版社王田苗、魏洪兴编著清华大学出版社王田苗、ARM嵌入式微处理器体系结构嵌入式微处理器体系结构》4、《ARM嵌入式微处理器体系结构》北航出版社、马忠梅等著. 北航出版社、马忠梅等著. 张石．ARM嵌入式系统教程嵌入式系统教程》5、张石．《ARM嵌入式系统教程》．机械工业出版2008年社．2008年9月 1 课程内容 绪论：绪论： 1）学习嵌入式系统的意义2）高校人才嵌入式培养情况嵌入式系统设计（实验课）3）嵌入式系统设计（实验课）内容安排 第1章嵌入式系统概况 1.1 嵌入式系统的定义1.2 嵌入式系统的应用领域及发展趋势1.3 嵌入式系统组成简介 第2章嵌入式系统的基本知识 2.1 2.2 2.3 嵌入式系统的硬件基础嵌入式系统的软件基础ARM微处理器的指令系统和程序设计ARM微处理器的指令系统和程序设计 2 第3章 3.1 3.2 3.3 基于ARM架构的嵌入式微处理器基于ARM架构的嵌入式微处理器ARM 概述嵌入式微处理器的组成常用的三种ARM ARM微处理器介绍常用的三种ARM 微处理器介绍 第4章 4.1 4.2 4.3 4.4 4.5 4.6 嵌入式系统设计 概述嵌入式系统的硬件设计嵌入式系统接口设计嵌入式系统人机交互设备接口嵌入式系统的总线接口和网络接口设计嵌入式系统中常用的无线通信技术 3 第5章嵌入式系统开发环境与相关开发技术 5.1 5.2 5.3 5.4 5.5 6.1 6.2 6.3 6.4 概述嵌入式系统的开发工具嵌入式系统调试技术嵌入式系统开发经验嵌入式系统的Bootloader Bootloader技术嵌入式系统的Bootloader技术μC/OS-II操作系统概述C/OS-II操作系统概述ADS开发环境ARM ADS开发环境C/OS-II操作系统在ARM系统中的移植操作系统在ARM μC/OS-II操作系统在ARM系统 基于MSP430的极低功耗系统设计 摘要：MSP430是TI公司出品的一款强大的16位单片机，其显著特点是具有极低的功耗。本文对构造以MSP430为基础极低功耗系统作为有益的探讨，对于设计各种便携式设备都具有较高的参考价值。 对于一个数字系统而言，其功耗大致满足以下公式：P=CV2f，其中C为系统的负载电容，V为电源电压，f为系统工作频率。由此可见，功耗与电源电压的平方成正比，因此电源电压对系统的功耗影响最大，其次是工作频率，再就是负载电容。负载电容对设计人员而言，一般是不可控的，因此设计一个低功耗系统，应该考虑到不影响系统性能前提下，尽可能地降低电源的电压和使用低频率的时钟。下面对TI公司新出MSP430来具体探讨这个问题。 MSP430具有工业级16位RISC，其I/O和CPU可以运行在不的时钟下。CPU功耗可以通过开关状态寄存器的控制位来控制：正常运行时电流160μA,备用时为0.1μA，功耗低，为设计低功耗系统提供了有利的条件。 图1是我们设计的以MSP430为CPU的“精密温度测试仪”（下面简称测试仪）。该产品使用电池供电，体积小巧，携带方便。 在使用时应该尽可能地选择最低的电源电压。对于MSP430而言，可用的最低电压是很低的，最低可达1.8V。我们使用TI公司推荐使用的3V。通常的电源只提供5V电压，因此，需要将5V电压由一个3V的稳压管降压后给CPU供电，也可以直接锂电池供电。3V不是标准的TTL电平，因此，在使用时需要用接口电路使CPU的非TTL标准电平能与TTL标准电平的器件连接。这些接口电路应该也是低功耗的，否则会造成一方面使用低电压降低了功耗，另一个方面使用额外的接口电路又增加了系统的功耗。或者直接使用支持3V电压的外围芯片。图1 （2）时钟频率 从低功耗的角度看，需要较低的频率，但是在实时应用中为了快速响应外部事件 通过对几个方面的分析较为全面地介绍了嵌入式系统的低功耗设计方法。其中涉及到了CMOS 器件功耗的理论分析，线性稳压和DC to DC的电路介绍, 并以实际的芯片和电路比较进行了功耗分析，较为综合地总结了低功耗设计的若干方法和技巧。 关键词：低功耗设计（Low-Power Design）、动态电源管理（DPM）、线性稳压（Linear Regulator）、DC to DC、LDO（Low Drop-Out） 经过近几年的快速发展，嵌入式系统（Embedded system）已经成为电子信息产业中最具增长力的一个分???。随着手机、PDA、GPS、机顶盒等新兴产品的大量应用，嵌入式系统的市场正在以每年30%的速度递增（IDC预测），嵌入式系统的设计也成为软硬件工程师越来越关心的话题。 在嵌入式系统的设计中，低功耗设计（Low-Power Design）是许多设计人员必须面对的问题，其原因在于嵌入式系统被广泛应用于便携式和移动性较强的产品中去，而这些产品不是一直都有充足的电源供应，往往是靠电池来供电，所以设计人员从每一个细节来考虑降低功率消耗，从而尽可能地延长电池使用时间。事实上，从全局来考虑低功耗设计已经成为了一个越来越迫切的问题。 那么,我们应该从哪些方面来考虑低功耗设计呢？笔者认为应从以下几方面综合考虑： 1处理器的选择 2接口驱动电路设计 3动态电源管理 4电源供给电路的选择 下面我们分别进行讨论： 一、处理器的选择 我们对一个嵌入式系统的选型往往是从其CPU和操作系统（OS）开始的，一旦这两者选定，整个大的系统框架便选定了。我们在选择一个CPU的时候，一般更注意其性能的优劣（比如时钟频率等）及所提供的接口和功能的多少，往往忽视其功耗特性。但是因为CPU是嵌入式系统功率消耗的主要来源---对于手持设备来讲，它几乎占据了除显示屏以外的整个系统功 耗的一半以上（视系统具体情况而定），所以选择合适的CPU对于最后的系统功耗大小有举足轻重的影响。 一般的情况下，我们是在CPU的性能（Performance）和功耗（Power Consumption）方面进行比较和选择。通常可以采用每执行1M次指令所消耗的能量来进行衡量，即Watt/MIPS。但是，这仅仅是一个参考指标，实际上各个CPU的体系结构相差很大，衡量性能的方式也不尽相同，所以，我们还应该进一步分析一些细节。 随着半导体工艺的飞速发展和芯片工作频率的提高，芯片的功耗迅速增加，而功耗增加又将导致芯片发热量的增大和可靠性的下降。因此，功耗已经成为深亚微米集成电路设计中的一个非常重要的考虑因素。为了使产品更具有竞争力，工业界对芯片设计的要求已从单纯的追求高性能、小面积，转换为对性能、面积、功耗的综合要求。微处理器作为数字系统的核心部件，其低功耗设计对降低整个系统的功耗具有非常重要的意义。 本文首先介绍了微处理器的功耗来源，重点介绍了常用的低功耗设计技术，并对今后低功耗微处理器设计的研究方向进行了展望。 1 微处理器的功耗来源 研究微处理器的低功耗设计技术，首先必须了解其功耗来源。高层次仿真得出的结论如图1所示。 从图1中可以看出，时钟单元(Clock)功耗最高，因为时钟单元有时钟发生器、时钟驱动、时钟树和钟控单元的时钟负载;数据通路(Datapath)是仅次于时钟单元的部分，其功耗主要来自运算单元、总线和寄存器堆。除了上述两部分，还有存储单元(Mem ory)，控制部分和输入/输出 (Control，I/O)。存储单元的功耗与容量相关。 如图2所示，C MOS电路功耗主要由3部分组成：电路电容充放电引起的动态功耗，结反偏时漏电流引起的功耗和短路电流引起的功耗。其中，动态功耗是最主要的，占了总功耗的90%以上，表达式如下： 式中：f为时钟频率，C1为节点电容，α为节点的翻转概率，Vdd为工作电压。 2 常用的低功耗设计技术 低功耗设计足一个复杂的综合性课题。就流程而言，包括功耗建模、评估以及优化等;就设计抽象层次而言，包括自系统级至版图级的所有抽象层次。同时，功耗优化与系统速度和面积等指标的优化密切相关，需要折中考虑。下面讨论常用的低功耗设计技术。 2.1 动态电压调节 由式(1)可知，动态功耗与工作电压的平方成正比，功耗将随着工作电压的降低以二次方的速度降低，因此降低工作电压是降低功耗的有力措施。但是，仅仅降低工作电压会导致传播延迟加大，执行时间变长。然而，系统负载是随时间变化的，因此并不需要微处理器所有时刻都保持高性能。动态电压调节DVS (Dynarnic Voltage Scaling)技术降低功耗的主要思路是根据芯片工作状态改变功耗管理模式，从而在保证性能的基础上降低功耗。在不同模式下，工作电压可以进行调整。为了精确地控制DVS，需要采用电压调度模块来实时改变工作电压，电压调度模块通过分析当前和过去状态下系统工作情况的不同来预测电路的工作负荷。 2.2 门控时钟和可变频率时钟 如图1所示，在微处理器中，很大一部分功耗来自时钟。时钟是惟一在所有时间都充放电的信号，而且很多情况下引起不必要的门的翻转，因此降低时钟的开关活动性将对降低整个系统的功耗产牛很大的影响。门控时钟包括门控逻辑模块时钟和门控寄存器时钟。门控逻辑模块时钟对时钟网络进行划分，如果在当前的时钟周期内，系统没有用到某些逻辑模块，则暂时切断这些模块的时钟信号，从而明显地降低开关功耗。图3为采用“与”门实现的时钟控制电路。门控寄存器时钟的原理是当寄存器保持数据时，关闭寄存器时钟，以降低功耗。然而，门控时钟易引起毛刺，必须对信号的时序加以严格限制，并对其进行仔细的时序验证。 另一种常用的时钟技术就是可变频率时钟。根据系统性能要求，配置适当的时钟频率，避免不必要的功耗。门控时钟实际上是可变频率时钟的一种极限情况(即只有零和最高频率两种值)，因此，可变频率时钟比门控时钟技术更加有效，但需要系统内嵌时钟产生模块PLL，增加了设计复杂度。去年Intel公司推出的采用先进动态功耗控制技术的Montecito处理器，就利用了变频时钟系统。该芯片内嵌一个高精度数字电流表，利用封装上的微小电压降计算总电流;通过内嵌的一个32位微处理器来调整主频，达到64级动态功耗调整的目的，大大降低了功耗。 三、低功耗技术 1. 功耗分析 （1）由于电容的充放电引起的动态功耗 V DD C l i VDD v out 图（20）充放电转换图 如图（20）所示：PMOS 管向电容L C 充电时，电容的电压从0上升到DD V ,而这些能量来 自于电源。一部分能量消耗在PMOS 管上，而剩余的则保存在电容里。从高电压向低转换的过程中，电容放电，电容中储存的能量消耗在NMOS 管上。 我们来推导一下：考虑从低电压转换到高电压的情况，NMOS 和PMOS 不同时导通。在转换过程中电源提供的能量为C E ,而是转换后储存在电容里的能量。 ???====∞∞VDD DD L out DD L out L DD VDD VDD V C dv V C dt dt dv C V dt t i E 0 002)( ???====∞∞VDD DD L out out L out out L out VDD C V C dv v C dt v dt dv C dt v t i E 02002 )( 这两个等式说明电源提供的能量只有一半储存在电容里。另一半被PMOS 管消耗掉了。 为了计算总体能量消耗，我们不得不考虑器件的翻转。如果门每秒钟翻转10?→? f 次，那么 102 ?→?=f V C P DD L dyn 10?→?f 表示能量消耗的翻转频率。 随着数字电路集成度的提高，能量问题将成为人们关注的焦点。从以上分析看出，dyn P 跟电源电压的平方成正比，因此降低供电电压对降低功耗有非常显著的意义。 但是，降低供电电压对电路性能有一定的影响，这时我们可以考虑减小有效电容和减少翻转率。电容主要是由于晶体管的门和扩散电容引起的，因此降低由于电容的充放电引起的动态功耗方法之一是将晶体管设计得尽可能小，这种方法同样对提高电路的性能有很大的帮助。 单片机MSP430的极低功耗系统设计 微处理器的低功耗芯片设计技术 [日期：2008-1-7] 来源：单片机及嵌入式系统应用作者：同济大学周俊林正浩 [字体：大中小] 摘要随着半导体工艺的飞速发展和芯片工作频率的提高，功耗已经成为深亚微米集成电路设计中的一个重要考虑因素。本文介绍了低功耗微处理器的研究现状，讨论了几种常用的微处理器低功耗设计技术。最后，对夸后低功耗微处理器设计的研究方向进行了展望。 关键词微处理器功耗低功耗芯片设计 随着半导体工艺的飞速发展和芯片工作频率的提高，芯片的功耗迅速增加，而功耗增加又将导致芯片发热量的增大和可靠性的下降。因此，功耗已经成为深亚微米集成电路设计中的一个重要考虑因素。为了使产品更具竞争力，工业界对芯片设计的要求已从单纯追求高性能、小面积转为对性能、面积、功耗的综合要求。而微处理器作为数字系统的核心部件，其低功耗设计对降低整个系统的功耗具有重要的意义。 2000年年初，Transmeta公司推出了Crusoe处理器，以其独特的低功耗设计技术和非凡的超低功耗表现，在业界引起巨大轰动，引发了低功耗处理器设计的激烈竞争。 在2006年的英特尔开发者论坛大会(Intel DeveloperForum)上，英特尔展示了多款基于下一代技术的微处理器。其中，Metom主要用于笔记本电脑，最大功耗仅有5W，而将于2 006年底上市的超低电压版Merom的功耗则只有0．5W；Conroe主要面向台式机，其最大功耗为65W，远远低于现有Pentium 4处理器的95W；服务器处理器Woodcrest的最大功耗为80W，而现有的Xeon处理器的功耗为110W。 本文首先介绍了微处理器的功耗来源，重点介绍了常用的低功耗设计技术，并对今后低功耗微处理器设计的研究方向进行了展望。 1 微处理器的功耗来源 研究微处理器的低功耗设计技术，首先必须了解它的功耗来源。高层次仿真得出的结论如图1所示。 华中科技大学 硕士学位论文 嵌入式系统低功耗设计研究与实现 姓名：梁晶 申请学位级别：硕士 专业：计算机应用技术 指导教师：阳富民 20040429 摘要 嵌入式系统低功耗设计的目标是在满足用户对性能需求的前提下，尽可能降低系统的能耗，延长设备的待机时间。随着市场对可移动式嵌入式设备在体积和性能方面要求的不断提升，嵌入式设备小体积、高性能与有限的电池能量之间的矛盾嗣益突出，嵌入式系统低功耗设计是解决这一矛盾的有效手段。它包括硬件低功耗设计和软件低功耗设计两个方砸。 硬件低功耗设计为整个系统的低功耗运行提供硬件支持。电路级的硬件低功耗设计主要围绕处理器的低功耗特性和外围芯片的特点，设计处理器的供电电路和外围芯片的电源控制电路：处理器供电电路允许改变处理器内核的输入电压，使处理器内核的工作电压随着不同的处理器时钟频率而改变，以减小处理器的功耗；外围芯片的电源控制电路使处理器能够控制外围芯片电源的开启和关闭，从而能够减小外围芯片的功耗。 软件低功耗设计的主要目标是在嵌入式Ｌｉｎｕｘ系统中实现一套可行的低功耗管理策略，并且采用的技术和算法并不改变Ｌｉｎｕｘ现有的调度机制。主要工作包括：围绕处理器内核可动态改变时钟频率和工作电压的特点，在嵌入式Ｌｉｎｕｘ系统中实现可变电压技术；针对处理器提供的多种工作模式，在嵌入式Ｌｉｎｕｘ系统中实现动态功耗管理，控制处理器在适当的时候睡眠或唤醒：针对外部设备的特点，在嵌入式Ｌｉｎｕｘ中实现外部设备的电源管理机制，包括外部设备的状态监控、睡眠和唤醒操作以及相应的管理策略。 关键字：嵌入式系统，低功耗设计，电源管理，可变电压技术，动态功耗管理 ｌ嵌入式系统的低功耗设计
集成电路的功耗优化和低功耗设计技术
软件低功耗设计
如何进行低功耗设计
基于IEEE1801(UPF)标准的低功耗设计实现流程
ARM低功耗设计_全面OK
(完整word版)嵌入式系统设计与应用
基于MSP430的极低功耗系统设计
产品低功耗设计
常用低功耗设计
ASIC低功耗设计
单片机MSP430的极低功耗系统设计
微处理器的低功耗芯片设计技术
嵌入式系统低功耗设计研究与实现