ASIC作业四

实验内容

16位暂存器，一个复用器，一个加法减法器单元，一个计数器，一个控制单元。数据从16位的DIN通道输入，这些数据可以通过16位复用器存储到不同的寄存器里面，R0到R7之类的。数据也可以通过复用器从一个寄存器转移到另一个寄存器里面。复用器输出到总线上。加减法的处理是先把一个数据输出到总线，然后保存到寄存器A，第二个数输入到总线，这时候加减单元开始处理操作请求，结果储存进寄存器G。G的数据也可以转移到其他寄存器里面。

通过控制单元的管理，系统可以在每个时钟周期里处理不同的操作。控制单元决定data什

么时候放进bus里面，也可以控制着它放进哪个寄存器。比如如果control unit使能R0 OUT 和A in那么R0寄存器里面的数据就会通过BUS在下一个时钟触发沿传递到寄存器A里面。

这样的系统叫处理器。它可以执行指令形式的操作。表一的是这个练习里这个处理器必须支持的指令。左栏显示一个指令的名称及其操作。RX ←[RY]表示RY寄存器的内容储存到RX 里面，mv是转移指令，mvi把16位D转移进寄存器Rx。

每条指令可以编码成9-BIT IIIXXXYYY的形式存储进IR 寄存器，III代表指令，XXX代表RX寄存器，YYY表示RY。由于后面还有其他指令，所以我们使用3bit编码。因此IR要占DIN中的9bit，DIN有16biit。mvi指令的时候YYY无效，指令先通过DIN通道存储进IR里面，后面D再通过DIN INPUT提供。类似加减这些指令要超过一个时钟周期才能完成，因为复杂的数据转移要通过BUS完成。控制单元使用2bit 的counter来让他能够步进这些指令。当Run 使能的时候，处理器开始处理DIN INPUT的指令，指令结束时候处理器使能Done output端口。表2写清楚了一些可以在每个步骤里面生效然后完成表一里面的指令的控制信号。T0唯一生效的控制信号是IRin，所以就没写出来。

用verilog代码设计完成图一里面的处理器:

1.建立一个新的Quartus project。

2.生成所需的Verilog文件，它包括在你的项目中，并编译电路。图2a是建议的代码架构，

图2b是code中可能出现的有用的子电路模块。

3.functional simulation.图3给出的是一个正确输出的仿真vw图:2000[16-bit]在30ns中从DIN

输入到IR。这个例子代表指令mvi R0,#D,其中D= 5在时钟沿50ns加载到R0。仿真后面展示了指令mv R1,R0 在90ns，add R0,R1在110ns，sub R0,R0在190ns。注意到仿真输出用一个4位16进制数表示DIN，用3位8进制数表示IR。

4.新建一个project that will be used at DE2 board。顶层模块，包含输出输入端口。实例化你的

顶层模块。使用switch 15-0来驱动DIN input ，使用switch17来驱动Run input，同样适用button key0为Resetn，key1为Clock。总线连接LEDR15-0，Done信号连接到LEDR17.

5.把程序烧进DE2。完成电路搞进FPGA芯片。

6.功能测试改变SW观察LEDs，处理器的时钟输入用一个拖把开关控制，使得步进执行指令

和观察电路的举动变得容易。

CODE

module proc (DIN, Resetn, Clock, Run, Done, Buswires,IR,Tstep_Q,R0,R1,A,G,Sum); input [15:0] DIN;

input Resetn, Clock, Run;

output Done, IR, Tstep_Q, R1, R0, A, G, Sum;

output [15:0] Buswires;

reg [15:0] Buswires;

reg[0:0] IRin;

reg[0:7] Rin,Rout;

reg DINout,Done,Ain,Gin,Gout,AddSub;

reg [15:0] Sum;

wire [1:0] Tstep_Q;

wire [8:0]IR;

wire [2:0]I;

wire[7:0] Xreg;

wire[7:0] Yreg;

wire[15:0] R0;

wire[15:0] R1;

wire[15:0] R2;

wire[15:0] R3;

wire[15:0] R4;

wire[15:0] R5;

wire[15:0] R6;

wire[15:0] R7;

wire[15:0] A;

wire[15:0] G;

wire[1:10] select;

wire Clear=Resetn|Done|(~Run&~Tstep_Q[0]&~Tstep_Q[1]);

upcount Tstep (Clear, Clock, Tstep_Q);

assign I = IR[8:6];//将IR的高三位传给I

dec3to8 decX (IR[5:3], 1'b1, Xreg);//将IR的中间三位变为八位Xreg

dec3to8 decY (IR[2:0], 1'b1, Yreg);//将IR的低三位变为八位Yreg

always @(Tstep_Q or I or Xreg or Yreg)

begin

Done=1'b0;

Ain=1'b0;

Gin=1'b0;

Gout=1'b0;

AddSub=1'b0;

DINout=1'b0;

IRin=1'b0;

Rout=8'b0;

Rin=8'b0;

case (Tstep_Q)

2'b00: // 第0步

begin

IRin = 1'b1;//IRin为高电平

end

2'b01: //第一步

case (I)

3'b000:

begin

Rout=Yreg;//将获得的八位数传给Rout

Rin=Xreg; //将获得的八位数传给Rin

Done=1'b1;

end

3'b001:

begin

DINout=1;

Rin=Xreg;//将获得的八位数传给Rin

Done=1'b1;

end

default:

begin

Rout=Xreg;//将获得的八位数传给Rout

Ain=1'b1;

end

endcase

2'b10: //define signals in time step 2

case (I)

3'b010: //I=010，表示指令add；

begin

Rout=Yreg; //加数从Ry中加载；

Gin=1'b1; //将加数复制到寄存器G；

end

3'b011: //如果I=011，表示指令sub；

begin

Rout=Yreg; //减数从Ry中加载；

Gin=1'b1; //将减数复制到寄存器G；

AddSub=1'b1; //为减法时加减法标志位置1；

end

default:;

endcase

2'b11: //define signals in time step 3

case (I)

3'b010,3'b011: //T3时刻的操作同时适用于add和sub指令；

begin

Gout=1'b1; //将和（差）值从寄存器G中加载，标志位Gout置1；

Rin=Xreg; //将寄存器G的数据复制到寄存器Rx；

Done=1'b1; //完成加（减）法指令后，Done置高电平；

end

default:;

endcase

endcase

end

regn reg_0(Buswires,Rin[0],Clock,R0);//根据Rin有效的位数选择将总线中的数据传给哪个寄存器

regn reg_1(Buswires,Rin[1],Clock,R1);

regn reg_2(Buswires,Rin[2],Clock,R2);

regn reg_3(Buswires,Rin[3],Clock,R3);

regn reg_4(Buswires,Rin[4],Clock,R4);

regn reg_5(Buswires,Rin[5],Clock,R5);

regn reg_6(Buswires,Rin[6],Clock,R6);

regn reg_7(Buswires,Rin[7],Clock,R7);

regn reg_A(Buswires,Ain,Clock,A);

regn reg_IR(DIN[15:7],IRin,Clock,IR); //TRin高电平有效时，将DIN的高9位数据传给IR

regn reg_G(Sum,Gin,Clock,G);

always @(AddSub,A,Buswires) //加（减）法指令的运算；

begin

if(!AddSub)

Sum=A+Buswires;

else

Sum=A-Buswires;

end

assign select={Rout,Gout,DINout};

always @(select,R0,R1,R2,R3,R4,R5,R6,R7,G,DIN) //选择寄存器，由Rout，Gout, DINout的值决定

begin

if(select==10'b1000000000)

Buswires=R0;

else if(select==10'b010*******)

Buswires=R1;

else if(select==10'b0010000000)

Buswires=R2;

else if(select==10'b0001000000)

Buswires=R3;

else if(select==10'b0000100000)

Buswires=R4;

else if(select==10'b0000010000)

Buswires=R5;

else if(select==10'b0000001000)

Buswires=R6;

else if(select==10'b0000000100)

Buswires=R7;

else if(select==10'b0000000010)

Buswires=G;

else

Buswires=DIN;

end

endmodule

/*****************以上是顶层模块*****************/

module upcount(Clear, Clock, Q);

input Clear, Clock;

output [1:0] Q;

reg [1:0] Q;

always @(posedge Clock)

if (Clear)

Q <= 2’b0; //2位2进制0

else

Q <= Q + 1’b1;

endmodule

/************以上是count模块************/

module dec3to8(W, En, Y);

input [2:0]W;

input En;

output [0:7] Y;

reg [0:7] Y;

always @(W or En)

begin

if (En == 1)

case (W)

3’b000: Y = 8’b10000000;

3’b001: Y = 8’b01000000;

3’b010: Y = 8’b00100000;

3’b011: Y = 8’b00010000;

3’b100: Y = 8’b00001000;

3’b101: Y = 8’b00000100;

3’b110: Y = 8’b00000010;

3’b111: Y = 8’b00000001;

endcase

else

Y = 8’b00000000;

end

endmodule

/*****************以上是3线-8线译码器******************/ module regn(R, Rin, Clock, Q);

parameter n = 16;

input [n-1:0] R;

input Rin, Clock;

output [n-1:0] Q;

reg [n-1:0] Q;

always @(posedge Clock)

if (Rin)

Q <= R;

endmodule

符合波形图上RUN第一个高电平的波形图。

符合波形图上Run第二个低电平波形图。

符合波形图上Run第三个高电平波形图。

Run为低电平，输入为4080，后寄存器0，1相加得到结果000A。

四位原码乘法器

1.课程设计的内容和要求 内容：设计四位原码乘法器电路。 要求：1.有关资料，设计乘法器电路； 2.画出乘法器逻辑图； 3.在实验箱上完成乘法器电路的组装，调试，核对记录，测试有关数据， 通过老师当场验收； 4.完成课程设计报告。 1.课程设计原理 运用存储器的存储功能实现数字的存储。令电路的初始状态为000，000，000000。以二进制的形式输入数字，计算方式是以十进制数字乘法。输入的数字为三位数字，输出的是六位数字。先存储输入的乘数和乘积，然后再将乘积的导线端连到输出段，此时之前输入的乘积就可以在输出端显示。 此时序电路的真值表为：

1.课程设计思路 本次课程设计的题目为四位原码乘法器，利用真值表输入乘数时，需要存放数字，于是我查阅了一些资料，用存储器可以实现这一电路，所以本实验中用到的是INTEL 2114芯片。 具体实现过程如下图： a a b b F 32F 1 1.课程设计所需的器材 1.2114是一个容量为1K4位的静态RAM芯片，常用于寄存器。 其具体的引脚图为： 此芯片的电路图为： 2.数字电路实验箱 3.导线若干 1.课程设计实现 本次课程设计的题目是四位原码乘法器电路。 此部分只用到了2块INTEL2114芯片，具体连接如下： 1、先将这些芯片按在电路板上（注意不要插反，否者容易烧毁芯片）。 2、将两片芯片的A6和GND端，A7,A8,A9接地。 3、Vcc端接电压5V，cs接存储端，WE端接控制端。 4、两块芯片的A5,A4,A3组成一个乘数，A0,A1,A2组成另一个乘数。其中一块芯

片的I/O1,I/O2,I/O3,I/O4和另一块芯片的I/O1,I/O2组成要求的乘积。乘数与乘积的显示方式均为二进制，但是计算方法是以十进制数的乘法法则计算。 1.调试步骤及方法 在连接实验器件之前，要先检查如下实验器件： 1、检查芯片引脚是否有损坏。 2、检查电路板是否好用。 连接实验器件时要注意： 2严格按照电路图一步一步连接，以避免连接错误。 3导线要先连接电源测试是否导电。 连接好电路进行数据测试，输入001，010，000010，存储；001，101，000101，存储；001，111，000111，存储。将连在输入端的四个输出连接到输出端，并输入001，010，但是结果并不是000010，而是000100；再输入001，101，也没有得到000101的结果，而是000110的结果。检查线路，发现输出的线路错位，纠正后重新输入乘数，结果均得到计算结果。调试成功。 1.实验结果 连接好整个电路。A5A4A3和A2A1A0为输入端,即乘数，F5F4F3F2F1F0为输出端，即乘积。如下表： 8. 课程设计结果 输入000，000，000000，存储；

计算机组成原理_阵列乘法器设计

沈阳航空航天大学 课程设计报告 课程设计名称：计算机组成原理课程设计课程设计题目：阵列乘法器的设计与实现 院（系）：计算机学院 专业：计算机科学与技术 班级： 学号： 姓名： 指导教师： 完成日期：2014年1月10日

沈阳航空航天大学课程设计报告 _______________________________________________________________________________ 目录 第1章总体设计方案 (1) 1.1设计原理 (1) 1.2设计思路 (2) 1.3设计环境 (3) 第2章详细设计方案 (3) 2.1总体方案的设计与实现 (4) 2.1.1总体方案的逻辑图 (4) 2.1.2器件的选择与引脚锁定 (4) 2.1.3编译、综合、适配 (5) 2.2功能模块的设计与实现 (5) 2.2.1一位全加器的设计与实现 (6) 2.2.2 4位输入端加法器的设计与实现 (7) 2.2.3 阵列乘法器的设计与实现 (10) 第3章硬件测试 (13) 3.1编程下载 (13) 3.2 硬件测试及结果分析 (13) 参考文献 (15) 附录（电路原理图） (16)

第1章总体设计方案 1.1 设计原理 阵列乘法器采用类似人工计算的方法进行乘法运算。人工计算方法是用乘数的每一位去乘被乘数，然后将每一位权值对应相加得出每一位的最终结果。如图1.1所示，用乘数的每一位直接去乘被乘数得到部分积并按位列为一行，每一行部分积末位与对应的乘数数位对齐，体现对应数位的权值。将各次部分积求和，即将各次部分积的对应数位求和即得到最终乘积的对应数位的权值。 为了进一步提高乘法的运算速度，可采用大规模的阵列乘法器来实现，阵列乘法器的乘数与被乘数都是二进制数。可以通过乘数从最后一位起一个一个和被乘数相与，自第二位起要依次向左移一位，形成一个阵列的形式。这就可将其看成一个全加的过程，将乘数某位与被乘数某位与完的结果加上乘数某位的下一位与被乘数某位的下一位与完的结果再加上前一列的进位进而得出每一位的结果，假设被乘数与乘数的位数均为4位二进制数，即m=n=4,A×B可用如下竖式算出，如图1.1所示。 X 4 X 3 X 2 X 1 =A × Y 4 Y 3 Y 2 Y 1 =B X 4Y 1 X 3 Y 1 X 2 Y 1 X 1 Y 1 X 4Y 2 X 3 Y 2 X 2 Y 2 X 1 Y 2 X 4Y 3 X 3 Y 3 X 2 Y 3 X 1 Y 3 (进位) X4Y4 X3Y4 X2Y4 X1Y4 Z 8 Z 7 Z 6 Z 5 Z 4 Z 3 Z 2 Z 1 图1.1 A×B计算竖式 X 4 ,X 3 ,X 2 ,X 1 ,Y 4 ,Y 3 ,Y 2 ,Y 1 为阵列乘法器的输入端，Z 1 -Z 8 为阵列乘法器 的输出端，该逻辑框图所要完成的功能是实现两个四位二进制既A(X)*B(Y)的 乘法运算，其计算结果为C(Z) (其中A(X)=X 4X 3 X 2 X 1 ，B(Y)=Y 4 Y 3 Y 2 Y 1 ， C(Z)=Z 8Z 7 Z 6 Z 5 Z 4 Z 3 Z 2 Z 1 而且输入和输出结果均用二进制表示 )。阵列乘法器的总原 理如图1.2所示。

计算机组成原理试题及答案

二、填空题 1 字符信息是符号数据，属于处理（非数值）领域的问题，国际上采用的字符系统是七单位的（ASCII）码。P23 2 按IEEE754标准，一个32位浮点数由符号位S（1位）、阶码E（8位）、尾数M（23位）三个域组成。其中阶码E的值等于指数的真值（e）加上一个固定的偏移值（127）。P17 3 双端口存储器和多模块交叉存储器属于并行存储器结构，其中前者采用（空间）并行技术，后者采用（时间）并行技术。P86 4 衡量总线性能的重要指标是（总线带宽），它定义为总线本身所能达到的最高传输速率，单位是（MB/s）。P185 5 在计算机术语中，将ALU控制器和（）存储器合在一起称为（）。 6 数的真值变成机器码可采用原码表示法，反码表示法，（补码）表示法，（移码）表示法。P19-P21 7 广泛使用的（SRAM）和（DRAM）都是半导体随机读写存储器。前者的速度比后者快，但集成度不如后者高。P67 8 反映主存速度指标的三个术语是存取时间、（存储周期）和（存储器带宽）。P67 9 形成指令地址的方法称为指令寻址，通常是（顺序）寻址，遇到转移指令时（跳跃）寻址。P112 10 CPU从（主存中）取出一条指令并执行这条指令的时间和称为（指令周期）。 11 定点32位字长的字，采用2的补码形式表示时，一个字所能表示

的整数范围是（-2的31次方到2的31次方减1 ）。P20 12 IEEE754标准规定的64位浮点数格式中，符号位为1位，阶码为11位，尾数为52位，则它能表示的最大规格化正数为（+［1+（1-2 ）］×2 ）。 13 浮点加、减法运算的步骤是（0操作处理）、（比较阶码大小并完成对阶）、（尾数进行加或减运算）、（结果规格化并进行舍入处理）、（溢出处理）。P54 14 某计算机字长32位，其存储容量为64MB，若按字编址，它的存储系统的地址线至少需要（14）条。64×1024KB=2048KB(寻址范32围)=2048×8(化为字的形式)=214 15一个组相联映射的Cache，有128块，每组4块，主存共有16384块，每块64个字，则主存地址共（20）位，其中主存字块标记应为（9）位，组地址应为（5）位，Cache地址共（13）位。 16 CPU存取出一条指令并执行该指令的时间叫（指令周期），它通常包含若干个（CPU周期），而后者又包含若干个（时钟周期）。P131 17 计算机系统的层次结构从下至上可分为五级，即微程序设计级（或逻辑电路级）、一般机器级、操作系统级、（汇编语言）级、（高级语言）级。P13 18十进制数在计算机内有两种表示形式：（字符串）形式和（压缩的十进制数串）形式。前者主要用在非数值计算的应用领域，后者用于直接完成十进制数的算术运算。P19 19一个定点数由符号位和数值域两部分组成。按小数点位置不同，

八位乘法器VHDL及功能模块说明

EDA课程设计报告 实验名称：八位乘法器

目录 一.引言 1.1 EDA技术的概念?? 1.2 EDA技术的特点?? 1.3 EDA设计流程?? 1.4 VHDL介绍?? 二．八位乘法器的设计要求与设计思路??2.1 设计目的?? 2.2 设计要求?? 三．八位乘法器的综合设计?? 3.1 八位乘法器功能?? 3.2 八位乘法器设计方案?? 3.3 八位乘法器实体设计?? 3.4 八位乘法器VHDL设计?? 3. 5八位乘法器仿真图形?? 心得体会?? 参考文献??

一、引言 1.1 EDA技术的概念 EDA是电子设计自动化（Electronic Design Automation）的缩写，在20世纪90年代初从计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）和计算机辅助工程（CAE）的概念发展而来的。EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言HDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。 1.2 EDA技术的特点 利用EDA技术进行电子系统的设计，具有以下几个特点：①用软件的方式设计硬件；②用软件方式设计的系统到硬件系统的转换是由有关的开发软件自动完成的；③设计过程中可用有关软件进行各种仿真；④系统可现场编程，在线升级；⑤整个系统可集成在一个芯片上，体积小、功耗低、可靠性高。因此，EDA技术是现代电子设计的发展趋势。 1.3 EDA设计流程 典型的EDA设计流程如下: 1、文本/原理图编辑与修改。首先利用EDA工具的文本或图形编辑器将设计者的设计意图用文本或图形方式表达出来。 2、编译。完成设计描述后即可通过编译器进行排错编译，变成特定的文本格式，为下一步的综合做准备。 3、综合。将软件设计与硬件的可实现性挂钩，是将软件转化为硬件电路的关键步骤。 4、行为仿真和功能仿真。利用产生的网表文件进行功能仿真，以便了解设计描述与设计意图的一致性。 5、适配。利用FPGA/CPLD布局布线适配器将综合后的网表文件针对某一具体的目标器件进行逻辑映射操作，其中包括底层器件配臵、逻辑分割、逻辑优化、布局布线。适配报告指明了芯片内资源的分配与利用、引脚锁定、设计的布尔方程描述情况。

原码一位乘法

实验课程: 计算机组成原理实验时间: 班级:姓名:学号批阅教师: 硬布线实现原码一位乘法 实验内容： 在实验箱上用硬布线方法实现原码一位乘法 实验设备： CP226组成原理实验箱 实验设备介绍: CP226 模型机包括了一个标准CPU 所具备所有部件，这些部件包括：运算器ALU、累加器A、工作寄存器W、左移门L、直通门D、右移门R、寄存器组R0-R3、程序计数器PC、地址寄存器MAR、堆栈寄存器ST、中断向量寄存器IA、输入端口IN、输出端口寄存器OUT、程序存储器EM、指令寄存器IR、微程序计数器uPC、微程序存储器uM， 以及中断控制电路、跳转控制电路。其中运算器和中断控制电路以及跳转控制电路用CPLD 来实现，其它电路都是用离散的数字电路组成。微程序控制部分也可以用组合逻辑控制来代替。 模型机为8 位机，数据总线、地址总线都为8位，但其工作原理与16位机相同。模型机的指令码为8 位，根据指令类型的不同，可以有0 到 2 个操作数。指令码的最低两位用来选择R0-R3 寄存器，在微程序控制方式中，用指令码做为微地址来寻址微程序存储器，找到执行该指令的微程序。而在组合逻辑控制方式中，按时序用指令码产生相应的控制位。在本模型机中，一条指令最多分四个状态周期，一个状态周期为一个时钟脉冲，每个状态周期产生不同的控制逻辑，实现模型机的各种功能。模型机有24 位控制位以控制寄存器的输入、输出，选择运算器的运算功能，存储器的读写。24 位控制位分别介绍如下： XRD ：外部设备读信号，当给出了外设的地址后，输出此信号，从指定外设读数据。EMWR：程序存储器EM 写信号。 EMRD：程序存储器EM 读信号。 PCOE：将程序计数器PC 的值送到地址总线ABUS 上。 EMEN：将程序存储器EM 与数据总线DBUS 接通，由EMWR和EMRD决定是将DBUS 数据写到EM 中，还是从EM 读出数据送到DBUS。 IREN：将程序存储器EM 读出的数据打入指令寄存器IR 和微指令计数器uPC。 EINT：中断返回时清除中断响应和中断请求标志，便于下次中断。 ELP：PC 打入允许，与指令寄存器的IR3、IR2位结合，控制程序跳转。 MAREN：将数据总线DBUS 上数据打入地址寄存器MAR。 MAROE：将地址寄存器MAR 的值送到地址总线ABUS 上。 OUTEN：将数据总线DBUS 上数据送到输出端口寄存器OUT 里。 STEN：将数据总线DBUS 上数据存入堆栈寄存器ST 中。RRD：读寄存器组R0-R3，寄存器R?的选择由指令的最低两位决定。 RWR：写寄存器组R0-R3，寄存器R?的选择由指令的最低两位决定。 CN：决定运算器是否带进位移位，CN=1 带进位，CN=0 不带进位。 FEN：将标志位存入ALU内部的标志寄存器。 X2、X1、X0 三位组合来译码选择将数据送到DBUS 上的寄存器。

quartus II 软件做4的位乘法器设计(vhdl 语言)

用quartus II 软件设计4位乘法器 1. 并行乘法的算法： 下面根据乘法例题来分析这种算法，题中M4，M3，M2，M1是被乘数，用M表示。N4，N3，N2，N1是乘数，用N表示 2.乘法模块 Library ieee; Use ieee.std_logic_1164.all; Use ieee.std_logic_unsigned.all; Entity and4a is Port(a:in std_logic_vector(3 downto 0); en:in std_logic; r:out std_logic_vector(3 downto 0)); End and4a; Architecture behave of and4a is Begin Process(en,a(3 downto 0)) Begin If (en='1') then r<=a; Else r<="0000"; End if; End process; End behave;

3.加法模块 Library ieee; Use ieee.std_logic_1164.all; Entity ls283 is Port (o1,o2:in std_logic_vector(3 downto 0); res:out std_logic_vector(4 downto 0)); End ls283; Architecture behave of ls283 is Begin Process(o1,o2) Begin res<=('0'&o1)+('0'&o2); End process; End behave;

原码一位乘法器

课程设计报告 课程设计名称：计算机组成原理课程设计课程设计题目：定点原码一位乘法器的设计 院（系）： 专业： 班级： 学号： 姓名： 指导教师： 完成日期：

目录 第1章总体设计方案 (1) 1.1设计原理 (1) 1.2设计思路 (2) 1.3设计环境 (3) 第2章详细设计方案 (5) 2.1顶层方案图的设计与实现 (5) 2.1.1创建顶层图形设计文件 (5) 2.1.2器件的选择与引脚锁定 (5) 2.1.3编译、综合、适配 (7) 2.2功能模块的设计与实现 (7) 2.2.1 控制器模块的设计与实现 (7) 2.2.2 寄存器和与门组成的模块的设计与实现 (9) 2.2.3 加法器模块的设计与实现 (11) 2.2.4 寄存器模块的设计与实现 (14) 2.3仿真调试 (16) 第3章编程下载与硬件测试 (19) 3.1编程下载 (19) 3.2硬件测试及结果分析 (19) 参考文献 (22) 附录（电路原理图） (23)

第1章总体设计方案 1.1 设计原理 原码一位乘，两个原码数相乘，其乘积的符号为相乘两数符号的异或值，数值则为两数绝对值之积。例如： X的值为1101，Y的数值为1011，求X·Y数值的过程如下： 即X·Y=10001111 由于在计算机内多个数据一般不能同时相加，一次加法操作只能求出两数之和，因此每求得一个相加数，就与上次部分积相加每次计算时，相加数逐次向左偏移一位，由于最后的乘积位数是乘数（被乘数）的两倍，因此加法器也需增到两倍。部分积右移时，乘数寄存器同时右移一位，所以用乘数寄存器的最低位来控制相加数取被乘数或零，同时乘数寄存器接收部分积右移出来的一位，完成运算后，部分积寄存器保存乘积的高位部分，乘数寄存器中保存乘积的低位部分。 根据人工算法可以知道，原码一位乘法的整体设计应包括乘数寄存器，被乘数寄存器，移位电路，控制器，部分积五大模块，包含一个输入、输出、控制器模块，并作为顶层设计，以上五大模块作为底层设计，采用硬件器件设计实现。 因此，可以得出以下原理框图设计如图1.1所示：

移位相加型8位硬件乘法器设计

合肥学院 课程设计报告 题目：移位相加型8位硬件乘法器 系别：电子信息与电气工程系 专业：通信工程 班级： 13通信工程（1）班 学号： 姓名： 导师：石朝毅 成绩： 2016年 6 月 11 日

移位相加型8位硬件乘法器设计 摘要 本次设计是基于时序结构的8位移位相加型乘法器,使用软件QuartusII进行仿真设计。完成此乘法器，我们需要首先设计该乘法器的组件，包括REGSHT模块、SREG8BT模块、AND8B模块和ADDER8BT模块，并对所有元件进行仿真，无误后可进行乘法器的设计。设计方法使用的是元件例化，具体原理是通过逐项相加来实现乘法功能，最终完成整体的VHDL程序设计并仿真。 关键词：时序；乘法器；元件例化

目录 第一章前言............................................ 错误!未定义书签。设计概述............................................. 错误!未定义书签。 问题提出与原理..................................... 错误!未定义书签。 设计需要........................................... 错误!未定义书签。第二章设计过程及结果.................................. 错误!未定义书签。设计思路............................................. 错误!未定义书签。 设计须知........................................... 错误!未定义书签。 基本步骤........................................... 错误!未定义书签。设计代码及仿真....................................... 错误!未定义书签。 元件REGSHT设计代码及仿真结果...................... 错误!未定义书签。 元件SREG8BT设计代码及仿真结果..................... 错误!未定义书签。 元件AND8B设计代码及仿真结果....................... 错误!未定义书签。 元件ADDER8BT设计代码及仿真结果.................... 错误!未定义书签。 总模块设计代码及仿真结果........................... 错误!未定义书签。第三章总结............................................ 错误!未定义书签。致谢................................................... 错误!未定义书签。

四川大学数电课程设计(四位二进制无符号数乘法器 ).

数字电子技术基础课程设计报告 学院电气信息学院 专业 姓名 学号 设计题目四位二进制无符号数乘法器

目录 1设计任务描述 (1) 1.1设计描述 (1) 1.2设计概述 (1) 2通用器件实现 (1) 2.1方案一与门和全加器组合逻辑电路 (1) 2.1.1设计思路 (1) 2.1.2仿真测试 (2) 2.1.3优缺点分析 (3) 2.2方案二多种通用集成芯片组合逻辑电路 (3) 2.2.1设计思路 (3) 2.2.2仿真测试 (5) 2.2.3优缺点分析 (7) 3使用硬件描述语言——Verilog实现 (7) 3.1设计目的 (7) 3.2设计要求 (7) 3.3硬件语言描述 (7) 3.4BASY2板结果附图 (9) 4结论与心得体会 (11) 4.1结论 (11) 4.2心得体会 (11)

1设计任务描述 1.1设计描述 设计一个乘法器，实现两个四位二进制数的乘法。两个二进制数分别是被乘数3210A A A A 和乘数3210B B B B 。被乘数和乘数这两个二进制数分别由高低电平给出。乘法运算的结果即乘积由电平指示灯显示的二进制数。做到保持乘积、输出乘积，即认为目的实现，结束运算。 1.2设计概述 4位二进制乘法器在实际中具有广泛应用。它是一些计算器的基本组成部分，其原理适用于很多计算器和大型计算机，它涉及到时序逻辑电路如何设计、分析和工作等方面。通过此电路更深刻的了解时序逻辑部件的工作原理，从而掌握如何根据需要设计满足要求的各种电路图，解决生活中的实际问题，将所学知识应用于实践中。 2通用器件实现 2.1方案一与门和全加器组合逻辑电路 2.1.1设计思路手动实现两个四位二进制乘法的计算，应为以下过程： 1 23456781 2341234111100011 10111010 0001 10110111 101C C C C C C C C A A A A B B B B 设乘数为1234A A A A (下标数字大则为高位),被乘数为1234B B B B ，使乘数从低位到高位依次与被乘数相乘，得到四个四位二进制加数，再依次对四个加数错位相加，得到八位的二进制的乘法运算结果。 依次算法，两个四进制乘数由8个单刀双掷开关接地（低电平0）和接5V（高电平1）进行输入，乘数A 从低位到高位依次与被乘数B 相乘过程可用二输入与门实现，共得到四个加数16个与运算结果，乘数最低位1A 与被乘数作与运算的四位结果的最低位即是乘法运算结果的最低位1C ；依次用三个四位全加器对四个加数进行全加运算，运算时输入两个四位二进制数，输入进位信号接地为0，低级的全加器的运算结果进位信号作为与下一个加数进行全加运算的被加数的最高位，四位全加运算结果的最低位作为输出结果，并从低到高位的依次输出432C C C 、、，最后一个全加器运算过后得到进位信号是八位二进制计算结果的最高位8C ，剩余的高三位输出分别为567C C C 、、，将8位输出结果直接在通过电阻到地保护的发光二极管表示。

EDA课程设计报告_-_5位整数乘法器设计

有符号5位整数乘法器设计与制作 1.课程设计的性质、目的和任务 (1) 2.题目要求 (1) 3.设计步骤 (2) 3.1整体原理框图： (2) 3.2乘法器整体电路原理图： (2) 3.3输入模块： (2) 3.4运算模块： (3) 3.5显示控制模块： (6) 3.6显示模块： (7) 4.整体仿真 (12) 5.调试中遇到的问题及解决的方法 ........................................ 错误！未定义书签。 6.心得体会................................................................................... 错误！未定义书签。 7.建议：....................................................................................... 错误！未定义书签。 1.课程设计的性质、目的和任务 创新精神和实践能力二者之中，实践能力是基础和根本。这是由于创新基于实践、源于实践，实践出真知，实践检验真理。实践活动是创新的源泉，也是人才成长的必由之路。 通过课程设计的锻炼，要求学生掌握电路的一般设计方法，具备初步的独立设计能力，提高综合运用所学的理论知识独立分析和解决问题的能力，培养学生的创新精神。 2.题目要求 设计一个两个5位数相乘的乘法器。用发光二极管显示输入数值，用7段显示器显示十进制结果。乘数和被乘数分两次输入。在输入乘数和被乘数时，要求显示十进制输入数据。输入显示和计算结果显示，采用分时显示方式进行，可参见计算器的显示功能

定点原码一位乘法器的设计 (3)

沈阳航空工业学院 课程设计报告 课程设计名称：计算机组成原理课程设计课程设计题目：定点原码一位乘法器的设计 院（系）：计算机学院 专业：计算机科学与技术 班级：4401102 学号：200403011034 姓名：蔡丽娇 指导教师：刘泽显 完成日期：2006年12月31日

沈阳航空工业学院课程设计报告 目录 第1章总体设计方案 (1) 1.1 设计原理 (1) 1.2 设计思路 (1) 1.3 设计环境 (2) 第二章详细设计方案 (3) 2.1顶层方案图的设计与实现 (3) 2.1.1创建顶层图形设计文件 (3) 2.1.2器件的选择与引脚锁定 (3) 2.2 功能模块的设计与实现 (5) 2.2.1 8位移位电路 (5) 2.2.2 部分积寄存器 (7) 2.2.3 乘数寄存器 (7) 2.2.4 二路选择器 (8) 2.2.5 计数器 (9) 2.2.6 结果输出器 (11) 2.3 仿真调试 (13) 第3章编程下载与硬件测试 (14) 3.1 编程下载 (14) 3.2 硬件测试及结果分析 (14) 参考文献 (15) 附录（电路原理图） (16)

第1章总体设计方案 1.1 设计原理 定点原码一位乘法器的设计主要是基于原码一位乘法的计算过成。设计内容主要是实现输入被乘数和乘数经电路得出结果。设计思想是：以乘数的最低位作为乘法判断位，若判断位为1，则在前次部分积（初始部分积为0）上加上被乘数，然后连同乘数一起右移一位；若判断位为0，则在前次部分积上加0，然后连同乘数一起右移一位。重复此判断过程，直到运算n次为止(n为乘数数值部分的长度)。 1.2 设计思路 原码一位乘法器主要包括ALU﹑部分积寄存器﹑乘数移位寄存器﹑被乘数寄存器和移位电路五大部分。这五大部分就作为底层设计，其中乘数移位寄存器需要保留移出的最低位，它的最高位要接收部分积移出的最低位这两部分采用V erilog语言进行设计，顶层的乘法器采用原理图设计输入方式。 原码一位乘的数值运算中不需要考虑符号位的情况，符号位于数值位分开处理。运算结果的符号是乘数和被乘数符号位的异或，即z=x⊕y。一位乘法运算将乘法分解成一系列加法操作，每次判断乘数中的最低位决定将被乘数或零放到加法器的一个输入端口，将部分积送入另一个输入端口。计算的结果送入移位寄存器再将其高七位送入部分积寄存器，低一位送入乘数移位寄存器。这样就完成了一次移位和加法操作。要实现8位*8位乘法运算需要进行8次移位和加法操作。8次移位完后给各元件清零，此工作由计数器控制。如图1.2所示。 完成上诉电路设计后实现原码一位乘法器的功能后，经编译、调试后形成*.bit 文件并下载到XCV200可编程逻辑芯片中，经硬件测试验证设计的正确性。

4位阵列乘法器

目录 一、设计题目 (2) 二、设计目的 (2) 三、设计过程 (2) 3.1设计原理 (2) 3.2器件选择 (3) 3.3逻辑原理 (3) 3.4阵列乘法器的逻辑原理 (4) 3.5 时序图 (4) 四、设计心得 (5) 五、参考文献 (6)

4位阵列乘法器 一、设计题目4位阵列乘法器 二、设计目的 计算机组成原理是计算机专业的核心专业基础课。课程设计属于设计型实验，不仅锻炼学生简单计算机系统的设计能力，而且通过进行设计及实现，进一步提高分析和解决问题的能力。 同时也巩固了我们对课本知识的掌握，加深了对知识的理解。在设计中我们发现问题，分析问题，到最终的解决问题。凝聚了我们对问题的思考，充分的锻炼了我们的动手能力、团队合作能力、分析解决问题的能力。 三、设计过程 3.1设计原理 阵列乘法器是类似于人工计算（如图1.1所示）的方法，乘数与被乘数都是二进制数。所以可以通过乘数从最后一位起一个一个和被乘数相与，自第二位起要依次向左移一位，形成一个阵列的形式。这就可将其看成一个全加的过程，将乘数某位与被乘数某位与完的结果加上乘数某位的下一位与被乘数某位的下一位与完的结果再加上前一列的进位进而得出每一位的结果。 一个阵列乘法器要完成X．Y乘法运算(X=X4X3X2X1,Y=Y4Y3Y2Y1)。阵列的每一行送入乘数Y的每一位数位，而各行错开形成的每一斜列则送入被乘数的每一数位。阵列乘法器是由十六个模块组成，每一个模块构包括一个与门和一位全加器。 1 0 1 1 × 1 1 0 1 ________________ 10 1 1 00 0 0 1 0 1 1 1 0 1 1 ___________________________ 1 0 0 0 1 1 1 1 图1人工计算乘法示例

计算机组成原理.各章例题

第一章计算机系统概论 例1，冯·诺依曼机工作的基本方式的特点是什么? 解：冯·诺依曼机工作的基本方式的特点是：按地址访问并顺序执行指令。 冯·诺依曼机工作原理为： 例2，Cache是一种A. ______存储器，是为了解决CPU和主存之间B. ______不匹配而采用 的一项重要硬件技术。现发展为多级cache体系，C. ______分设体系。 解：A. 高速缓冲 B. 速度 C. 指令cache与数据cache 例3，完整的计算机应包括那些部分？ 解：完整的计算机应包括配套的硬件设备和软件系统。 例4，计算机系统的层次结构是怎样的？ 解：计算机系统的层次结构如图：

第二章 运算方法和运算器 例 1.设机器字长32位，定点表示，尾数31位，数符1位，问： (1)定点原码整数表示时，最大正数是多少？最大负数是多少？ (2)定点原码小数表示时，最大正数是多少？最大负数是多少？ 解：（1 最大正数： 数值 = （231 – 1）10 最大负数： 数值 = -（231 – 1）10 （2）定点原码小数表示： 最大正数值 = （1 – 231 ）10 最大负数值 = -（1–231 ）10 例2.已知 x = - 0.01111 ，y = +0.11001， 求 [ x ]补 ，[ -x ]补 ，[ y ]补 ，[ -y ] 补 ，x + y = ？ ，x – y = ？ 解：[ x ]原 = 1.01111 [ x ]补 = 1.10001 所以 ：[ -x ]补 = 0.01111 [ y ]原 = 0.11001 [ y ]补 = 0.11001 所以 ：[ -y ]补 = 1.00111 [ x ]补 11.10001 [ x ]补 11.10001 + [ y ]补 00.11001 + [ -y ]补 11.00111 [ x + y ]补 00.01010 [ x - y ]补 10.11000 所以： x + y = +0.01010 因为符号位相异，结果发生溢出 例3.设有两个浮点数 N 1 = 2j1 × S 1 , N 2 = 2j2 × S 2 ,其中阶码2位，阶符1位，尾数四位，数符一位。设 ：j 1 = (-10 )2 ,S 1 = ( +0.1001)2 j 2 = (+10 )2 ,S 2 = ( +0.1011)2 求：N 1 ×N 2 ，写出运算步骤及结果，积的尾数占4位，要规格化结果，用原码阵列乘法器求尾数之积。 （1）解: 浮点乘法规则： N 1 ×N 2 =（ 2j1 ×S 1）× （2j2 × S 2） = 2（j1+j2） ×（S 1×S 2） （2）阶码求和： j 1 + j 2 = 0 (3) 尾数相乘： 被乘数S 1 =0.1001，令乘数S 2 = 0.1011，尾数绝对值相乘得积的绝对值，积的符号位 = 0⊕0 = 0。按无符号阵乘法器运算得：N 1 ×N 2 = 20×0.01100011 （4）尾数规格化、舍入（尾数四位） N 1 ×N 2 = （+ 0.01100011）2 = （+0.1100）2×2（-01）2 例4.由S ，E ，M 三个域组成的一个32位二进制字所表示的非零规格化浮点数

8位乘法器毕业设计论文

本科生毕业论文（设计） 8位乘法器的设计 姓名：吴小东 指导教师：华婷婷 院系：信息工程学院 专业：计算机科学与技术 提交日期： 2010/4/30

目录 中文摘要 (2) 外文摘要 (3) 1.绪论 (4) 1.1概述 (4) 1.2 VHDL和MAX+PIUS简介 (5) 1.3 实验平台 (6) 2．乘法器初步设计 (7) 2.1 设计思想 (7) 2.2乘法器原理 (7) 2.3乘法器设计流程 (8) 3. 乘法器具体设计 (9) 3.1右移寄存器的设计 (9) 3.2 加法器模块的设计 (10) 3.2.1 4位加法器的设计 (10) 3.2.2 8位加法器的设计 (11) 3.3 乘1模块设计 (13) 3.4锁存器模块设计 (14) 4. 乘法器仿真 (17) 4.1 8位加法器仿真 (17) 4.2 乘1模块仿真 (17) 4.3 锁存器模块仿真 (18) 4.4 8位乘法器仿真 (18) 结束语 (19) 参考文献 (20) 致谢 (21)

8位乘法器的设计 吴小东 指导老师：华婷婷 （黄山学院信息工程学院，黄山，安徽 245041） 摘要：在微处理器芯片中，乘法器是进行数字信号处理的核心，同时也是微处理器中进行数据处理的关键部件，它已经是现代计算机必不可少的一部分。本文主要是在于如何运用标准硬件描述语言（VHDL）完成八位乘法器，以及如何做二进制位相乘的运算过程。该乘法器是由八位加法器构成的以时序方式设计八位乘法器，通过逐项移位相加来实现乘法功能，并以MAX+Plus II 软件工具进行模拟，仿真并予以显示。 关键字：乘法器；标准硬件描述语言（VHDL）；移位相加；MAX+Plu s II

基于EDA的4位乘法器的设计

4位乘法器的设计 一、设计目的 设计一个四位乘法器。 编写VHDL 源代码，得出正确的仿真波形，并在实验开发系统上进行硬件演示。 二、乘法器设计原理 四位二进制乘法采用移位相加的方法。即用乘数的各位数码，从高位开始依次与被乘数相乘，每相乘一次得到的积称为部分积，将第一次得到的部分积左移一位并与第二次得到的部分积相加，将加得的和左移一位再与第三次得到的部分积相加，再将相加的结果左移一位与第四次得到的部分积相加，直到所的部分积都被加过一次。 原理框图： 三、设计程序代码 1）选通与门模块的源程序ANDARITH.VHD library ieee; use ieee.std_logic_1164.all; entity andarith is port(abin:in std_logic; din:in std_logic_vector(3 downto 0); dout:out std_logic_vector(3 downto 0)); end; architecture art3 of andarith is begin process(abin,din) begin for i in 0 to 3 loop dout(i)<=din(i) and abin; end loop; 锁存器 寄存器 加法器 选通与门 clk 输入 输出

end process; end art3; 2）4位右移寄存器的源程序SREG4B.VHD library ieee; use ieee.std_logic_1164.all; entity sreg4b is port(clk,en:in std_logic; load:in std_logic; din:in std_logic_vector(3 downto 0); qb:out std_logic); end; architecture art1 of sreg4b is signal reg4:std_logic_vector(3 downto 0); begin process(clk,load,en) begin if clk'event and clk ='1' and en='1' then if load='0' then reg4<=din; else reg4(2 downto 0)<=reg4(3 downto 1); end if; end if; end process; qb<=reg4(0); end art1; 3）8位锁存器的源程序REG8.VHD library ieee; use ieee.std_logic_1164.all; entity reg8 is port(clk,clr,en:in std_logic; d:in std_logic_vector(4 downto 0); q: out std_logic_vector(7 downto 0)); end; architecture art4 of reg8 is signal r8s:std_logic_vector(7 downto 0); begin process(clk,clr) begin if clr='0' then r8s<=(others=>'0');

4位二进制乘法器课设报告

课程设计4位二进制乘法器电路的设计 班级 学号 学生姓名 指导教师

课程设计任务书 课程名称数字逻辑课程设计 课程设计题目4位二进制乘法器电路的设计 课程设计的内容及要求： 一、设计说明 设计一个4位二进制乘法器，可以存贮其乘积。 电路原理框图如图1所示。乘法器可以利用加法器和寄存器实现。 图1 乘法器原理框图 寄存器B存放被乘数，寄存器Q存放乘数，两个乘积长度有可能是原来的2倍，故计算完成后将累加和寄存器A放乘积的高位，而Q放乘积的低位，P记录乘数的位数，每形成一个部分积P加1，当P=4时，乘法结束，两数之积放在AQ寄存器中。 二、技术指标 1．设计4位二进制乘法器。 2．其乘积可以存贮。 三、设计要求 1．在选择器件时，应考虑成本。 2．根据技术指标通过分析计算确定电路形式和元器件参数。

3．主要器件：(1)74LS74双D触发器；(2)74LS194双向移位的寄存器； (3)74LS283加法器；(4)74LS00、74LS04等门电路。 四、实验要求 1．根据技术指标制定实验方案；验证所设计的电路。 2．进行实验数据处理和分析。 五、推荐参考资料 1.谢自美. 电子线路设计·实验·测试. [M]武汉：华中理工大学出版社，2000年 2.阎石. 数字电子技术基础. [M]北京：高等教育出版社，2006年 3.付家才. 电子实验与实践. [M]北京：高等教育出版社，2004年 六、按照要求撰写课程设计报告 成绩评定表： 指导教师签字：

一、概述 4位二进制乘法器在实际中具有广泛应用。它是一些计算器的基本组 成部分，其原理适用于很多计算器和大型计算机，它涉及到时序逻辑电路如何 设计、分析和工作等方面。通过此电路更深刻的了解时序逻辑部件的工作原理，从而掌握如何根据需要设计满足要求的各种电路图，解决生活中的实际问题，将所学知识应用于实践中。 根据任务书规定，设计电路的技术指标：设计乘积可存贮的4位二进制乘法器；设计要求：根据成本选择器件，根据技术指标确定电路形式和元器件参数；实验要求：根据技术指标制定实验方案，并验证所设计的电路，对实验数据进行处理和分析。 二、方案论证 本实验要求设计一个乘积可存贮的4位二进制乘法器。 实验电路输入的被乘数取值范围为(0000)2~(1111)2，乘数的取值范围为(0000)2~(1111)2。通过计算可得，乘积的取值范围为(00000000)2~(11100001)2。通过初步的数值位数分析可知，储存被乘数需要1片4位二进制寄存器，储存乘数需要1片4位二进制寄存器，储存乘积需要2片4位二进制寄存器。 由图1中二进乘法竖式计算可以看出：二进制乘法可以转化为移位累加操作。对于4位二进制乘法，以8位乘积寄存器的高4位储存累加结果。运算时先将乘 图1 4位二进制乘法运算竖式分析

原码一位乘法器的设计说明

第1章总体设计方案 1.1 设计原理 原码一位乘乘法器中用三个寄存器X，Y和BFJ分别存放被乘数，乘数和部分积。乘法运算开始时，BFJ寄存器被清零，作为初始部分积。被乘数放在X 寄存器中，乘数放在Y寄存器中。实现部分积和被乘数相加是通过X送加法器和Y送加法器，在加法器中完成的。加法器的输出经过移位电路向右移一位送入BFJ寄存器中。Y寄存器是用移位寄存器实现的，其最低位用作Y送加法器的控制命令。因为原码一位乘是通过乘数的最低位是1还是0来确定加数的，当乘数的最后一位为1的时候，部分积加上被乘数，当乘数的最后一位为0的时候，部分积加上0。加法器最低一位的值，在右移的过程中将被移入Y寄存器的最高数值位，这样就使积的低位部分被保存在Y寄存器中，最开始的乘数在逐位右移的过程中不断丢失，直到移位结束。乘法运算完成以后BFJ寄存器中保存的数值是乘积的高位部分，Y寄存器即乘数寄存器中保存乘积的低位部分。 1.2设计思路 实现原码一位乘乘法的逻辑框图如图1.2所示，BFJ存放部分积，X存放被乘数，Y存放乘数。 一个实现一位原码乘法运算的运算器可以由一个被乘数寄存器，一个乘数寄存器，一个部分积寄存器，一个加法器，一个计数器，二选一选择电路以及移位电路七个模块构成。顶层的乘法器模块采用原理图设计输入方式。 被乘数寄存器模块中X为被乘数输入端，LOAD为数据打入电平，CLK为输入脉冲，XOUT为数据输出端口。 乘数寄存器模块中Y为乘数输入端，LOAD为数据打入电平，CLK位输入脉冲，INPUT为部分积最低位输入端，YOUT为数据输出端口，LOWBIT为数乘数最低位输出端。 部分积寄存器中IN为部分积右移一位以后的数据输入端，CLR为清零电平，CLK为输入脉冲，HIGH为加法器的进位输入端，OUT为部分积右移一位后数