数字电路和模拟电路面试题
数字电路
1、同步电路和异步电路的区别是什么？（仕兰微电子）
2、什么是同步逻辑和异步逻辑？（汉王笔试）
同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。
電路設計可分類為同步電路和非同步電路設計。同步電路利用時鐘脈衝使其子系統同步運作，而非同步電路不使用時鐘脈衝做同步，其子系統是使用特殊的“開始”和“完成”信號使之同步。由於非同步電路具有下列優點--無時鐘歪斜問題、低電源消耗、平均效能而非最差效能、模組性、可組合和可複用性--因此近年來對非同步電路研究增加快速，論文發表數以倍增，而Intel Pentium 4處理器設計，也開始採用非同步電路設計。
异步电路主要是组合逻辑电路，用于产生地址译码器、ＦＩＦＯ或ＲＡＭ的读写控制信号脉冲，其逻辑输出与任何时钟信号都没有关系，译码输出产生的毛刺通常是可以监控的。同步电路是由时序电路(寄存器和各种触发器)和组合逻辑电路构成的电路，其所有操作都是在严格的时钟控制下完成的。这些时序电路共享同一个时钟ＣＬＫ，而所有的状态变化都是在时钟的上升沿(或下降沿)完成的。
3、什么是"线与"逻辑，要实现它，在硬件特性上有什么具体要求？（汉王笔试）
线与逻辑是两个输出信号相连可以实现与的功能。在硬件上，要用oc门来实现（漏极或者集电极开路），由于不用oc门可能使灌电流过大，而烧坏逻辑门，同时在输出端口应加一个上拉电阻。（线或则是下拉电阻）
4、什么是Setup 和Holdup时间？（汉王笔试）
5、setup和holdup时间,区别.（南山之桥）
6、解释setup time和hold time的定义和在时钟信号延迟时的变化。（未知）
7、解释setup和hold time violation，画图说明，并说明解决办法。（威盛VIA 2003.11.06 上海笔试试题）
Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。输入信号应提前时钟上升沿（如上升沿有效）T时间到达芯片，这个T就是建立时间-Setup time.如不满足setup time,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。如果hold time不够，数据同样不能被打入触发器。
建立时间(Setup Time)和保持时间（Hold time）。建立时间是指在时钟边沿前，数据信号需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。如果不满足建立和保持时间的话，那么DFF将不能正确地采样到数据，将会出现
metastability的情况。如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间，那么超过量就分别被称为建立时间裕量和保持时间裕量。
8、说说对数字逻辑中的竞争和冒险的理解，并举例说明竞争和冒险怎样消除。（仕兰微电子）
9、什么是竞争与冒险现象？怎样判断？如何消除？（汉王笔试）
在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。产生毛刺叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。解决方法：一是添加布尔式的消去项，二是在芯片外部加电容。
10、你知道那些常用逻辑电平？TTL与COMS电平可以直接互连吗？（汉王笔试）
常用逻辑电平：12V，5V，3.3V；TTL和CMOS不可以直接互连，由于TTL是在0.3-3.6V之
间，而CMOS则是有在12V的有在5V的。CMOS输出接到TTL是可以直接互连。TTL接到CMOS需
要在输出端口加一上拉电阻接到5V或者12V。
cmos的高低电平分别
为:Vih>=0.7VDD,Vil<=0.3VDD;Voh>=0.9VDD,Vol<=0.1VDD.
ttl的为:Vih>=2.0v,Vil<=0.8v;Voh>=2.4v,Vol<=0.4v.
用cmos可直接驱动ttl;加上拉后,ttl可驱动cmos.
11、如何解决亚稳态。（飞利浦－大唐笔试）
亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。
解决方法：
1 降低系统时钟
2 用反应更快的FF
3 引入同步机制，防止亚稳态传播
4 改善时钟质量，用边沿变化快速的时钟信号
关键是器件使用比较好的工艺和时钟周期的裕量要大。
12、IC设计中同步复位与异步复位的区别。（南山之桥）
同步复位在时钟沿采复位信号，完成复位动作。异步复位不管时钟，只要复位信号满足条件，就完成复位动作。异步复位对复位信号要求比较高，不能有毛刺，如果其与时钟关系不确定，也可能出现亚稳态。
13、MOORE 与 MEELEY状态机的特征。（南山之桥）
Moo re 状态机的输出仅与当前状态值有关, 且只在时钟边沿到来时才会有状态变化. Mealy 状态机的输出不仅与当前状态值有关, 而且与当前输入值有关, 这
14、多时域设计中,如何处理信号跨时域。（南山之桥）
不同的时钟域之间信号通信时需要进行同步处理，这样可以防止新时钟域中第一级触发器的亚稳态信号对下级逻辑造成影响，其中对于单个控制信号可以用两级同步器，如电平、边沿检测和脉冲，对多位信号可以用FIFO,双口RAM，握手信号等。
跨时域的信号要经过同步器同步，防止亚稳态传播。例如：时钟域1中的一个信号，要送到时钟域2，那么在这个信号送到时钟域2之前，要先经过时钟域2的同步器同步后，才能进入时钟域2。这个同步器就是两级d触发器，其时钟为时钟域2的时钟。这样做是怕时钟域1中的这个信号，可能不满足时钟域2中触发器的建立保持时间，而产生亚稳态，因为它们之间没有必然关系，是异步
的。这样做只能防止亚稳态传播，但不能保证采进来的数据的正确性。所以通常只同步很少位数的信号。比如控制信号，或地址。当同步的是地址时，一般该地址应采用格雷码，因为格雷码每次只变一位，相当于每次只有一个同步器在起作用，这样可以降低出错概率，象异步FIFO的设计中，比较读写地址的大小时，就是用这种方法。如果两个时钟域之间传送大量的数据，可以用异步FIFO来解决问题。
15、给了reg的setup,hold时间，求中间组合逻辑的delay范围。（飞利浦－大唐笔试）
Delay < period - setup – hold
16、时钟周期为T,触发器D1的寄存器到输出时间最大为T1max，最小为
T1min。组合逻辑电路最大延迟为T2max,最小为T2min。问，触发器D2的建立时间T3和保持时间应满足什么条件。（华为）
T3setup>T+T2max,T3hold>T1min+T2min
17、给出某个一般时序电路的图，有Tsetup,Tdelay,Tck->q,还有 clock 的delay,写出决
定最大时钟的因素，同时给出表达式。（威盛VIA 2003.11.06 上海笔试试题）
T+Tclkdealy>Tsetup+Tco+Tdelay;
Thold>Tclkdelay+Tco+Tdelay;
18、说说静态、动态时序模拟的优缺点。（威盛VIA 2003.11.06 上海笔试试题）
静态时序分析是采用穷尽分析方法来提取出整个电路存在的所有时序路径，计算信号在这些路径上的传播延时，检查信号的建立和保持时间是否满足时序要求，通过对最大路径延时和最小路径延时的分析，找出违背时序约束的错误。它不需要输入向量就能穷尽所有的路径，且运行速度很快、占用内存较少，不仅可以对芯片设计进行全面的时序功能检查，而且还可利用时序分析的结果来优化设计，因此静态时序分析已经越来越多地被用到数字集成电路设计的验证中。
动态时序模拟就是通常的仿真，因为不可能产生完备的测试向量，覆盖门级网表中的每一条路径。因此在动态时序分析中，无法暴露一些路径上可能存在的时序问题；
19、一个四级的Mux,其中第二级信号为关键信号如何改善timing。（威盛VIA
2003.11.06 上海笔试试题）
关键：将第二级信号放到最后输出一级输出，同时注意修改片选信号，保证其优先级未被修改。
20、给出一个门级的图，又给了各个门的传输延时，问关键路径是什么，还问给出输入，使得输出依赖于关键路径。（未知）
21、逻辑方面数字电路的卡诺图化简，时序（同步异步差异），触发器有几种（区别，优点），全加器等等。（未知）
22、卡诺图写出逻辑表达使。（威盛VIA 2003.11.06 上海笔试试题）
23、化简F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和。（威盛）
卡诺图化简：一般是四输入，记住00 01 11 10顺序，
0 1 3 2
4 5 7 6
12 13 15 14
8 9 11 10
24、please show the CMOS inverter schmatic,layout and its cross sectionwith P-well process.Plot its transfer curve (Vout-Vin) And also explain the operation region of PMOS and NMOS for each segment of the transfer curve? （威盛笔试题circuit design-beijing-03.11.09）
25、To design a CMOS invertor with balance rise and fall time,please define the ration of channel width of PMOS and NMOS and explain?
26、为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大？（仕兰微电子）
和载流子有关，P管是空穴导电，N管电子导电，电子的迁移率大于空穴，同样的电场下，N管的电流大于P管，因此要增大P管的宽长比，使之对称，这样才能使得两者上升时间下降时间相等、高低电平的噪声容限一样、充电放电的时间相等
27、用mos管搭出一个二输入与非门。（扬智电子笔试）
28、please draw the transistor level schematic of a cmos 2 input AND gate and explain which input has faster response for output rising edge.(less delay time)。（威盛笔试题circuit design-beijing-03.11.09）
29、画出NOT,NAND,NOR的符号，真值表，还有transistor level的电路。（Infineon笔试）
30、画出CMOS的图，画出tow-to-one mux gate。（威盛VIA 2003.11.06 上海笔试试题）
31、用一个二选一mux和一个inv实现异或。（飞利浦－大唐笔试）
input a,b;
output c;
assign c=a?(~b):(b);
32、画出Y=A*B+C的cmos电路图。（科广试题）
33、用逻辑们和cmos电路实现ab+cd。（飞利浦－大唐笔试）
34、画出CMOS电路的晶体管级电路图，实现Y=A*B+C(D+E)。（仕兰微电子）
以上均为画COMS电路图，实现一给定的逻辑表达式。
35、利用4选1实现F(x,y,z)=xz+yz'。（未知）
x,y作为4选1的数据选择输入，四个数据输入端分别是z或者z的反相，0，1
36、给一个表达式f=xxxx+xxxx+xxxxx+xxxx用最少数量的与非门实现（实际上就是化简）。
化成最小项之和的形式后根据~(~(A*B)*(~（C*D）))=AB+CD
37、给出一个简单的由多个NOT,NAND,NOR组成的原理图，根据输入波形画出各点波形。
（Infineon笔试）
思路：得出逻辑表达式，然后根据输入计算输出
38、为了实现逻辑（A XOR B）OR （C AND D），请选用以下逻辑中的一种，并说明为什么？1）INV 2）AND 3）OR 4）NAND 5）NOR 6）XOR 答案：NAND（未知）
39、用与非门等设计全加法器。（华为）
40、给出两个门电路让你分析异同。（华为）
41、用简单电路实现，当A为输入时，输出B波形为…（仕兰微电子）
写逻辑表达式，然后化简
42、A,B,C,D,E进行投票，多数服从少数，输出是F（也就是如果A,B,C,D,E 中1的个数比0多，那么F输出为1，否则F为0），用与非门实现，输入数目没有限制。（未知）
写逻辑表达式，然后化简
43、用波形表示D触发器的功能。（扬智电子笔试）
easy
44、用传输门和倒向器搭一个边沿触发器。（扬智电子笔试）
45、用逻辑们画出D触发器。（威盛VIA 2003.11.06 上海笔试试题）
46、画出DFF的结构图,用verilog实现之。（威盛）
47、画出一种CMOS的D锁存器的电路图和版图。（未知）
48、D触发器和D锁存器的区别。（新太硬件面试）
49、简述latch和filp-flop的异同。（未知）
50、LATCH和DFF的概念和区别。（未知）
51、latch与register的区别,为什么现在多用register.行为级描述中latch如何产生的。（南山之桥）
latch是电平触发，register是边沿触发，register在同一时钟边沿触发下动作，符合同步电路的设计思想，而latch则属于异步电路设计，往往会导致时序分析困难，不适当的应用latch则会大量浪费芯片资源。
52、用D触发器做个二分频的电路.又问什么是状态图。（华为）
53、请画出用D触发器实现2倍分频的逻辑电路？（汉王笔试）
54、怎样用D触发器、与或非门组成二分频电路？（东信笔试）
直接D触发器Q反相输出接到数据输入
55、How many flip-flop circuits are needed to divide by 16? (Intel) 16分频？
4
56、用filp-flop和logic-gate设计一个1位加法器，输入carryin和current-stage，输出carryout和next-stage. （未知）
57、用D触发器做个4进制的计数。（华为）
58、实现N位Johnson Counter,N=5。（南山之桥）
59、用你熟悉的设计方式设计一个可预置初值的7进制循环计数器，15进制的呢？（仕兰微电子）
60、数字电路设计当然必问Verilog/VHDL，如设计计数器。（未知）
61、BLOCKING NONBLOCKING 赋值的区别。（南山之桥）
非阻塞赋值：块内的赋值语句同时赋值，一般用在时序电路描述中
阻塞赋值：完成该赋值语句后才能做下一句的操作，一般用在组合逻辑描述中
62、写异步D触发器的verilog module。（扬智电子笔试）
module df f8(clk , reset, d, q);
input clk;
input reset;
input [7:0] d;
output [7:0] q;
reg [7:0] q;
always @ (posedge clk or posedge reset)
if(reset)
q <= 0;
else
q <= d;
endmodule
63、用D触发器实现2倍分频的Verilog描述？（汉王笔试）
module divide2( clk , clk_o, reset);
input clk , reset;
output clk_o;
wire in;
reg out ;
always @ ( posedge clk or posedge reset)
if ( reset)
out <= 0;
else
out <= in;
assign in = ~out;
assign clk_o = out;
endmodule
64、可编程逻辑器件在现代电子设计中越来越重要，请问：a) 你所知道的可编程逻辑器件有哪些？ b) 试用VHDL或VERILOG、ABLE描述8位D触发器逻辑。（汉王笔试）
PAL，GAL，PLD，CPLD，FPGA。
module dff8(clk , reset, d, q);
input clk;
input reset;
input[7:0] d;
output[7:0] q;
reg[7:0] q;
always @ (posedge clk or posedge reset)//异步复位，高电平有效
if(reset)
q <= 0;
else
q <= d;
endmodule
65、请用HDL描述四位的全加法器、5分频电路。（仕兰微电子）
66、用VERILOG或VHDL写一段代码，实现10进制计数器。（未知）
67、用VERILOG或VHDL写一段代码，实现消除一个glitch。（未知）
68、一个状态机的题目用verilog实现（不过这个状态机画的实在比较差，很容易误解的）。（威盛VIA 2003.11.06 上海笔试试题）
69、描述一个交通信号灯的设计。（仕兰微电子）
70、画状态机，接受1，2，5分钱的卖报机，每份报纸5分钱。（扬智电子笔试）
数字电路经典笔试题目汇总
数字电路笔试汇总 2、什么是同步逻辑和异步逻辑？（汉王笔试） 同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。 電路設計可分類為同步電路和非同步電路設計。同步電路利用時鐘脈衝使其子系統同步運作，而非同 步電路不使用時鐘脈衝做同步，其子系統是使用特殊的“開始”和“完成”信號使之同步。由於非同步電 路具有下列優點--無時鐘歪斜問題、低電源消耗、平均效能而非最差效能、模組性、可組合和可複用性-- 因此近年來對非同步電路研究增加快速，論文發表數以倍增，而Intel Pentium 4處理器設計，也開始採用 非同步電路設計。 异步电路主要是组合逻辑电路，用于产生地址译码器、ＦＩＦＯ或ＲＡＭ的读写控制信号脉冲，其逻 辑输出与任何时钟信号都没有关系，译码输出产生的毛刺通常是可以监控的。同步电路是由时序电路(寄存 器和各种触发器)和组合逻辑电路构成的电路，其所有操作都是在严格的时钟控制下完成的。这些时序电路 共享同一个时钟ＣＬＫ，而所有的状态变化都是在时钟的上升沿(或下降沿)完成的。 3、什么是"线与"逻辑，要实现它，在硬件特性上有什么具体要求？（汉王笔试） 线与逻辑是两个输出信号相连可以实现与的功能。在硬件上，要用oc门来实现（漏极或者集电极开路），由于不用oc门可能使灌电流过大，而烧坏逻辑门，同时在输出端口应加一个上拉电阻。（线或则是下拉电阻） 4、什么是Setup 和Holdup时间？（汉王笔试） 解释setup和hold time violation，画图说明，并说明解决办法。（威盛VIA 2003.11.06 上海笔试试题） Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发器的时钟信 号上升沿到来以前，数据稳定不变的时间。输入信号应提前时钟上升沿（如上升沿有效）T时间到达芯片，这个T就是建立时间-Setup time.如不满足setup time,这个数据就不能被这一时钟打入触发器，只有在下 一个时钟上升沿，数据才能被打入触发器。保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不 变的时间。如果hold time不够，数据同样不能被打入触发器。 建立时间(Setup Time)和保持时间（Hold time）。建立时间是指在时钟边沿前，数据信号需要保持不 变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。如果不满足建立和保持时间的话，那么DFF将不能正确地采样到数据，将会出现
硬件工程师面试题集(含答案-很全)
硬件工程师面试题集 （DSP，嵌入式系统，电子线路，通讯，微电子，半导体） 1、下面是一些基本的数字电路知识问题，请简要回答之。 (1) 什么是Setup和Hold 时间？ 答：Setup/Hold Time 用于测试芯片对输入信号和时钟信号之间的时间要求。建立时间(Setup Time)是指触发器的时钟信号上升沿到来以前，数据能够保持稳定不变的时间。输入数据信号应提前时钟上升沿(如上升沿有效)T 时间到达芯片，这个T就是建立时间通常所说的SetupTime。如不满足Setup Time，这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿到来时，数据才能被打入触发器。保持时间(Hold Time)是指触发器的时钟信号上升沿到来以后，数据保持稳定不变的时间。如果Hold Time 不够，数据同样不能被打入触发器。 (2) 什么是竞争与冒险现象？怎样判断？如何消除？ 答：在组合逻辑电路中，由于门电路的输入信号经过的通路不尽相同，所产生的延时也就会不同，从而导致到达该门的时间不一致，我们把这种现象叫做竞争。由于竞争而在电路输出端可能产生尖峰脉冲或毛刺的现象叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。解决方法：一是添加布尔式的消去项，二是在芯片外部加电容。 (3) 请画出用D 触发器实现2 倍分频的逻辑电路 答：把D 触发器的输出端加非门接到D 端即可，如下图所示： (4) 什么是"线与"逻辑，要实现它，在硬件特性上有什么具体要求？ 答：线与逻辑是两个或多个输出信号相连可以实现与的功能。在硬件上，要用OC 门来实现(漏极或者集电极开路)，为了防止因灌电流过大而烧坏OC 门,应在OC 门输出端接一上拉电阻(线或则是下拉电阻)。 (5) 什么是同步逻辑和异步逻辑？同步电路与异步电路有何区别？ 答：同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系.电路设计可分类为同步电路设计和异步电路设计。同步电路利用时钟脉冲使其子系统同步运作，而异步电路不使用时钟脉冲做同步，其子系统是使用特殊的“开始”和“完成”信号使之同步。异步电路具有下列优点：无时钟歪斜问题、低电源消耗、平均效能而非最差效能、模块性、可组合和可复用性。 (7) 你知道那些常用逻辑电平？TTL 与COMS 电平可以直接互连吗？ 答：常用的电平标准，低速的有RS232、RS485、RS422、TTL、CMOS、LVTTL、LVCMOS、ECL、ECL、LVPECL 等，高速的有LVDS、GTL、PGTL、CML、HSTL、SSTL 等。 一般说来，CMOS 电平比TTL 电平有着更高的噪声容限。如果不考虑速度和性能，一般TTL 与CMOS 器件可以互换。但是需要注意有时候负载效应可能引起电路工作不正常，因为有些TTL 电路需要下一级的输入阻抗作为负载才能正常工作。 (6) 请画出微机接口电路中，典型的输入设备与微机接口逻辑示意图(数据接口、控制接口、锁存器/缓冲器)
模拟电路_Multisim软件仿真教程
第13章Multisim模拟电路仿真本章Multisim10电路仿真软件， 本章节讲解使用Multisim进行模拟电路仿真的基本方法。 目录 1. Multisim软件入门 2. 二极管电路 3. 基本放大电路 4. 差分放大电路 5. 负反馈放大电路 6. 集成运放信号运算和处理电路 7. 互补对称（OCL）功率放大电路 8. 信号产生和转换电路 9. 可调式三端集成直流稳压电源电路 13.1 Multisim用户界面及基本操作 13.1.1 Multisim用户界面 在众多的EDA仿真软件中，Multisim软件界面友好、功能强大、易学易用，受到电类设计开发人员的青睐。Multisim用软件方法虚拟电子元器件及仪器仪表，将元器件和仪器集合为一体，是原理图设计、电路测试的虚拟仿真软件。 Multisim来源于加拿大图像交互技术公司（Interactive Image Technologies，简称IIT公司）推出的以Windows为基础的仿真工具，原名EWB。 IIT公司于1988年推出一个用于电子电路仿真和设计的EDA工具软件Electronics Work Bench（电子工作台，简称EWB），以界面形象直观、操作方便、分析功能强大、易学易用而得到迅速推广使用。 1996年IIT推出了EWB5.0版本，在EWB5.x版本之后，从EWB6.0版本开始，IIT对EWB进行了较大变动，名称改为Multisim（多功能仿真软件）。 IIT后被美国国家仪器（NI，National Instruments）公司收购，软件更名为NI Multisim，Multisim经历了多个版本的升级，已经有Multisim2001、Multisim7、Multisim8、Multisim9 、Multisim10等版本，9版本之后增加了单片机和LabVIEW虚拟仪器的仿真和应用。 下面以Multisim10为例介绍其基本操作。图13.1-1是Multisim10的用户界面，包括菜单栏、标准工具栏、主工具栏、虚拟仪器工具栏、元器件工具栏、仿真按钮、状态栏、电路图编辑区等组成部分。
电气自动化专业笔试面试最常见的16个问题
电气自动化专业面试最常见的16个问题 电气自动化 1. 硅材料与锗材料的二极管导通后的压降各为多少？在温度升高后，二极管的正向压降，反向电流各会起什么变化？试说出二极管用途（举3个例子即可） 硅材料二极管:导通电压约0.5~0.7V,温度升高后正向压降降低,反向电流增加. 锗材料二极管:导通电压约0.1~0.3V,温度升高后正向压降降低,反向电流增加. 二极管主要功能是其单向导通.有高低频之分,还有快恢复与慢恢复之分,特殊的:娈容二极管,稳压二极管,隧道二极管，发光二极管，激光二极管，光电接收二极管，金属二极管（肖特基），，，用途：检波，整流，限幅，吸收（继电器驱动电路），逆程二极管（电视行输出中）． 2. 如何用万用表测试二极管的好坏？在选用整流二极管型号时，应满足主要参数有哪些？如何确定？ 3. 在发光二极管LED电路中，已知LED正向压降UF=1.4V，正向电流IF=10mA，电源电压5V，试问如何确定限流电阻。 4. 三极管运用于放大工作状态时，对NPN管型的，各极电位要求是：c极b极，b极e极，而对PNP管型，是c极b
极，b极e极。 5. 场效应管是型控制器件，是由极电压，控制极电流，对P沟道及N沟道场效应管，漏极电压的极性如何？ 6. 集成运算放大器作为线性放大时，信号从同相端输入，试画出其电路图，并说明相应电阻如何取？ 7. 说出一个你熟悉的运算放大器的型号，指出输入失调电压的意义。 8. 试画出用运算放大器组成比例积分电路的电路图，说明各元件参数的选择。 9. 某电子线路需要一组5V，1A的直流稳压电源，请设计一个电源线路，并说明所需元件的大致选择。 10. 在一台电子设备中需要±15V两组电源，负载电流200mA，主用三端集成稳压器，1、画出电路图，2、试确定变压器二次侧电压有效值及容量。 11. TTL电路和CMOS电路是数字电子电路中最常用的，试说出TTL电路和CMOS电路主要特点及常用系列型号。 12. 什么是拉电流？什么是灌电流？TTL带动负载的能力约为多少？是拉电流还是灌电流？ 13. 在51系列单片机中，PO□，P1□、P2□、P3□引脚功能各是什么？ 14. 单片机有哪些中断源？中断处理的过程有哪些？中断服务程序的入口地址是由用户决定，对吗？
怎样利用电路仿真软件进行模拟电路课程的学习
怎样利用电路仿真软件进行模拟电路课程的学习电路分析实验报告 实验二 学习用multisim软件对电路进行仿真 一．实验要求与目的 1.进一步熟悉multisim软件的各种功能。 2.巩固学习用multisim软件画电路图。 3.学会使用multisim里面的各种仪器分析模拟电路。 4.用multisim软件对电路进行仿真。 二、实验仪器 电脑一台及其仿真软件。 三．实验内容及步骤
（1）在电子仿真软件Multisim 基本界面的电子平台上组建如图所示的仿真电路。双击电位器图标，将弹出的对话框的“Valve”选项卡的“Increment”栏改成“1”，将“Label”选项卡的“RefDes”栏改成“RP。 ” 2）调节RP大约在35%左右时，利用直流工作点分析方法分析直 流工作点的值。直流工作点分析（DC Operating Point Analysis）是用来分析和计算电路静态工作点的，进行分析时，Multisim 自动将电路分析条件设为电感、交流电压源短路，电容断开。 单击Multisim 菜单“Simulate/Analyses/DC operating Point…”,在弹出的对话框中选择待分析的电路节点，如2图所示。单击Simulate 按钮进行直流工作点分析。分析结果如图3所示。列出了
单级阻容耦合放大电路各节点对地电压数据，根据各节点对地电压数据，可容易计算出直流工作点的值,依据分析结果，将测试结果填入表1中，比较理论估算与仿真分析结果。 表1 静态工作点数据 电压放大倍数测试 （1）关闭仿真开关，从电子仿真软件Multisim 10基本界面虚拟仪器工具条中，调出虚拟函数信号发生器和虚拟双踪示波器，将虚拟函数信号发生器接到电路输入端，将虚拟示波器两个通道分别接到电路的输入端和输出端，如图4所示。 （2）开启仿真开关，双击虚拟函数信号发生器图标“XFG1”，将打开虚拟函数信号发生器放大面板，首确认“Waveforms”栏下选取的是正弦信号，然后再确认频率为1kHZ”；再确认幅度为 10mVp，如图5所示。 四．仿真分析 动态测量仿真电路
数字电路精彩试题五套(含问题详解)
《数字电子技术》试卷一 一、 填空（每空1分，共２５分） １、(10110)2=( )10=( )16 (28)10=( )2=( )16 （56）10=（ ）8421BCD ２、最基本的门电路是： 、 、 。 ３、有N 个变量组成的最小项有 个。 4、基本RS 触发器的特征方程为_______ ,约束条件是 __. 5、若存储器的容量是256×4RAM,该RAM 有 ___存储单元，有 字，字长 _____位，地址线 根。 6、用N 位移位寄存器构成的扭环形计数器的模是________. 7、若令JK 触发器的J=K=T 则构成的触发器为_______. 8、如图所示，Y= 。 9、如图所示逻辑电路的输出Y= 。 10、已知Y=D AC BC B A ++，则Y = ，Ｙ／＝ 。 11、组合逻辑电路的特点是_________、___________;与组合逻辑电路相比，时序逻辑电路的输出不仅仅取决于此刻的_______;还与电路 有关。
二、化简(每小题5分，共20分) 1、公式法化简 ++++ （１）Ｙ＝ABC ABC BC BC A =+++ （２）Y ABC A B C 2、用卡诺图法化简下列逻辑函数 =+++ （１）Y BCD BC ACD ABD Y=∑+∑ （２）(1,3,4,9,11,12,14,15)(5,6,7,13) m d 三、设下列各触发器初始状态为0，试画出在CP作用下触发器的输出波形 (10分)
四、用74LS161四位二进制计数器实现十进制计数器（15分） 五、某汽车驾驶员培训班结业考试，有三名评判员，其中A 为主评判员，B 、C 为副评判员，评判时，按照少数服从多数原则，但若主评判员认为合格也可以通过。试用74LS138和与非门实现此功能的逻辑电路。(15分) P Q A Q B Q C Q D C T 74LS161 LD CP A B C D Cr Q A 、Q B 、Q C 、Q D ：数据输出端； A 、B 、C 、D ：数据输入端； P 、T ：计数选通端； r C ：异步复位端； CP ：时钟控制输入端； D L ：同步并置数控制端； C ：位输出端；
数字IC设计笔试面试经典100题
1：什么是同步逻辑和异步逻辑？（汉王） 同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。 同步时序逻辑电路的特点：各触发器的时钟端全部连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路的状态才能改变。改变后的状态将一直保持到下一个时钟脉冲的到来，此时无论外部输入x 有无变化，状态表中的每个状态都是稳定的。 异步时序逻辑电路的特点：电路中除可以使用带时钟的触发器外，还可以使用不带时钟的触发器和延迟元件作为存储元件，电路中没有统一的时钟，电路状态的改变由外部输入的变化直接引起。 2：同步电路和异步电路的区别： 同步电路：存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源，因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。 异步电路：电路没有统一的时钟，有些触发器的时钟输入端与时钟脉冲源相连，只有这些触发器的状态变化与时钟脉冲同步，而其他的触发器的状态变化不与时钟脉冲同步。 3：时序设计的实质： 时序设计的实质就是满足每一个触发器的建立/保持时间的要求。 4：建立时间与保持时间的概念？ 建立时间：触发器在时钟上升沿到来之前，其数据输入端的数据必须保持不变的最小时间。保持时间：触发器在时钟上升沿到来之后，其数据输入端的数据必须保持不变的最小时间。 5：为什么触发器要满足建立时间和保持时间？ 因为触发器内部数据的形成是需要一定的时间的，如果不满足建立和保持时间，触发器将进入亚稳态，进入亚稳态后触发器的输出将不稳定，在0和1之间变化，这时需要经过一个恢复时间，其输出才能稳定，但稳定后的值并不一定是你的输入值。这就是为什么要用两级触发器来同步异步输入信号。这样做可以防止由于异步输入信号对于本级时钟可能不满足建立保持时间而使本级触发器产生的亚稳态传播到后面逻辑中，导致亚稳态的传播。 （比较容易理解的方式）换个方式理解：需要建立时间是因为触发器的D端像一个锁存器在接受数据，为了稳定的设置前级门的状态需要一段稳定时间；需要保持时间是因为在时钟沿到来之后，触发器要通过反馈来锁存状态，从后级门传到前级门需要时间。 6：什么是亚稳态？为什么两级触发器可以防止亚稳态传播？ 这也是一个异步电路同步化的问题。亚稳态是指触发器无法在某个规定的时间段内到达一个可以确认的状态。使用两级触发器来使异步电路同步化的电路其实叫做“一位同步器”，他只能用来对一位异步信号进行同步。两级触发器可防止亚稳态传播的原理：假设第一级触发器的输入不满足其建立保持时间，它在第一个脉冲沿到来后输出的数据就为亚稳态，那么在下一个脉冲沿到来之前，其输出的亚稳态数据在一段恢复时间后必须稳定下来，而且稳定的数据必须满足第二级触发器的建立时间，如果都满足了，在下一个脉冲沿到来时，第二级触发器将不会出现亚稳态，因为其输入端的数据满足其建立保持时间。同步器有效的条件：第一级触发器进入亚稳态后的恢复时间+ 第二级触发器的建立时间< = 时钟周期。
Matlab第五章 Simulink模拟电路仿真
第五章Simulink模拟电路仿真 武汉大学物理科学与技术学院微电子系常胜
§5.1 电路仿真概要 5.1.1 MATLAB仿真V.S. Simulink仿真 利用MATLAB编写M文件和利用Simulink搭建仿真模型均可实现对电路的仿真，在实现电路仿真的过程中和仿真结果输出中，它们分别具有各自的优缺点。 武汉大学物理科学与技术学院微电子系常胜
ex5_1.m clear; V=40;R=5;Ra=25;Rb=100;Rc=125;Rd=40;Re=37.5; R1=(Rb*Rc)/(Ra+Rb+Rc); R2=(Rc*Ra)/(Ra+Rb+Rc); R3=(Ra*Rb)/(Ra+Rb+Rc); Req=R+R1+1/(1/(R2+Re)+1/(R3+Rd)); I=V/Req 武汉大学物理科学与技术学院微电子系常胜
ex5_1 武汉大学物理科学与技术学院微电子系常胜
武汉大学物理科学与技术学院微电子系常胜
注意Simulink仿真中imeasurement模块 /vmeasurement模块和Display模块/Scope模块的联合使用 Series RLC Branch模块中R、C、L的确定方式 R：Resistance设置为真实值Capacitance设置为inf（无穷大）Inductance设置为0 C：Resistance设置为0 Capacitance设置为真实值Inductance设置为0 L：Resistance设置为0Capacitance设置为inf Inductance设置为真实值 武汉大学物理科学与技术学院微电子系常胜
数字电子技术考试题及答案
太原科技大学 数字电子技术 课程试卷 B 卷 一、单选题（20分，每小题1分）请将本题答案全部写在下表中 1、8421BCD 码10000001转化为十六进制数是( )。 A 、15 B 、51 C 、81 D 、18 2、n 位二进制数的反码或其原码，表示的十进制数是( )。 A 、21n - B 、2n C 、1 2n - D 、2n 3、TTL 与非门多余输入端的处理是( )。 A 、接低电平 B 、任意 C 、 通过 100W 电阻接地 D 、通过 100k W 电阻接地 4、OD 非门在输入为低电平（输出端悬空）情况下，输出为( )状态。 A 、高电平 B 、低电平 C 、开路 D 、不确定 5、与()Y A B A =e e 相等的逻辑函数为（ ）。 A 、Y B = B 、Y A = C 、Y A B =? D 、Y A B =e 6、下列(,,)F A B C 函数的真值表中1Y =最少的为( )。 A 、Y C = B 、Y AB C = C 、Y AB C =+ D 、Y BC C =+ 7、( )是组合逻辑电路的特点。 A 、输出仅取决于该时刻的输入 B 、后级门的输出连接前级门的输入 C 、具有存储功能 D 、由触发器构成 8、半加器的两个加数为A 和B ，（ ）是进位输出的表达式。 A 、AB B 、A B + C 、AB D 、AB 9、欲使JK 触发器1 n Q Q +=，J 和K 取值正确的是（ ）。 A 、,J Q K Q == B 、J K Q == C 、0J K == D 、,1J Q K == 10、字数为128的ROM 存储器存储容量为1204位，字长为（ ）位，地址线为（ ）根。 A 、8，8 B 、8，7 C 、4，7 D 、4，8 11、一个四位二进制减法计数器初始状态为0110，经过101个脉冲有效沿触发后，它的输出是 ( )。 A 、0000 B 、0001 C 、0011 D 、0010 12、要用1K×8的RAM 扩展成8K×16的RAM ，需选用( )译码器。 A 、 3线-8线 B 、2线-4线 C 、1线-2线 D 、4线-16线
数字电路相关面试题
3 用D触发器实现2倍分频的逻辑电路？ Verilog描述： module divide2( clk , clk_o, reset); input clk , reset; output clk_o; wire in; reg out ; always @ ( posedge clk or posedge reset) if ( reset) out <= 0; else out <= in; assign in = ~out; assign clk_o = out; endmodule 图形描述： 6 请画出微机接口电路中，典型的输入设备与微机接口逻辑示意图（数据接口、控制接口、 所存器/缓冲器）。 8 可编程逻辑器件在现代电子设计中越来越重要，请问：你所知道的可编程逻辑器件有哪 些？ PAL，PLD，CPLD，FPGA。 9 试用VHDL或VERILOG、ABLE描述8位D触发器逻辑。 module dff8(clk , reset, d, q); input clk; input reset; input [7:0] d; output [7:0] q;
reg [7:0] q; always @ (posedge clk or posedge reset) if(reset) q <= 0; else q <= d; endmodule 10 设想你将设计完成一个电子电路方案。请简述用EDA软件（如PROTEL）进行设计（包 括原理图和PCB图）到调试出样机的整个过程。在各环节应注意哪些问题？ 电源的稳定上，电容的选取上，以及布局的大小。 11 用逻辑门和cmos电路实现ab+cd 12 用一个二选一mux和一个inv实现异或 13 给了reg的setup,hold时间，求中间组合逻辑的delay范围。 Delay < period - setup - hold 15 用verilog/vhdl写一个fifo控制器 包括空，满，半满信号。 16 用verilog/vddl检测stream中的特定字符串 分状态用状态机写。 17 用mos管搭出一个二输入与非门。 18 集成电路前段设计流程，写出相关的工具。 19 名词IRQ,BIOS,USB,VHDL,SDR IRQ: Interrupt ReQuest BIOS: Basic Input Output System USB: Universal Serial Bus VHDL: VHIC Hardware Description Language SDR: Single Data Rate 20 unix 命令cp -r, rm,uname 21 用波形表示D触发器的功能 22 写异步D触发器的verilog module module dff8(clk , reset, d, q);
数字电子技术模拟考试试题及答案
数字电子技术模拟考试试 题及答案 Last revision on 21 December 2020
《数字电子技术》模拟试题 一、填空题（每题2分，共20分） 1、十六进制数97，对应的十进制数为 （1） 。 2、“至少有一个输入为0时，输出为 （2） ”描述的是与运算的规则。 3、 （3） 变量逻辑函数有16个最小项。 4、基本逻辑运算有: （4） 、 （5） 和 （6） 运算。 5、两二进制数相加时，不考虑低位的进位信号是 （7） 加器。 6、TTL 器件输入脚悬空相当于输入 （8） 电平。 7、RAM 的三组信号线包括： （9） 线、地址线和控制线。 8、采用四位比较器对两个四位数比较时，先比较 （10） 位。 二、单项选择题（每个3分，共15分） 1、图1的国标逻辑符号中 （11） 是异或门。 图1 2、下列逻辑函数表达式中可能存在竞争冒险的是 （12） 。 A ))((C B B A F ++= B ))((C B B A F ++= C ))((C B B A F ++= D ))((C B B A F ++= 3、下面逻辑式中，不正确的是_ （13）____。 A.C B A ABC ??= B. A AB A += C. ()A A B A += D. AB BA = 4、时序逻辑电路中必须有___（14）___。 A. 输入逻辑变量 B. 时钟信号 C. 计数器 D. 编码器 5、有S1，S2两个状态，条件 （15） 可以确定S1和S2不等价。 A. 输出相同 B. 输出不同 C. 次态相同 D. 次态不同
1、证明：B A B A A +=+（4分） 2、某逻辑函数的真值表如表1所示，画出卡诺图。（6分） 表1 某逻辑函数的真值表 A B C F 0 0 0 0 0 0 1 1 0 1 0 1 0 1 1 X 1 0 0 X 1 0 1 0 1 1 0 1 1 1 1 X 四、分析题（20分） 图2 分析图2所示电路的逻辑功能。 1）列出其时钟方程：（2分） CP1＝ ；CP0＝ 。 2）列出其驱动方程：（4分） J1＝ ；K1＝ ；J0＝ ；K0＝ 。 3）列出其输出方程：（1分） Z ＝ 4）求次态方程：（4分） =+11n Q ；=+10n Q 5）作状态表及状态图（9分） Z
模电数电题面试题集锦
模拟电路知识 1、基尔霍夫定理的内容是什么？ 基尔霍夫定律包括电流定律和电压定律 电流定律：在集总电路中，任何时刻，对任一节点，所有流出节点的支路电流的代数和恒等于零。 电压定律：在集总电路中，任何时刻，沿任一回路，所有支路电压的代数和恒等于零。 2、描述反馈电路的概念，列举他们的应用。 反馈，就是在电子系统中，把输出回路中的电量输入到输入回路中去。 反馈的类型有：电压串联负反馈、电流串联负反馈、电压并联负反馈、电流并联负反馈。负反馈的优点：降低放大器的增益灵敏度，改变输入电阻和输出电阻，改善放大器的线性和非线性失真，有效地扩展放大器的通频带，自动调节作用。 电压负反馈的特点：电路的输出电压趋向于维持恒定。 电流负反馈的特点：电路的输出电流趋向于维持恒定。 3、有源滤波器和无源滤波器的区别 无源滤波器：这种电路主要有无源元件R、L和C组成 有源滤波器：集成运放和R、C组成，具有不用电感、体积小、重量轻等优点。 集成运放的开环电压增益和输入阻抗均很高，输出电阻小，构成有源滤波电路后还具有一定的电压放大和缓冲作用。但集成运放带宽有限，所以目前的有源滤波电路的工作频率难以做得很高。 6、FPGA和ASIC的概念，他们的区别。（未知） 答案：FPGA是可编程ASIC。 ASIC:专用集成电路，它是面向专门用途的电路，专门为一个用户设计和制造的。根据一个用户的特定要求，能以低研制成本，短、交货周期供货的全定制，半定制集成电路。与门阵列等其它ASIC(Application Specific IC)相比，它们又具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点。 7、什么叫做OTP片、掩膜片，两者的区别何在？ OTP means one time program，一次性编程 MTP means multi time program，多次性编程 OTP（One Time Program）是MCU的一种存储器类型 MCU按其存储器类型可分为MASK(掩模)ROM、OTP(一次性可编程)ROM、FLASHROM 等类型。 MASKROM的MCU价格便宜，但程序在出厂时已经固化，适合程序固定不变的应用场合；FALSHROM的MCU程序可以反复擦写，灵活性很强，但价格较高，适合对价格不敏感的应用场合或做开发用途； OTP ROM的MCU价格介于前两者之间，同时又拥有一次性可编程能力，适合既要求一定灵活性，又要求低成本的应用场合，尤其是功能不断翻新、需要迅速量产的电子产品。 8、单片机上电后没有运转，首先要检查什么？ 首先应该确认电源电压是否正常。用电压表测量接地引脚跟电源引脚之间的电压，看是否是电源电压，例如常用的5V。 接下来就是检查复位引脚电压是否正常。分别测量按下复位按钮和放开复位按钮的电压值，看是否正确。 然后再检查晶振是否起振了，一般用示波器来看晶振引脚的波形，注意应该使用示波器探头的“X10”档。另一个办法是测量复位状态下的IO口电平，按住复位键不放，然后测量IO口
2017年数字IC类笔试面试试题
2017年数字IC类笔试面试试题 威盛logic design engineer考题 1。一个二路选 择器，构成一个4路选择器，满足真值表要求、 2。已知A,B,C三个信号的波形，构造一个逻辑结构，使得从AB可以得到C，并且说明如何避免毛刺 3。一段英文对信号波形的描述，理解后画出波形，并采用verilog 实现。 4。169.6875转化成2进制和16进制 5。阐述中断的概念，有多少种中断，为什么要有中断，举例 6。这道比较搞，iq题，5名车手开5种颜色的车跑出了5个耗油量（milespergallon)，然后就说什么颜色的车比什么车手的耗油量多什么的，判断人，车，好油量的排序ft致死，看了一堆FSM和数字电路没啥用，结果基本的冬冬把自己搞死了。 不过mixedsignal里的数字部分到是很全的考察了数字的冬冬（转）几道威盛电子的FPGA工程师试题 7、解释setup和hold time violation,画图说明,并说明解决办法. 17、给出某个一般时序电路的图,有Tsetup,Tdelay,Tck->q,还有clock 的delay,写出决定最大时钟的因素,同时给出表达式. 18、说说静态、动态时序模拟的优缺点. 19、一个四级的Mux,其中第二级信号为关键信号如何改善timing 22、卡诺图写出逻辑表达使. 23、化简F(A,B,C,D)=m(1,3,4,5,10,11,12,13,14,15)的和 28Please draw the transistor level schematic of a cmos2input AND gate andexplain which input has faster response for output rising edge.(less del aytime). 30、画出CMOS的图,画出tow-to-one mux gate. 45、用逻辑们画出D触发器46、画出DFF的结构图,用verilog实现之. 68、一个状态机的题目用verilog实现73、画出可以检测10010串的状态图,并verilog实现之. 80、 Please draw schematic of a common SRAM cell with6transistors,point o utwhich nodes can store data and which node is word line control?(威盛笔试circuit design)（转） VIA数字IC笔试试题 1。解释setup和hold time violation，画图说明，并说明解决办法。
硬件工程师面试题集(含答案,很全).docx
硬件工程师面试题集 (DSP，嵌入式系统，电子线路，通讯，微电子，半导体) ---ReaLYamede 1下面是一些基本的数字电路知识问题，请简要回答之。 ⑴什么是SetUP和HOld时间？ 答：SetUP/Hold Time用于测试芯片对输入信号和时钟信号之间的时间要求。建立时间(SetUP Time)是指触发器的时钟信号上升沿到来以前，数据能够保持稳定不变的时间。输入数据信 号应提前时钟上升沿(如上升沿有效)T时间到达芯片，这个T就是建立时间通常所说的SetUPTime。如不满足SetUP Time，这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿到来时，数据才能被打入触发器。保持时间(Hold Time)是指触发器的时钟信号 上升沿到来以后，数据保持稳定不变的时间。如果Hold Time不够，数据同样不能被打入 触发器。 (2) 什么是竞争与冒险现象？怎样判断？如何消除？ 答：在组合逻辑电路中，由于门电路的输入信号经过的通路不尽相同，所产生的延时也就会 不同，从而导致到达该门的时间不一致，我们把这种现象叫做竞争。由于竞争而在电路输出 端可能产生尖峰脉冲或毛刺的现象叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒 险现象。解决方法：一是添加布尔式的消去项，二是在芯片外部加电容。 (3) 请画出用D触发器实现2倍分频的逻辑电路 答：把D触发器的输出端加非门接到D端即可，如下图所示： OIJTPUT CLK (4) 什么是"线与"逻辑，要实现它，在硬件特性上有什么具体要求？ 答：线与逻辑是两个或多个输出信号相连可以实现与的功能。在硬件上，要用OC门来实现(漏极或者集电极开路)，为了防止因灌电流过大而烧坏OC门,应在OC门输出端接一上拉电阻(线或则是下拉电阻)。 (5) 什么是同步逻辑和异步逻辑？同步电路与异步电路有何区别？ 答：同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系.电路设计可分类为同步电路设计和异步电路设计。同步电路利用时钟脉冲使其子系统同步运 作，而异步电路不使用时钟脉冲做同步，其子系统是使用特殊的“开始”和“完成”信号 使之同步。异步电路具有下列优点：无时钟歪斜问题、低电源消耗、平均效能而非最差效 能、模块性、可组合和可复用性。 ⑺你知道那些常用逻辑电平？TTL与CoMS电平可以直接互连吗？ 答：常用的电平标准，低速的有RS232、RS485、RS422、TTL、CMOS、LVTTL、LVCMOS、ECL、ECL、LVPECL 等，高速的有LVDS、GTL、PGTL> CML、HSTL、SSTL 等。 一般说来，CMOS电平比TTL电平有着更高的噪声容限。如果不考虑速度和性能，一般TTL与CMOS器件可以互换。但是需要注意有时候负载效应可能引起电路工作不正常，因为有些
2017年数字电路面试题集锦
2017年数字电路面试题集锦 1、同步电路和异步电路的区别是什么？（仕兰微电子） 2、什么是同步逻辑和异步逻辑？（汉王笔试） 同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。 3、什么是"线与"逻辑，要实现它，在硬件特性上有什么具体要求？（汉王笔试） 线与逻辑是两个输出信号相连可以实现与的功能。在硬件上，要用oc门来实现，由于不用oc门可能使灌电流过大，而烧坏逻辑门。同时在输出端口应加一个上拉电阻。 4、什么是Setup 和Holdup时间？（汉王笔试） 5、setup和holdup时间,区别.（南山之桥） 6、解释setup time和hold time的定义和在时钟信号延迟时的变化。（未知） 7、解释setup和hold time violation，画图说明，并说明解决办法。（威盛VIA 2003.11.06 上海笔试试题） Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。输入信号应提前时钟上升沿（如上升沿有效）T时间到达芯片，这个T就是建立时间-Setup time.如不满足setup time,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入
触发器。保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。如果hold time 不够，数据同样不能被打入触发器。 建立时间(Setup Time)和保持时间（Hold time）。建立时间是指在时钟边沿前，数据信号需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。如果不满足建立和保持时间的话，那么DFF将不能正确地采样到数据，将会出现metastability的情况。如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间，那么超过量就分别被称为建立时间裕量和保持时间裕量。 8、说说对数字逻辑中的竞争和冒险的理解，并举例说明竞争和冒险怎样消除。（仕兰微电子） 9、什么是竞争与冒险现象？怎样判断？如何消除？（汉王笔试） 在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。产生毛刺叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。解决方法：一是添加布尔式的消去项，二是在芯片外部加电容。 10、你知道那些常用逻辑电平？TTL与COMS电平可以直接互连吗？（汉王笔试） 常用逻辑电平：12V，5V，3.3V；TTL和CMOS不可以直接互连，由于TTL是在0.3-3.6V之间，而CMOS则是有在12V的有在5V的。CMOS输出接到TTL是可以直接互连。TTL接到CMOS需要在输出端口加一上拉电阻接到5V或者12V。 11、如何解决亚稳态。（飞利浦－大唐笔试）
模拟电子技术课程设计(Multisim仿真)
《电子技术Ⅱ课程设计》 报告 姓名 xxx 学号 院系自动控制与机械工程学院 班级 指导教师 2014 年 6 月18日
目录 1、目的和意义 (3) 2、任务和要求 (3) 3、基础性电路的Multisim仿真 (4) 3.1 半导体器件的Multisim仿真 (4) 3.11仿真 (4) 3.12结果分析 (4) 3.2单管共射放大电路的Multisim仿真 (5) 3.21理论计算 (7) 3.21仿真 (7) 3.23结果分析 (8) 3.3差分放大电路的Multisim仿真 (8) 3.31理论计算 (9) 3.32仿真 (9) 3.33结果分析 (9) 3.4两级反馈放大电路的Multisim仿真 (9) 3.41理论分析 (11) 3.42仿真 (12) 3.5集成运算放大电路的Multisim仿真（积分电路） (12) 3.51理论分析 (13) 3.52仿真 (14) 3.6波形发生电路的Multisim仿真（三角波与方波发生器） (14) 3.61理论分析 (14) 3.62仿真 (14) 4.无源滤波器的设计 (14) 5.总结 (18) 6.参考文献 (19)
一、目的和意义 该课程设计是在完成《电子技术2》的理论教学之后安排的一个实践教学环节.课程设计的目的是让学生掌握电子电路计算机辅助分析与设计的基本知识和基本方法，培养学生的综合知识应用能力和实践能力，为今后从事本专业相关工程技术工作打下基础。这一环节有利于培养学生分析问题，解决问题的能力，提高学生全局考虑问题、应用课程知识的能力，对培养和造就应用型工程技术人才将能起到较大的促进作用。 二、任务和要求 本次课程设计的任务是在教师的指导下，学习Multisim仿真软件的使用方法，分析和设计完成电路的设计和仿真。完成该次课程设计后，学生应该达到以下要求： 1、巩固和加深对《电子技术2》课程知识的理解； 2、会根据课题需要选学参考书籍、查阅手册和文献资料； 3、掌握仿真软件Multisim的使用方法； 4、掌握简单模拟电路的设计、仿真方法； 5、按课程设计任务书的要求撰写课程设计报告，课程设计报告能正确反映设计和仿真结果。
(完整版)数字电路自试题3答案
数字电路自测题3答案 一、填空题：（每空1分，共20分） 1．八进制数 (34.2 ) 8 的等值二进制数为 11100.01 ；十进制数 98 的 8421BCD 码为 10011000 。 2．试写出下列图中各门电路的输出分别是什么状态 （高电平、低电平） ？（其中（A ）（B ）为TTL 门电路，而（C ）为CMOS 门电路） （A ） （B ） （C ） Y 1= 02 Y 2= 1 Y 3= 1 3．一个 JK 触发器有 2 个稳态，它可存储 1 位二进制数。 4． 单稳态触发器 有一个稳定状态和一个暂稳状态。 施密特触发器 有两个稳定状态、有两个不同的触发电平，具有回差特性。 多谐振荡器 没有稳定状态，只有两个暂稳态。以上三种电路均可由 555定时器 外接少量阻容元件构成。 5．常用逻辑门电路的真值表如右图所示，则 F 1 、F 2 、F 3 分别属于何种常用逻辑门。F 1 同或 ，F 2 与非门 ，F 3 或非 。 6．OC 门的输出端可并联使用，实现__线与____功能；三态门的输出状态有______0________、 1 、 高阻 三种状态。 7．时序逻辑电路的输出不仅和____输入 ___有关，而且还与___电路原来状态____有关。 二、选择题： (选择一个正确答案填入括号内，每题2分，共20分 ) 1.在四变量卡诺图中，逻辑上不相邻的一组最小项为：（ D ） A ．m 1 与m 3 B ．m 4 与m 6 C ．m 5 与m 13 D ．m 2 与m 8 2．L=AB+C 的对偶式为：（ B ） A B F 1 F 2 F 3 0 0 1 1 0 0 1 0 1 1 1 0 0 1 1 1 1 1 0 1
模电数电笔试面试题目大全
模电数电面试笔试题目大全 模拟电路 1、基尔霍夫定理的内容是什么？（仕兰微电子） 2、平板电容公式(C=εS/4πkd)。（未知） 3、最基本的如三极管曲线特性。（未知） 4、描述反馈电路的概念，列举他们的应用。（仕兰微电子） 5、负反馈种类（电压并联反馈，电流串联反馈，电压串联反馈和电流并联反馈）；负反 馈的优点（降低放大器的增益灵敏度，改变输入电阻和输出电阻，改善放大器的线性和非 线性失真，有效地扩展放大器的通频带，自动调节作用）（未知） 6、放大电路的频率补偿的目的是什么，有哪些方法？（仕兰微电子） 7、频率响应，如：怎么才算是稳定的，如何改变频响曲线的几个方法。（未知） 8、给出一个查分运放，如何相位补偿，并画补偿后的波特图。（凹凸） 9、基本放大电路种类（电压放大器，电流放大器，互导放大器和互阻放大器），优缺 点，特别是广泛采用差分结构的原因。（未知） 10、给出一差分电路，告诉其输出电压Y+和Y-,求共模分量和差模分量。（未知） 11、画差放的两个输入管。（凹凸） 12、画出由运放构成加法、减法、微分、积分运算的电路原理图。并画出一个晶体管级的 运放电路。（仕兰微电子） 13、用运算放大器组成一个10倍的放大器。（未知） 14、给出一个简单电路，让你分析输出电压的特性（就是个积分电路），并求输出端某点 的 rise/fall时间。(Infineon笔试试题) 15、电阻R和电容C串联，输入电压为R和C之间的电压，输出电压分别为C上电压和R上电压，要求绘制这两种电路输入电压的频谱，判断这两种电路何为高通滤波器，何为低通滤 波器。当RC<