当前位置：文档库 › Jitter_数字信号抖动的测试

Jitter_数字信号抖动的测试

SDH抖动测试(DOC)

SDH抖动测试一、抖动特性 1、抖动的概念在理想情况下，数字信号在时间域上的位置是确定的，即在预定的时间位置上将回出现数字脉冲（1或0）。然而由于种种非理想的因素会导致数字信号偏离它的理想时间位置。我们将数字信号的特定时刻（例如最佳抽样时刻）相对其理想时间位置的短时间偏离称为定时抖动，简称抖动。这里所谓短时间偏离是指变化频率高于10H的相位变化，而将低于的相位变化称为漂移。事实上，两者的区分不仅在相位变化的频率不同，而且在产生机理、特性和对网络的影响方面也不尽相同。定时抖动对网络的性能损伤表现在下面几个方面： *对数字编码的模拟信号，解码后数字流的随机相位抖动使恢复后的样值具有不规则的相位，从而造成输出模拟信号的失真，形成所谓抖动噪声，影响业务信号质量，特别是图像信号质量。 *在再生器中，定时的不规则性使有效判决点偏离接收眼图的中心，从而降低了再生器的信噪比余度，直至发生误码。 *对于需要缓存器和相位比较器的数字设备，过大的抖动会造成缓存器的溢出或取空，从而导致不可控滑动损伤。 2、抖动机理（1）、PDH与SDH共有的抖动源 A、随机性抖动源 * 各类噪声源 * 定时滤波器失谐 * 完全不相关的图案抖动 B、系统性抖动源 * 码间干扰 * 有限脉宽作用 * 限幅器的门限漂移 * 激光器的图案效应（2）、SDH设备特有的抖动机理 A、指针调整抖动 SDH设备的支路信号的同步机理采用所谓的指针调整，即利用指针值的增减调整来补偿低速支路信号的相位变化和频率变化，由于指针调整是按字节为单位进行的，调整时将带来很大的相位跃变。带有这些相位跃变的数字信号通过带限电路时将会产生很长的相位过滤过程。处于正常同步工作的SDH网中的指针调整主要是由于同步分配过程中的随机噪声引起的，因而由之引起

抖动分类与测量

抖动分类与测量李惠民力科公司华南区应用工程师在现在的协议一致性测试中，“抖动”似乎已经成为了一个绕不开的名词，它是评估信号质量的一个关键指标。然而，各个通信协议对抖动似乎有着不同的要求，到底抖动的各个分量有什么意义呢？它们又是如何测量得到准确的结果呢？在系统设计中又该如何改善抖动指标呢？希望看完本文之后您能够得到一些帮助。抖动的定义过去，时钟频率只有10MHz。电路板或者封装设计的主要挑战就是如何自双层板上布通所有的信号线以及如何在组装时不破坏封装，在那个时代，数字信号基本上不需要考虑“信号质量”的；然而随着时钟频率的提高，信号周期和上升沿也已经普遍变短，这个时候，信号完整性就变得十分重要。特别的，当时钟频率超过1GHz时，由于时钟周期变短，“抖动”这个指标在信号质量也变得十分重要。抖动是指信号与理想时钟之间的偏差[1]。如下面图1和图2两个时序中，可以明显看出，图2中信号与理想时钟之间偏差相对较图1比更大，若两个信号时钟频率相同，我们就可以说图2中的抖动比图1中大。图1信号和理想时钟之间的偏差图2更“大”的抖动需要注意的是，抖动和频偏并不是不是相同的概念，一般讨论抖动是要在一段时间内实际信号和理想时钟之间速率相同或者相差很小的情况。图3中，这段

时间内，实际信号和理想时钟之间的频率偏差约为7%，一般来说我们讨论抖动的时候频偏不会超过5000ppm(即0.5%)，图3这种情况不再我们的讨论范围之内。图3“频偏”并不是我们所讨论的抖动另外，抖动的绝对值在有些情况下参考意义并不太大。假若是10MHz的时钟频率，每个周期为100ns，1ns的抖动似乎对信号没有太大的影响。然而当频率为500MHz时，1ns的抖动就很的能会影响信号信号质量，使得信号在传输过程在出现误码。所以我们在很多情况下会用UI这个相对单位；1UI即为1个时钟周期所花费的时间。若信号的时钟周期为10MHz时，1UI对应为100ns。相应的还有mUI，1mUI即0.001UI。相对单位比绝对时间单位更能看出抖动对信号质量的影响。抖动的分类在说抖动分类之前，首先我想说一下源同步与时钟恢复技术。想必大家在学习和使用单片机的时候应该对同步通信和异步通信有比较深刻的认识；同步通信的典型代表就是SPI，特点就是同时传送时钟和数据；异步通信的经典代表是UART，只需要两根线就可以实现全双工。源同步和SPI类似，在通信的时候同时传输时钟和数据，但是高速的时钟信号在传输过程中衰减很大，而且容易引起EMI，所以一般会对同步时钟进行分频，源同步的代表有HDMI，其时钟频率是信号速率的1/10。时钟恢复技术可以在串行数据中提取出时钟，然后用恢复出来的时钟对信号进行采样，克服异步通信中由于不同源带来的的频偏和抖动，时钟恢复的代表有USB，万兆以太网等。首先，我们需要明确的一点就是——抖动是时间的函数，确切的来说，抖动是和时钟周期相关的。在讨论抖动分类的时候，我们一般会从三个维度去讨论。从关注抖动参数的类型，可以分成TIE(Time interval error)，Period

高级抖动溯源分析方法

高级抖动溯源分析方法安捷伦科技（中国）有限公司孙灯亮抖动的定义及和相位噪声和频率噪声的关系抖动是数字系统的信号完整性测试的核心内容之一，是时钟和串行信号的最重要测量参数（注：并行总线的最重要测量参数是建立时间和保持时间）。一般这样定义抖动：“信号的某特定时刻相对于其理想时间位置上的短期偏离为抖动”（参考：Bell Communications Research,Inc(Bellcore),"Synchrous Optical Network(SONET) Transport Systems:Common Generic Criteria, TR-253-CORE",Issue 2, Rev No.1, December 1997".如图1所示。其中快过10HZ的偏离定义为抖动（Jitter)，漫过10Hz的偏离定义为漂移（Wander)。图1. 时钟和数据抖动的定义抖动和相位噪声和频率噪声有什么关系呢？图2.抖动和相位噪声和频率噪声的关系

抖动成分的分解及各个抖动成分的特征及产生原因随着信号速率的不断提高和对精度的越来越高要求，需要进行抖动成分的分离以更深入表征抖动特征和查找问题根源。一般按图3进行抖动成分的分离。图3.抖动成分分离图各个英文的中文翻译如下。 Total Jitter(TJ)：总体抖动； Random Jitter(RJ):随机抖动； Deterministic Jitter(DJ):确定性抖动； Data Dependent Jitter(DDJ)：数据相关抖动； Periodic Jitter(PJ):周期性抖动； Inter-symbol Interference(ISI):码间干扰 Duty Cycle Distortion(DCD)：占空比失真； Sub Rate Jitter(SRJ):子速率抖动。下面分别讨论每种抖动成分的特征和产生原因。 1、随机抖动RJ 随机抖动是不能预测的定时噪声，因为它没有可以识别的模式。典型的随机噪声实例是在无线电接收机调谐到没有活动的载频时听到的声音。尽管在理论上随机过程具有任意概率分布，但我们假设随机抖动呈现高斯分布，以建立抖动模型。这种假设的原因之一是，在许多电路中，随机噪声的主要来源是热噪声(也称为Johnson 噪声或散粒噪声)，而热噪声呈现高斯分布。另一个比较基础的原因是，根据中心极限定理，不管各个噪声源采用什么分布，许多不相关的噪声源的合成效应该接近高斯分布。高斯分布也称为正态分布，但它的一个最重要的特点是：对高斯变量，它可以达到的峰值是无穷大。尽管这种随机变量的大多数样本将会聚集在中间值的周围，但在理论上，任何单一的样本，它可以偏离中间值任意大的量。所以，高斯分布都没有峰到峰边界值，从这种分布中的样本数越多，所测得的峰到峰值将越大。所以，我们用stdev或RMS(均方差)值来衡量随机抖动RJ。 2、确定性抖动DJ 确定抖动是可以重复的、可以预测的定时抖动。正因如此，这个抖动的峰到峰值具有上下限，在数量相对较少的观察基础上，通常可以以高置信度观察或预测其边界。DDJ和PJ 根据抖动特点和根本成因进一步细分了这类抖动。确定性抖动和随机抖动在统计图上可以用图4形象化表示。

抖动测试-UI

第六部分抖动测试 6、1 抖动特性一、抖动的概念在理想情况下，数字信号在时间域上的位置是确定的，即在预定的时间位置上将会出现数字脉冲（1或0）。然而由于种种非理想的因素会导致数字信号偏离它的理想时间位置。我们将数字信号的特定时刻（例如最佳抽样时刻）相对其理想时间位置的短时间偏离称为定时抖动，简称抖动。这里所谓短时间偏离是指变化频率高于10Hz的相位变化，而将低于10Hz的相位变化称为漂移。事实上，两者的区分不仅在相位变化的频率不同，而且在产生机理、特性和对网络的影响方面也不尽相同。定时抖动对网络的性能损伤表现在下面几个方面： *对数字编码的模拟信号，解码后数字流的随机相位抖动使恢复后的样值具有不规则的相位，从而造成输出模拟信号的失真，形成所谓抖动噪声，影响业务信号质量，特别是图像信号质量。 *在再生器中，定时的不规则性使有效判决点偏离接收眼图的中心，从而降低了再生器的信噪比余度，直至发生误码。＊对于需要缓存器和相位比较器的数字设备，过大的抖动会造成缓存器的溢出或取空，从而导致不可控滑动损伤。二、抖动机理

1、PDH与SDH共有的抖动源（1）、随机性抖动源 * 各类噪声源 * 定时滤波器失谐 * 完全不相关的图案抖动（2）、系统性抖动源 * 码间干扰 * 有限脉宽作用 * 限幅器的门限漂移 * 激光器的图案效应 2、SDH设备特有的抖动机理（1）、指针调整抖动 SDH设备的支路信号的同步机理采用所谓的指针调整，即利用指针值的增减调整来补偿低速支路信号的相位变化和频率变化，由于指针调整是按字节为单位进行的，调整时将带来很大的相位跃变。带有这些相位跃变的数字信号通过带限电路时将会产生很长的相位过滤过程。处于正常同步工作的SDH网中的指针调整主要是由于同步分配过程中的随机噪声引起的，因而由之引起的相位跃变的出现时刻是不规律的，整个相位调整的时间可能很长。因此，指针调整与网同步的结合将在SDH/PDH边界产生很低频率的抖动或漂移，这种抖动称为指针调整抖动。（2）、映射抖动

结合抖动测试方法

目录 1 结合抖动的定义和指标描述 (3) 1 E1信号结合抖动测试方法和步骤 (4) 2 E3信号结合抖动测试方法和步骤 (11) 3 E4信号结合抖动测试方法和步骤 (16)

结合抖动的定义和指标描述 SDH设备的结合抖动是支路映射和指针调整结合作用，在设备解复用侧的PDH支路输出口所产生的抖动。在ITU-T规范的四种特定指针调整序列下的结合抖动指标见下表。测试用指针序列a、b、c、d分别定义如下： a－极性相反的单指针； b－规则指针加一个双指针； c－漏掉一个指针的规则单指针； d－极性相反的双指针。下面以2M信号为例，解释各个指针序列的定义： a指针序列：比如说目前的指针值为522相隔T1时间后将指针值减一即为521，再相隔T1时间后将指针值在加一即为522，就这样循环往复就形成了指针序列a。

b指针序列：比如说目前的指针值为522相隔T2时间后将指针值加一即为523，再相隔T2时间后将指针值加一即为524，如此循环4次后再隔T3的时间将指针值加一。就这样按照四个T2加一个T3为一个循环周期，循环往复就形成了指针序列b。 c指针序列：比如说目前的指针值为522相隔T2时间后将指针值加一即为523，再相隔T2时间后将指针值加一即为524，如此循环4次后再隔T2的时间指针值不变。就这样按照五个T2为一个循环周期，循环往复就形成了指针序列c。 d指针序列：比如说目前的指针值为522相隔T3时间后将指针值加一即为523，再相隔T1时间后将指针值减一即为522，再相隔一个T3时间后将指针值加一即为521，再相隔一个T1时间后将指针值加一即为522。就这样以两个T1加T3为周期，循环往复就形成了指针序列d。 1E1信号结合抖动测试方法和步骤 1、按下图接好电路和仪表。图1 2、选择“Instruments”下拉式菜单，在此菜单中选择“Add&Remove...”选项，见图2。

C-RAN组网时的CPRI时延抖动测试方法

C-RAN组网时的CPRI时延抖动测试是德科技（中国）有限公司李凯摘要：集中基带池和分布式射频拉远技术是4G/B4G/5G无线接入网组网的发展趋势。为了节省光纤资源，会把基带池和多个射频拉远模块间的CPRI链路复用在一根光纤上进行传输，由此增加的时延抖动是否会影响系统可靠性是设计组网方案时要重点考虑的因素。本文介绍了一种利用是德公司（原安捷伦公司电子测量仪器部）的高带宽实时示波器进行C-RAN组网时的CPRI 时延抖动测试的方法，并根据实际测试结果对彩光直驱和OTN承载两种方式的时延抖动进行了分析。关键词： C-RAN，CPRI，时延精度，抖动一、前言 4G移动通信技术已经进入商用阶段, 5G关键技术业已进入研发。目前及未来的更长时间，运营商需要在有限的频谱资源下提供更高的容量和数据传输速率。LTE/LTE-A中高带宽及高阶调制技术的引入，使得对于信噪比要求更高，因此单个LTE基站的覆盖范围会比采用3G技术时要小。密集组网和基站间协作的要求带来了基站站点数量扩容的巨大需求，相应地带来了选址、功耗、海量光纤资源的巨大挑战。因此，合适的组网和传输方案是推进高速数据网络应用普及的关键技术。为此，各大运营商都在进行新的无线接入网组网方式的研究。比如中国移动的C-RAN是基于集中化处理(Centralized Processing)、协作式无线电

(Collaborative Radio)、实时云计算构架(Real-time Cloud Infrastructure)的绿色无线接入网构架(Clean system)。其本质是通过将基带单元BBU集中放置以减小站址数量，并把室外的远端射频单元RRU通过合适的传输方案拉远到需要覆盖的区域。这种组网方式大大减少了机房的数量，从而减少了建设、运维费用，同时可以采用协作化、虚拟化技术，实现资源共享和动态调度，提高频谱效率，以达到低成本，高带宽和灵活度的运营。图1是C-RAN的组网方式（参考资料：https://www.wendangku.net/doc/0312223743.html,）图1 C-RAN无线接入网组网方式但是这种组网方式也带来了新的挑战，其中一个要考虑的就是BBU和RRU间的CPRI信号经过传输后的时延抖动是否还满足CPRI规范的要求。

基于数字示波器的高精度抖动测试方法

基于数字示波器的高精度抖动测试方法关键字：实时示波器触发抖动 Trigger Jitter 增量时间精度 DTA 随着计算机和通信系统总线速度的显著提高，特别是各种不同的采用内嵌时钟技术的高速串行总线日益普及，定时抖动已经成为影响其性能的基本因素。本文针对当前各种不同的抖动测试工具和方法重点介绍了如何选择实时示波器进行抖动测试和分析，并且探讨了示波器中影响抖动测试结果的几个关键因素。最后针对高精度抖动测试提供了参考方法和测试实例。越来越多的高速计算机和通信系统开始采用高速串行总线在芯片间，背板间和系统设备间传送高速数据。在串行数据传输过程中，任何微小的高速时钟和数据抖动都会对整个系统产生巨大的影响，在这种情况下，抖动已经成为设计高速数字系统成败的关键。最典型的应用是传统的33M PCI 并行总线正在被采用高速串行技术的PCI-Express 取代，它的最新标准支持的数据率已经到5Gb/s ，一个UI 的宽度才200ps ，任何微小的抖动都会导致数据传输错误。从当前各种高速串行总线和数据链路的定时余量规范中表明，在整个数字系统中更加严格地控制抖动是必须的。只有全面有效的测试和分析抖动，其根本原因才能被隔离，从而针对引起系统抖动的原因来减少抖动，提高系统性能和稳定性。像PCI-Express 、FBD 、InfiniBand 、SerialATA 和DVI 等都对于时钟和数据抖动有明确要求。本文针对示波器进行的实时抖动测试方法，探讨了影响抖动测试结果的关键因素。典型的抖动测试方法为成功地设计高速数字系统，不仅需要理解什么是抖动，计算抖动的大小，还需要对不同的抖动分量进行隔离和分解，分析造成抖动的原因，进而避免在高速系统中出现抖动造成的系统故障。在了解抖动测试前，明智选择合适的抖动测试工具和方法成为整个抖动测试工作的第一步。目前有几种抖动测试工具可供选择，误码仪(BERT)直接测试系统的误码率，但是价位昂贵，功能单一，不适合设计人员和调试人员；采用时间间隔分析仪测试抖动也存在功能单一，抖动分析能力不足的限制。高性能数字示波器成为当前最流行的抖动测试工具。对于数字示波器而言，典型的抖动测试方法主要有2种： 1) 采用数字存储示波器的等效采样模式或直接使用采样示波器，通过直方图统计测量定时抖动。等效采样的缺点是无法消除示波器自身的触发抖动对测试结果的影响，并且由于它采用的是多次触发、多次采集、累计显示的工作方式，对于电路设计和调试而言受到较多的限制，无法进行深层的抖动分析。图1：TDSJIT3进行高速数据的抖动测试和分解。

时间抖动(jitter)的概念及其分析方法

时间抖动(jitter)的概念及其分析方法随着通信系统中的时钟速率迈入GHz级，抖动这个在模拟设计中十分关键的因素，也开始在数字设计领域中日益得到人们的重视。在高速系统中，时钟或振荡器波形的时序误差会限制一个数字I/O接口的最大速率。不仅如此，它还会导致通信链路的误码率增大，甚至限制A/D转换器的动态范围。有资料表明在3G Hz以上的系统中，时间抖动（jitter）会导致码间干扰（ISI），造成传输误码率上升。在此趋势下，高速数字设备的设计师们也开始更多地关注时序因素。本文向数字设计师们介绍了抖动的基本概念，分析了它对系统性能的影响，并给出了能够将相位抖动降至最低的常用电路技术。本文介绍了时间抖动（jitter）的概念及其分析方法。在数字通信系统，特别是同步系统中，随着系统时钟频率的不断提高，时间抖动成为影响通信质量的关键因素。关键字：时间抖动、jitter、相位噪声、测量时间抖动的概念在理想情况下，一个频率固定的完美的脉冲信号（以1MHz为例）的持续时间应该恰好是1us，每500n s有一个跳变沿。但不幸的是，这种信号并不存在。如图1所示，信号周期的长度总会有一定变化，从而导致下一个沿的到来时间不确定。这种不确定就是抖动。抖动是对信号时域变化的测量结果，它从本质上描述了信号周期距离其理想值偏离了多少。在绝大多数文献和规范中，时间抖动（jitter）被定义为高速串行信号边沿到来时刻与理想时刻的偏差，所不同的是某些规范中将这种偏差中缓慢变化的成分称为时间游走（wander），而将变化较快的成分定义为时间抖动（ji tter）。图1 时间抖动示意图 1．时间抖动的分类抖动有两种主要类型：确定性抖动和随机性抖动。确定性抖动是由可识别的干扰信号造成的，这种抖动通常幅度有限，具备特定的（而非随机的）产生原因，而且不能进行统计分析。随机抖动是指由较难预测的因素导致的时序变化。例如，能够影响半导体晶体材料迁移率的温度因素，就可能造成载子流的随机变化。另外，半导体加工工艺的变化，例如掺杂密度不均，也可能造成抖动。 2．时间抖动的描述方法可以通过许多基本测量指标确定抖动的特点，基本的抖动参数包括： 1)周期抖动（period jitter）测量实时波形中每个时钟和数据的周期的宽度。这是最早最直接的一种测量抖动的方式。这一指标说明了时钟信号每个周期的变化。 2)周期间抖动（cycle-cycle jitter）测量任意两个相邻时钟或数据的周期宽度的变动有多大，通过对周期抖动应用一阶差分运算，可以得到周期间抖动。这个指标在分析琐相环性质的时候具有明显的意义。

信号完整性基础之十-总体抖动的算法

信号完整性分析基础系列之十 ——理解串行数据测试中的总体抖动算法张昌骏美国力科公司深圳代表处在高速串行数据的测试中，抖动的测试非常重要。在串行数据的抖动测试中，抖动定义为信号的边沿与其参考时钟之间的偏差。对于抖动测量值的量化，通常有抖动的峰峰值和有效值这两个参数。不过，抖动的峰峰值随着测量时间的增加，测量值不断变大，不能将抖动值与误码率直接联系起来，所以对于抖动测试，抖动的峰峰值并不是一个理想的指标来很衡量器件和系统的性能。总体抖动（Total Jitter ，简称Tj ）为某误码率（Bit Error Ratio ，简称BER ）下抖动的峰峰值，在很多串行数据的规范中通常需要测量误码率为的Tj ，简写为Tj@BER=10e-12。对于BER 小于10e-8的Tj 的测量，通常只有误码率测试仪BERT 可以直接测量到。对于示波器，假设该高速信号为2.5Gbps 的PCIe ，单个bit 的时长为Unit interval = 400ps ，假设示波器采样率为20G 采样率，则1个bit 上包括了400ps/50ps = 8个采样点，一次分析1M 个bit 需要8M 的存储深度，如果要测量10个比特的抖动，需要让示波器在8M 的存储深度下扫描100次，由于示波器在8Mpts 时计算抖动已经很耗时，重复100次的测试时间会非常长。所以示波器测量小于的误码率时的总体抖动必须通过某些算法来估算Tj 。 1210?8 1210 ? 图1：TIE 抖动图示与抖动概率密度函数（PDF ）基于示波器求解抖动的算法通常在三个领域观察和分析，即时域、频域、统计域。比如TIE track 即为TIE 抖动在时域的函数；在频域分析抖动的频谱，可以计算周期性抖动Pj 和

基于数字示波器的高精度抖动测试方法

基于数字示波器的高精度抖动测试方法越来越多的高速计算机和通信系统开始采用高速串行总线在芯片间，背板间和系统设备间传送高速数据。在串行数据传输过程中，任何微小的高速时钟和数据抖动都会对整个系统产生巨大的影响，在这种情况下，抖动已经成为设计高速数字系统成败的关键。最典型的应用是传统的33M PCI 并行总线正在被采用高速串行技术的PCI-Express 取代，它的最新标准支持的数据率已经到 5Gb/s，一个UI 的宽度才200ps，任何微小的抖动都会导致数据传输错误。从当前各种高速串行总线和数据链路的定时余量规范中表明，在整个数字系统中更加严格地控制抖动是必须的。只有全面有效的测试和分析抖动，其根本原因才能被隔离，从而针对引起系统抖动的原因来减少抖动，提高系统性能和稳定性。像PCI-Express、FBD、InfiniBand、SerialATA 和DVI 等都对于时钟和数据抖动有明确要求。本文针对示波器进行的实时抖动测试方法，探讨了影响抖动测试结果的关键因素。典型的抖动测试方法为成功地设计高速数字系统，不仅需要理解什么是抖动，计算抖动的大小，还需要对不同的抖动分量进行隔离和分解，分析造成抖动的原因，进而避免在高速系统中出现抖动造成的系统故障。在了解抖动测试前，明智选择合适的抖动测试工具和方法成为整个抖动测试工作的第一步。目前有几种抖动测试工具可供选择，误码仪(BERT)直接测试系统的误码率，但是价位昂贵，功能单一，不适合设计人员和调试人员；采用时间间隔分析仪测试抖动也存在功能单一，抖动分析能力不足的限制。高性能数字示波器成为当前最流行的抖动测试工具。对于数字示波器而言，典型的抖动测试方法主要有2 种：1) 采用数字存储示波器的等效采样模式或直接使用采样示波器，通过直方图统计测量定时抖动。等效采样的缺点是无法消除示波器自身的触发抖动对测试结果的影响，并且由于它采用的是多次触发、多次采

10G信号的抖动测量

10G信号的抖动测量由于不断追求更高性能，有效数据窗的单位间隔(UI)继续缩短。速率为1Gbps时，UI为1000 ps；5Gbps缩短为200ps；10Gbps则为100ps。对于100ps的有效数据窗，在系统没有连贯而可靠地发送和接收数据之前，只能容忍很小的Tj (总抖动)。以上述速度传输时，Tj结果需远小于100ps，而Rj (随机抖动)更是以飞秒(fs)为单位。有什么技术和工具能用来检定这些飞秒系统呢？基本上，随着速度的提升，高速I/O设计遭遇到较以往更大的挑战。很多最新标准要求物理层的比特误码率为10–12。然而，随着UI逐渐缩小，要想保持这个数量级的误码率也越来越难。最终，这就意味着设备级抖动要继续缩短。例如，5Gbps的SuperSpeed USB 3.0规定Rj为2.42ps RMS；10Gbps的SFP规定Tj为28ps，Rj为1ps左右。定时分析所有采用电压变换来体现定时情况的电气系统，都伴有讨厌的定时抖动。当信号速率不断提高、电压摆动缩小以降低功耗时，系统的抖动在信号发送间隔占到相当大的比重。这种情况下，抖动成为基本的性能限制。是否具有抖动检定能力，对成功运用符合性能要求的高速第三代(Gen 3)系统至关重要。，每个时钟的数据级、上升沿和下降沿都在D处表示出来。数据锁存是数据通信的关键环节，无论在何种工具(示波器或软件仿真系统)上，都以眼图形式显示。在每个时钟上，边沿的定时位置(如果有的话)有助于时钟/数据延时统计分布。这种位移即抖动或时间间隔误差(TIE)。 TIE抖动是相对已知或已恢复时钟测量出的信号定时误差。在串行数据的应用中，TIE 通常被称为抖动。TIE很重要，因为其甚至能显示一段时间内少量抖动的累积效应。以图2为例，每毫微秒时钟边沿的TIE标准偏差是9.6ps。图1: 串行数据中的抖动，每个时钟的数据级、上升沿和下降沿都在D处表示出来。数据锁存是数据通信的关键环节，在示波器上以眼图形式显示。图2: TIE抖动测量有其他方法测量单波形抖动，包括周期性抖动和cycle-to-cycle抖动。然而，测量信号波形上抖动的方法还包括测量周期抖动(period jitter)和相邻周期间抖动(cycle-to-cycle jitter)。周期抖动是对信号的测量，通常针对从一个沿到另一相似沿的重复信号。常见的周期测量工具，会测量某一信号的上升沿到下一上升沿之间的数值。采用数据传输方式(如DDR内存)，同时利用上升沿和下降沿来记时数据比特，这时测量周期仅为半个周期。在采集周期测量值的有效样值后，可分辨标准偏差和峰值。该统计数据即信号中的周期性抖动。对于相邻周期间抖动，通过应用简单算法计算刚刚获取的周期测量值。如果已知两个相邻周期的定时信息，其差值便是相邻周期间变化：周期1减去周期2。此外，对周期进行有效采样，并测量周期间的差值后，即可得出标准偏差和峰值。统计出的数据即相邻周期间抖动。抖动分量将抖动按组成进行拆分，可提高精度并看清BER性能的根源。最常用的抖动模型基于图3所示的分级结构。虽然也有分析抖动的其他方法，但这种方法是T11 FC-MJSQ所认可，且目前最为常用的，因为它直接显示与BER性能相关的分量。图3: 按抖动类型进行的抖动分析在这种分级结构中，首先将总抖动分为两类：随机抖动和确定性抖动(Dj)，然后再将确定性抖动分为若干类：周期抖动(Pj，有时也称正弦波抖动或Sj )、占空比抖动(DCD)以及数据相关抖动(DDj，也称符号间干扰ISI)。有时也会加入另外一个类别，即有界不相关抖动BUj。如果要测量在高信号速率时构成Tj的各分量，应采用本底噪声低、频率响应平稳、抖动

示波器进行时钟抖动测试的精度

示波器进行时钟抖动测试的精度分析抖动是指数字信号中不期望的相位调制，同时也是衡量高速数字信号质量的最重要的指标。现在各种通信标准都对通信设备的抖动的指标有严格的要求，各种总线的一致性测试中也会对随机抖动、确定性抖动、时间间隔误差、总体抖动等有要求。示波器是很强大的工具，目前很多windows平台的示波器都提供了一些抖动分析的软件，可以提供直方图、时间图、抖动频谱、RJ/ DJ分解、浴盆曲线等一系列漂亮的测试报告。但是事实上，很多用户在使用示波器进行精确抖动测量时却不能得到很好的结果。比如明明要求被测时钟的抖动小于0.5ps RMS，实际测出来却是5ps RMS，数量级的错误使得很多用户开始怀疑测量结果和测量方法的可信程度。这些错误结果的出现除了部分是由于对抖动概念理解不够从而设置错误外，还有很大一部分原因是不了解所使用的示波器的抖动测量能力，也就是您在使用的这台示波器究竟能测量到多小的抖动，以及和那些因素有关。衡量示波器实际能测量到的最小的抖动的指标是抖动测量本底（J itter measurement floor）。如果被测件的实际抖动小于示波器的抖动测量本底，这些抖动是不可能被测量到的。抖动测量本底这个指标和示波器的采样时钟抖动、底噪声以及被测信号都有关系，其表现为示波器对测量结果增加的随机抖动的大小。由于不同示波器厂商用不同的方法定义抖动测量本底，这就要求购买或使用示波器的工程师深

入理解不同指标定义的含义。通常用来衡量示波器抖动测量能力的指标有2个：固有抖动（Int rinsic Jitter）和抖动测量本底（Jitter Measurement Floor）。这2 个指标间有关系但又不完全一样，下面就来解释一下。 1、固有抖动示波器的固有抖动，有时又叫采样时钟抖动，是指由于示波器内部采样时钟误差所造成的抖动。由于现在高带宽示波器的采样时钟频率都非常高，可高达80G/s或者更高，因此要保证每一个实际的采样点都落在其应该在的理想位置是个非常有挑战性的工作。示波器里通常使用专门的芯片或时基系统来保证送给其ADC芯片的采样时钟间精确的时间关系。以Agilent其90000X示波器为例，其固有抖动是150fs。这里，固有抖动意味着如果不考虑其它因素情况下理论上示波器能够测量到的最小的抖动值。有些厂商把这项指标称为示波器的抖动测量本底，但事实上理论上的固有抖动指标本身并不能准确地告诉工程师这台示波器会给抖动测量带来多大误差。 2、抖动测量本底事实上示波器都是有底噪声的（这是指幅度上的噪声），同时被测信号的斜率（指被测信号边沿单位时间内电压变化的速度）又不是无穷大的。因此示波器本身的垂直方向的幅度噪声叠加在被测信号上，

时钟的抖动测量与分析

时钟的抖动测量与分析时钟抖动的分类与定义时钟抖动通常分为时间间隔误差（Time Interval Error，简称TIE），周期抖动（Period Jitter）和相邻周期抖动（cycle to cycle jitter）三种抖动。 TIE又称为phase jitter，是信号在电平转换时，其边沿与理想时间位置的偏移量。理想时间位置可以从待测试时钟中恢复，或来自于其他参考时钟。Period Jitter是多个周期内对时钟周期的变化进行统计与测量的结果。Cycle to cycle jitter是时钟相邻周期的周期差值进行统计与测量的结果。对于每一种时钟抖动进行统计和测量，可以得到其抖动的峰峰值和RMS值（有效值），峰峰值是所有样本中的抖动的最大值减去最小值，而RMS值是所有样本统计后的标准偏差。如下图1为某100M时钟的TIE、Period Jitter、Cycle to Cycle jitter的峰峰值和RMS值的计算方法。图1：三种时钟抖动的计算方法时钟抖动的应用范围在三种时钟抖动中，在不同的应用范围需要重点测量与分析某类时钟抖动。TIE抖动是最常用的抖动指标，在很多芯片的数据手册上通常都规定了时钟TIE抖动的要求。对于串

行收发器的参考时钟，通常测量其TIE抖动。如下图2所示，在2.5Gbps的串行收发器芯片的发送端，参考时钟为100MHz，锁相环25倍频到2.5GHz后，为Serializer（并行转串行电路）提供时钟。当参考时钟抖动减小时，TX输出的串行数据的抖动随之减小，因此，需要测量该参考时钟的TIE抖动。另外，用于射频电路的时钟通常也需测量其TIE抖动（相位抖动）。在并行总线系统中，通常重点关注period jitter和cycle to cycle jitter。比如在共同时钟总线（common clock bus）中（如图3所示），完整的数据传输需要两个时钟脉冲，第一个脉冲用于把数据锁存到发送芯片的IO Buffer，第二个脉冲将数据锁存到接收芯片中，在一个时钟周期内让数据从发送端传送到接收端，当发送端到接收端传输延迟（flight time）过大时，数据的建立时间不够，传输延迟过小时，数据的保持时间不够；同理，当这一个时钟的周期值偏大时，保持时间不够；周期值偏小时，建立时间不够。可见，时钟周期的变化直接影响建立保持时间，需要测量period jitter和cycle to cycle jitter。关于共同时钟总线的时序分析的详细讲解，请参考Stephen H. Hall、Garrett W. Hall和James A. McCall写的信号完整性分析书籍：《High-Speed Digital System Design》。另外一种常见的并行电路－源同步总线（Source Synchronous bus），通常也重点测量period jitter和cycle to cycle jitter。比如DDR2就属于源同步总线，在Intel DDR2 667/800 JEDEC Specification Addendum规范中定义了时钟的抖动测试包括周期抖动和相邻周期抖动，分别如表格1中tJIT(per)和tJIT(cc)，此外，还需要测量N-Cycle jitter，即N个周期的相邻周期抖动，比如表格1中tERR(2per)是连续2个周期的周期值与下2个周期的周期值的时间差，tERR(3per)是3个周期组合的相邻周期抖动，依此类推。

如何测试延时、抖动、丢包率

如何测试延时、抖动、丢包率？延时、抖动、丢包率各个数据的含义是什么？很简单，在Windows的左下角点击"开始"，选"运行"，键入 cmd 回车，就可以进入DOS窗口，在DOS命令状态下输入： ping 202.105.135.211 就会得到下面的结果： Pinging 202.105.135.211 with 32 bytes of data: Reply from 202.105.135.211: bytes=32 time=93ms TTL=42 Reply from 202.105.135.211: bytes=32 time=86ms TTL=42 Reply from 202.105.135.211: bytes=32 time=81ms TTL=42 Reply from 202.105.135.211: bytes=32 time=80ms TTL=42 Ping statistics for 202.105.135.211: Packets: Sent = 4, Received = 4, Lost = 0 (0% loss), Approximate round trip times in milli-seconds: Minimum = 80ms, Maximum = 93ms, Average = 85ms 这里面，丢包率0%,抖动是-5ms到+8ms，延时是 85ms（毫秒），测试另外两个IP地址，可以看到： Pinging 221.221.23.7 with 32 bytes of data: Reply from 221.221.23.7: bytes=32 time=28ms TTL=48 Reply from 221.221.23.7: bytes=32 time=26ms TTL=48 Reply from 221.221.23.7: bytes=32 time=26ms TTL=48 Reply from 221.221.23.7: bytes=32 time=26ms TTL=48 Reply from 221.221.23.7: bytes=32 time=28ms TTL=48 Reply from 221.221.23.7: bytes=32 time=28ms TTL=48 Reply from 221.221.23.7: bytes=32 time=27ms TTL=48 Reply from 221.221.23.7: bytes=32 time=60ms TTL=48 Reply from 221.221.23.7: bytes=32 time=113ms TTL=48 Reply from 221.221.23.7: bytes=32 time=27ms TTL=48 Reply from 221.221.23.7: bytes=32 time=52ms TTL=48

抖动相关测试说明及设置

目录第一章仪表使用简介——ANT-20E (3) 1.1 ANT-20E SDH测试仪简介 (3) 1.2 ANT-20E前面板功能介绍 (3) 1.2.1 前面板介绍 (3) 1.2.2 ANT-20E 顶部的接口端子图 (5) 1.3 ANT-20E的基本操作 (8) 1.3.1 启动 (8) 1.3.2 测试时间设置 (10) 1.3.3 测试功能模块设置 (11) 1.3.4 收发激光器设置 (12) 1.3.5 Signal Structure(信号配置) (14) 1.3.6 测量开始和终止 (15) 1.3.7 结果保存 (16) 第二章测试指导书 (18) 2.1 光输入口允许频偏 (18) 2.1.1 概念 (18) 2.1.2 测试方法 (18) 2.2 光口的输出抖动 (20) 2.2.1 概念 (20) 2.2.2 测试方法 (22) 2.3 输入口的抖动容限 (23) 2.3.1 概念 (23) 2.3.2 测试方法 (24) 2.4 设备的抖动传函 (26) 2.4.1 概念 (26)

2.4.2 测试方法 (27) 2.5 误码测试 (29) 2.5.1 概念 (29) 2.5.2 测试方法 (29) 2.6 映射抖动 (31) 2.6.1 概念 (31) 2.6.2 测试方法 (32) 2.7 结合抖动 (33) 2.7.1 概念 (33) 2.7.2测试配置图 (35)

第一章仪表使用简介——ANT-20E 1.1 ANT-20E SDH测试仪简介 ANT-20E是德国WG公司生产的SDH测试仪，是基于计算机操作系统下的软仪表。ANT-20使用WIN32作操作系统，ANT-20E和ANT-20SE使用WIN95作操作系统，ANT-20SE增加了触摸屏的功能，面板的中间专门有用于触摸屏的触摸笔。打开电源后，首先运行视窗操作系统，因ANT-20E SDH测试仪的可执行文件是放在操作系统的启动项中，操作系统完成初始化后，自动运行ANT-20E SDH测试仪的可执行文件。ANT-20E SDH测试仪测试项的设置可通过键盘和鼠标以及触摸屏来完成操作，一般仪表内的网卡和打印机都已经安装好了，测试结果可打印；可以EXECL的格式存盘；也可通过网络传送到计算机上等。 ANT-20E SDH测试仪具有电口和光口，能测试的接口信号速率从T1信号到STM-16光信号。通过设置，电口可设置成ADM方式进行测试，光口只能进行TM方式的测试。测试功能有：输出抖动、抖动容限、抖动传递特性、输出口AIS速率、输入口允许频偏、抖动漂移特性、结合抖动、影射抖动和误码性能等接口指标和功能测试。由于采用PC和WIN95作操作系统，使得该款仪表具有简单，可操作性强的特点。下面重点以STM-16的设置和测试进行ANT-20E SDH测试仪的操作介绍。 1.2 ANT-20E前面板功能介绍 1.2.1 前面板介绍 1、前面板图

信号抖动的测量

信号抖动值的测量主要分为时钟、并行总线和高速串行数据三大类。时钟抖动的测量指标有：Period Jitter (周期抖动)，Cycle to Cycle Jitter (周期间抖动)，N-Cycle Jitter (N个周期后抖动)，TIE (时间间隔误差)四种；并行总线以及其它所有的源同步数据总线中的数据与时钟相关抖动的测量指标有：Setup/Hold time jitter(建立/保持时间抖动)，Clk-out time jitter，Crossover Voltage Jitter(差分交点电压抖动)三种；高速串行数据的抖动测量主要PLL TIE。 1).Period Jitter 周期性抖动测量主要是针对时钟信号，它测量实时时钟的每一个周期，然后对实际时钟周期进行数据统计，最后根据概率统计，给出该时钟周期大小的分布规律，此测量将显示信号的整体质量。测量Period Jitter必须指定一定的采样周期数，不同的周期数，抖动的PK-PK值是不同的，JEDEC要求的采样数最少为10000个。测量统计过程如下图所示： 2).Cycle to Cycle Jitter Cycle to Cycle Jitter 是测量任意两个相邻周期间信号的周期变化量，通周期性抖动一样，测量周期间抖动也必须指定一定的周期数才能确定抖动的锋-锋值，JEDEC中要求最少采样1000个周期。测量统计过程如下图所示：

3). N-Cycle Jitter N个周期后抖动是测量由参考点滞后相当数量(N)个时钟周期后沿的抖动，该参数描述的是抖动的积累效应。测量该指标时需要一个边沿的统计常数为参考，否则测出来的抖动可能会大于一个UI。测量统计过程如下图所示： 4).TIE TIE是通过使用参考时钟或时钟恢复提供理想边沿，据此来测量时钟或者数据的每个有效边沿与理想位置的差距。TIE在通信系统中尤为重要，因为它显示了一段时间内抖动的趋势。下图Period Jitter、Cycle to Cycle Jitter及TIE之间的关系：

抖动测量-深入浅出

抖动基本概念介绍以及测量方法概述
t edge n
t edge
n+1
t edge n ?? t ref n
泰克科技(中国)有限公司

内容
? ? ? ? ?
1、抖动测试和分析基础 2、选择合适的抖动测试工具和方法 3、影响抖动测试结果的因素 4、使用示波器测试抖动的演示 5、问题讨论
2
October 2000
Jitter measurement

抖动测试和分析基础
? ?
“边沿距理想位置的偏差” 抖动可能由以下原因引起
– – – – 热噪声注入的噪声（如EMI等）电路不稳定传输损耗 Period jitter Cycle-to-cycle jitter Time Interval Error Clock jitter Data jitter
? Clock recovery
?
抖动测试基础术语
– – – – – – –
Unit Interval BER
3
October 2000
Jitter measurement

? Period Jitter
?
Period Jitter is the measurement of a signal’s period over a number of cycles Mean
–
? ? ?
t period
(the average of the period measurements) (the RMS of the period measurements) (the difference between the minimum and maximum period)
Std. Dev.
– –
Pk-Pk
?
What about jitter frequency or cycle-to-cycle requirements?
4
October 2000
Jitter measurement