计数器的设计实验报告

计数器的设计实验报告

篇一：计数器实验报告

实验4 计数器及其应用

一、实验目的

1、学习用集成触发器构成计数器的方法

2、掌握中规模集成计数器的使用及功能测试方法二、实验原理

计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。

计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。根据计数制的不同，分为二进制计数器，十进制计数器和任意进制计数器。根据计数的增减趋势，又分为加法、减法和可逆计数器。还有可预置数和可编程序功能计数器等等。目前，无论是TTL还是

CMOS集成电路，都有品种较齐全的中规模集成计数器。使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。

1、中规模十进制计数器

CC40192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如图5－9－1所示。

图5－

9－1 CC40192引脚排列及逻辑符号

图中LD—置数端CPU—加计数端CPD —减计数端CO—非同步进位输出端BO—非同步借位输出端

D0、D1、D2、D3 —计数器输入端

Q0、Q1、Q2、Q3 —数据输出端CR—清除端

CC40192的功能如表5－9－1，说明如下：表5－9－1

当清除端CR为高电平“1”时，计数

器直接清零；CR置低电平则执行其它功能。当CR为低电平，置数端LD也为低电平时，数据直接从置数端D0、D1、D2、D3 置入计数器。

当CR为低电平，LD为高电平时，执行计数功能。执行加计数时，减计数端CPD 接高电平，计数脉冲由CPU 输入；在计数脉冲上升沿进行8421 码十进制加法计数。执行减计数时，加计数端CPU接高电平，计数脉冲由减计数端CPD 输入，表5－9－2为8421

码十进制加、减计数器的状态转换表。加法计数表5－9－

减计数

2、计数器的级联使用

一个十进制计数器只能表示0～9十个数，为了扩大计数器范围，常用多个十进制计数器级联使用。

同步计数器往往设有进位（或借位）输出端，故可选用其进位（或借位）输出信号驱动下一级计数器。

图5－9－2是由CC40192利用进位

输出CO控制高一位的CPU端构成的加数级联图。

图5－9－2 CC40192级联电路

3、实现任意进制计数

用复位法获得任意进制计数器

假定已有N进制计数器，而需要得到一个M进制计数器时，只要M＜N，用复位法使计数器计数到M时置“0”，即获得M进制计数器。如图5－9－4所示为一个由CC40192十进制计数器接成的6进制计数器。利用预置功能获M进制计数器

图5－9－5为用三个CC40192组成的421进制计数器。

外加的由与非门构成的锁存器可以克服器件计数速度的离散性，保证在反馈置“0”信号作用下计数器可靠置“0”。

图5－9－3 六进制计数器

图5－9－4是一个特殊12进制的计数器电路方案。在数字钟里，对时位的计数序列是1、2、?11，12、1、?是12进制的，且无0数。如图所示，当计数

到13时，通过与非门产生一个复位信号，使CC40192〔时十位〕直接置成0000，而CC40192，即时的个位直接置成0001，从而实现了5－5－1－12计数。

图5－9－4 特殊12进制计数器

三、实验设备与器件

1、＋5V直流电源

2、双踪示波器

3、连续脉冲源

4、单次脉冲源

5、逻辑电平开关

6、逻辑电平显示器

7、译码显示器

8、CC40192×3 CC4011（74LS00）

CC4012（74LS20）

四、实验内容

1、测试CC40192同步十进制可逆计数器的逻辑功能

计数脉冲由单次脉冲源提供，清除端CR、置数端LD、数据输入端D3 、D2、D1、D0 分别接逻辑开关，输出端Q3、Q2、Q1、Q0接实验设备的一个译码显示输入相应插口A、B、C、D；

CO和BO接逻辑电平显示插口。按

表5－9－1逐项测试并判断该集成块的功能是否正常。

清除

令CR=1，其它输入为任意态，这时Q3Q2Q1Q0＝0000，译码数字显示为0。清除功能完成后，置CR＝0 置数

CR＝0，CPU，CPD 任意，数据输入端输入任意一组二进制数，令LD= 0，观察计数译码显示输出，予置功能是否完成，此后置LD＝1。加计数

CR＝0，LD＝CPD ＝1，CPU 接单次脉冲源。清零后送入10个单次脉冲，观察译码数字显示是否按8421码十进制状态转换表进行；输出状态变化是否发生在CPU 的上升沿。减计数

CR＝0，LD＝CPU ＝1，CPD 接单次脉冲源。参照3)进行实验。

由内容可做实验得，计数端接单次脉冲源，清除端CR、置数端LD、数据输入端

D3D2D1D0分别接逻辑开关，Q3Q2Q1Q0接实验设备的一个译码显示

输入相应端口ABCD，CO、BO接逻辑电平显示插口，按表5-9-1测试，其结果与表5-9-1相一致。

2、图5－9－2所示，用两片CC40192组成两位十进制减法计数器，输入1Hz 连续计数脉冲，进行由00—99递减计数，记录之。

由内容可做实验得，按图5-9-2连接电缆，其中（1）片CPCR1=0 LD1=1 D 接连续脉冲源，两片Q3CPU1=1，BO1接2片CPD2 CR2=0 LD2=1 CPU2=1 BO2为借位端。译码显示器，显示器数值由00开始递减。

3、将两位十进制减法计数器改为两位十进制加法计数器，实现由99—00累加计数，记录之。

由内容可做实验得，接图5-9-2电路，显示器由00开始递增

4、设计一个数字钟移位60进制计数器并进行实验。

由内容可做实验得，将实验3中（2）片接法改为图5-9-3，即得到特殊12进

制计数器5、按图5－9－4进行实验，记录之。

由内容可做实验得，按图5-9-4连接电路，得到特殊12进制计数器。

六、实验心得

在整个设计的过程中，关键在于时序电路的连接及电路的细节设计上，连接时要特别注意分清各个管脚，要分析原理以及可行的原因，是整个电路可稳定工作。从中我感觉到每个实验都是要反复实践，其过程可能相当繁琐，但总会有所收获的。

Q0分别接

篇二：计数器设计实验报告

实验报告

实验：班级：姓名：学号：

一、实验目的

1.熟悉硬件描述语言软件的使用。

2.数序计数器的工作原理和逻辑功能。

3.掌握计数器的设计方法。

二、实验原理

计数器是数字系统中使用最多的时

序逻辑电路，其应用范围非常广泛。计数器不仅能用于时钟脉冲技术，而且还用于定时、分频、产生节拍脉冲和脉冲序列以及进行数字运算等。三、实验内容

1.设计一个具有仅为输出信号的十进制加法计数器，要求有异步清零功能及同步使能控制端。

（1）代码library ieee;

use _logic_;use _logic_;entity cnt10 is

port ;dout:out std_logic_vector;cout:out std_logic);end cnt10;

architecture behav of cnt10 isbegin

process

variable q:std_logic_vector;begin

if rst=‘0’ then q:=;elsif clk’event and clk=‘1’ thenif en=‘1’ then

if then q:=data; elseif q篇三：实验六同步计数器的设计实验报告

实验六同步计数器的设计

学号：姓名：一、实验目的和要求

1．熟悉JK触发器的逻辑功能。

2．掌握用JK触发器设计同步计数器。二、实验仪器及器件

三、实验预习

1、复习时序逻辑电路设计方法。

⑴逻辑抽象，得出电路的状态转换图或状态转换表

①分析给定的逻辑问题，确定输入变量、输出变量以及电路的状态数。通常都是取原因（或条件）作为输入逻辑变量，取结果作输出逻辑变量。

②定义输入、输出逻辑状态和每个电路状态的含意，并将电路状态顺序编号。

③按照题意列出电路的状态转换表或画出电路的状态转换图。通过以上步骤将给定的逻辑问题抽象成时序逻辑函数。⑵状态化简

①等价状态：在相同的输入下有相同的输出，并且转换到同一次态的两个

状态。

②合并等价状态，使电路的状态数最少。⑶状态分配

①确定触发器的数目n。因为n个触发器共有2n种状态组合，所以为获得时序电路所需的M个状态，必须取2n?1＜M?2n

②给每个电路状态规定对应的触发器状态组合。

⑷选定触发器类型，求出电路的状态方程、驱动方程和输出方程

①根据器件的供应情况与系统中触发器种类尽量少的原则谨慎选择使用的触发器类型。

②根据状态转换图（或状态转换表）和选定的状态编码、触发器的类型，即可写出电路的状态方程、驱动方程和输出方程。⑸根据得到的方程式画出逻辑图⑹检查设计的电路能否自启动

①电路开始工作时通过预置数将电路设置成有效状态的一种。②通过修改逻辑设计加以解决。⑺设计步骤

简图

图3 设计步骤简图

2、按实验内容设计逻辑电路画出逻辑图。设计思路详情见第六部分。电路图如下：

四、实验原理

1．计数器的工作原理

递增计数器----每来一个CP，触发器的组成状态按二进制代码规律增加。递减计数器-----按二进制代码规律减少。双向计数器-----可增可减，由控制端来决定。2．集成J-K触发器74LS73 ⑴符号：

图1 J-K触发器符号⑵功能：

表1 J-K触发器功能表

⑶状态转换图：

图2 J-K触发器状态转换图⑷特性方程：

Qn?1?JQn?KQn

⑸注意事项：

①在J-K触发器中，凡是要求接“1”的，一定要接高电平（例如5V），否则

会出现错误的翻转。

③触发器的两个输出负载不能过分悬殊，否则会出现误翻。

④J-K触发器的清零输入端在工作时一定要接高电平或连接到实验箱的清零端子。

3．时序电路的设计步骤内容见实验预习。

五、实验内容

1．用J-K触发器和门电路设计一个特殊的12进制计数器，其十进制的状态转换图为：

图4 12进制计数器状态转换图

六、实验设计及数据与处理

⑴设计

在12进制同步计数器中，输出的状态只由前一周期的状态决定，而与外来输入无关，因此目标电路为Moore型。而数字电路只有0和1两种状态，因此目标电路要表达12种状态需要用4个变量Q1、Q2、Q3、Q4的16种组合中的12种。现定义十进制数01~12的对应二

进制数为输出状态，可得目标电路的状态转换表如下：

表2 12进制同步计数器状态状态转换表

本实验选择J-K触发器，根据状态转换表以及J-K触发器特性方程：

Qn?1?JQn?KQn

得到目标电路方程如下：

nnn

输出方程：Y0n?Q0n、Y1n?Q1n、Y2n?Q2、Y3?Q3

驱动方程：Q0一个CP发生一次变化，因此

J0?K0?1。

Q1每当Q0为1时，发生变化，因此

n

J1?K1?Q0。

Q2在Q1Q0都为1以及12（即1100的时候）发生变化，因此J2 = K2 =Q1nQ0n+Q3nQ2n

Q3在Q2 Q1Q0都为1的时候，以

及12的时候发生变化，因此J3=K3=Q0nQ1nQ2n+Q3nQ2n。

状态方程：Q0n?1?J0Q0n?K0Q0n

Q1n?1?J1Q1n?K1Q1n

基于单片机的倒计时器(计数器)课程设计)

湖南文理学院课程设计报告 课程名称：单片机原理课程设计 学院：电信学院 专业班级：自动化07101 学生姓名： 指导老师： 完成时间： 报告成绩：

倒计时器设计

目录 目录 (1) 摘要 (3) ABSTRACT (4) 第一章设计要求与方案确定 (5) 1.1设计意义 (5) 1.2设计要求 (5) 1.3方案确定 (5) 第二章硬件电路 (6) 2.1单片机概述 (6) 2.1.1 单片机基础 (6) 2.1.2单片机与单片机系统 (7) 2.1.3 单片机的产生与发展 (7) 2.2MCS-51系列单片机介绍 (8) 2.2.1 80C51 芯片介绍 (8) 2.2.3 最小系统 (9) 2.2.4 定时与中断的概念 (10) 2.4LED显示电路设计与器件选择 (12) 2.4.1.LED显示器的选择 (13) 2.4.2LED驱动芯片选择 (13) 2.5按键电路设计 (13) 2.6蜂鸣器电路的设计 (14) 第三章倒计时器的设计 (15) 3.1倒计时器系统设计方案及框图 (15) 3.2程序设计 (15) 3.2.1主程序设计 (15) 3.2.2倒计时模块设计 (17) 3.2.3键盘扫描数码管显示程序 (17)

第四章倒计时器设计仿真 (18) 4.1设置倒计时初值 (18) 4.2开始倒计时 (18) 4.3倒计时结束并报警 (18) 总结 (20) 参考文献 (21) 致谢 (22) 附录1 倒计时器设计源程序 (23) 附录2 所用元器件清单 (23)

摘要 近年来随着计算机在社会领域的渗透，单片机的应用正在不断的走向深入，同时带动传统控制检测日新月异更新。在实时控制和自动控制的单片机应用系统中，单片机往往是作为一个核心部件来使用，仅单片机方面知识是不够的，还应根据具体硬件结构，以及针对具体应用对象特点的软件结合，以作完善。 本系统由单片机系统、矩阵式键盘、蜂鸣器和LED数码管显示系统组成。装置利用AT89C51单片机与74LS245驱动器驱动LED数码管显示。通过按键控制设定倒计时时间，再通过中断控制系统开始倒计时。当倒计时时间到时，由P1.0口驱动蜂鸣器发声报警。为了简化电路，降低成本，采用以软件为主的的接口方法。 该系统实用、功能灵活多样，可以对计时时间进行实时控制，可以广泛的应用于各种场所的控制设备。 【关键词】单片机；LED数码管显示器；倒计时；报警

计数器的设计实验报告

计数器的设计实验报告 篇一：计数器实验报告 实验4 计数器及其应用 一、实验目的 1、学习用集成触发器构成计数器的方法 2、掌握中规模集成计数器的使用及功能测试方法二、实验原理 计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。 计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。根据计数制的不同，分为二进制计数器，十进制计数器和任意进制计数器。根据计数的增减趋势，又分为加法、减法和可逆计数器。还有可预置数和可编程序功能计数器等等。目前，无论是TTL还是

CMOS集成电路，都有品种较齐全的中规模集成计数器。使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。 1、中规模十进制计数器 CC40192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如图5－9－1所示。 图5－ 9－1 CC40192引脚排列及逻辑符号 图中LD—置数端CPU—加计数端CPD —减计数端CO—非同步进位输出端BO—非同步借位输出端 D0、D1、D2、D3 —计数器输入端 Q0、Q1、Q2、Q3 —数据输出端CR—清除端 CC40192的功能如表5－9－1，说明如下：表5－9－1 当清除端CR为高电平“1”时，计数

器直接清零；CR置低电平则执行其它功能。当CR为低电平，置数端LD也为低电平时，数据直接从置数端D0、D1、D2、D3 置入计数器。 当CR为低电平，LD为高电平时，执行计数功能。执行加计数时，减计数端CPD 接高电平，计数脉冲由CPU 输入；在计数脉冲上升沿进行8421 码十进制加法计数。执行减计数时，加计数端CPU接高电平，计数脉冲由减计数端CPD 输入，表5－9－2为8421 码十进制加、减计数器的状态转换表。加法计数表5－9－ 减计数 2、计数器的级联使用 一个十进制计数器只能表示0～9十个数，为了扩大计数器范围，常用多个十进制计数器级联使用。 同步计数器往往设有进位（或借位）输出端，故可选用其进位（或借位）输出信号驱动下一级计数器。 图5－9－2是由CC40192利用进位

集成计数器及寄存器的运用 实验报告

电子通信与软件工程 系2013-2014学年第2学期 《数字电路与逻辑设计实验》实验报告 --------------------------------------------------------------------------------------------------------------------- 班级: 姓名: 学号: 成绩: 同组成员: 姓名: 学号: --------------------------------------------------------------------------------------------------------------------- 一、 实验名称:集成计数器及寄存器的运用 二、实验目的: 1、熟悉集成计数器逻辑功能与各控制端作用。 2、掌握计数器使用方法。 三、 实验内容及步骤: 1、集成计数器74LS90功能测试。74LS90就是二一五一十进制异步计数器。逻辑简图为图8、1所示。 四、 五、 图8、1 六、 74LS90具有下述功能: ·直接置0(1)0(2)0(.1)R R ,直接置9(S9(1,·S,.:,＝1) ·二进制计数(CP 、输入QA 输出) ·五进制计数(CP 2输入Q D Q C Q B 箱出) ·十进制计数(两种接法如图8.2A 、B 所示) ·按芯片引脚图分别测试上述功能,并填入表 8、1、表8、2、表8、3中。

图8、2 十进制计数器 2、计数器级连 分别用2片74LS90计数器级连成二一五混合进制、十进制计数器。 3、任意进制计数器设计方法 采用脉冲反馈法(称复位法或置位法)。可用74LS90组成任意模(M)计数器。图8、3就是用74LS90实现模7计数器的两种方案,图(A)采用复位法。即计数计到M异步清0。图(B)采用置位法,即计数计到M一1异步置0。 图8、3 74LS90 实现七进进制计数方法 （1）按图8、3接线,进行验证。 （2）设计一个九进制计数器并接线验证。 （3）记录上述实验的同步波形图。 四、实验结果:

倒计时秒表课程设计

倒计时秒表课程设计

目录 一.设计目的 (1) 二.设计要求 (1) 三.总体设计 (1) 设计方案 (1) 硬件电路设计 (1) 1）C P U部分 (1) 2）晶振电路部分 (2) 3）L C D显示 (3) 4）键盘及蜂鸣器部分 (3) 软件程序设计 (4) 四.方案实施 (6) 单片机简介 (6) 4.2动态L C D液晶显示器显示 (6) 4．3 软件调试及调试方法 (8) 五.课程设计总结 (10) 六.参考文献 (10) 七.附件 (11) 源程序 (12) 总体电路图 (22)

一.设计目的 1熟悉整个项目的流程即单片机系统设计过程 2 学会使用各种仿真软件 3熟练的使用汇编语言编写小的应用程序 4 掌握系统的调试与安装 5提高学生的自学能力和动手能力 二.设计要求 1）可以实现正常秒表的所有功能，包括启动，暂停，复位等 2）可以自由设定倒计时时间（10s,20s,30s....)，并进行倒计时（10s,20s,30s....) 3）显示方式自选 4）任选一款51单片机 5)扩展功能：在秒表基础上增加时钟功能；倒计时完成时加入报警单元，如声音，灯光等 三.总体设计 设计方案 1）方案讨论和设计：倒计时数字秒表的设计主要考虑以下几个问题：一，LCD液晶显示器如何显示数字0—9；二，如何用单片机来控制LCD的显示；三，单片机最小模式下的设计。处理好这些问题此设计才能完整，为此必须先了解LCD的显示原理和接线方法，再了解单片机的组成原理和控制方法。硬件电路的绘制和软件程序的编写是此次设计的关键和基础，只有硬件电路的设计是正确的、合理的，软件设计才可以根据硬件电路编程，以下的设计才能够进行。 2）主要任务：软件的调试和烧录 硬件电路设计 1）CPU部分 口是“调模式”num 10,num20,num30,num50,num100 口是“开始”倒计时端口 口是“关闭”（返回）轰鸣器口，在定时可以返回到模式状态。 口是给轰鸣器送触发信号口 口是“暂停”口

EDA实验报告-实验3计数器电路设计(DOC)

暨南大学本科实验报告专用纸 课程名称EDA实验成绩评定 实验项目名称计数器电路设计指导教师郭江陵 实验项目编号03 实验项目类型验证实验地点B305 学院电气信息学院系专业物联网工程 组号：A6 一、实验前准备 本实验例子使用独立扩展下载板EP1K10_30_50_100QC208(芯片为EP1K100QC208)。EDAPRO/240H实验仪主板的VCCINT跳线器右跳设定为3.3V；EDAPRO/240H实验仪主板的VCCIO跳线器组中“VCCIO3.3V”应短接，其余VCCIO均断开；独立扩展下载板“EP1K10_30_50_100QC208”的VCCINT跳线器组设定为 2.5V；独立扩展下载板“EP1K10_30_50_100QC208”的VCCIO跳线器组设定为3.3V。请参考前面第二章中关于“电源模块”的说明。 二、实验目的 1、了解各种进制计数器设计方法 2、了解同步计数器、异步计数器的设计方法 3、通过任意编码计数器体会语言编程设计电路的便利 三、实验原理 时序电路应用中计数器的使用十分普遍，如分频电路、状态机都能看到它的踪迹。计数器有加法计数器、可逆计数器、减法计数器、同步计数器等。利用MAXPLUSII已建的库74161、74390分别实现8位二进制同步计数器和8位二——十进制异步计数器。输出显示模块用VHDL实现。 四、实验内容 1、用74161构成8位二进制同步计数器（程序为T3-1）； 2、用74390构成8位二——十进制异步计数器（程序为T3-2）； 3、用VHDL语言及原理图输入方式实现如下编码7进制计数器（程序为T3-3）： 0，2，5，3，4，6，1 五、实验要求 学习使用Altera内建库所封装的器件与自设计功能相结合的方式设计电路，学习计数器电路的设计。 六、设计框图 首先要熟悉传统数字电路中同步、异步计数器的工作与设计。在MAX+PLUS II中使用内建的74XX库选择逻辑器件构成计数器电路，并且结合使用VHDL语言设计转换模块与接口模块，最后将74XX模块与自设计模块结合起来形成完整的计数器电路。并借用前面设计的数码管显示模块显示计数结果。 ◆74161构成8位二进制同步计数器（程序为T3-1）

十进制4位加法计数器设计

洛阳理工学院 十 进 制 4 位 加 法 计 数 器 系别：电气工程与自动化系 姓名：李奇杰学号：B10041016

十进制4位加法计数器设计 设计要求： 设计一个十进制4位加法计数器设计 设计目的： 1.掌握EDA设计流程 2.熟练VHDL语法 3.理解层次化设计的内在含义和实现 设计原理 通过数电知识了解到十进制异步加法器的逻辑电路图如下 Q3 则可以通过对JK触发器以及与门的例化连接实现十进制异步加法器的设计 设计内容 JK JK触发器的VHDL文本描述实现： --JK触发器描述 library ieee; use ieee.std_logic_1164.all; entity jk_ff is

port( j,k,clk: in std_logic; q,qn:out std_logic ); end jk_ff; architecture one of jk_ff is signal q_s: std_logic; begin process(j,k,clk) begin if clk'event and clk='0' then if j='0' and k='0' then q_s <= q_s; elsif j='0' and k='1' then q_s <= '0'; elsif j='1' and k='0' then q_s <= '1'; elsif j='1' and k='1' then q_s <= not q_s; end if; end if; end process; q <= q_s; qn <= not q_s; end one; 元件门级电路： 与门VHDL文本描述实现： --与门描述library ieee; use ieee.std_logic_1164.all;

倒计时器课程设计(带程序版)

湖南科技大学 课程设计报告课程名称:单片机原理及应用课程设计 设计题目：电阻测量 院系：通信与控制工程系 专业：通信工程 班级： 学生姓名: 学号: 08409218 08409224 起止日期:2010年12月20日~ 2010年12月31日指导教师: 教研室主任：

指导教师评语： 指导教师签名：年月日 成绩 评 定 项目 权 重 成绩 1、设计过程中出勤、学习态度等方面0.2 2、课程设计质量与答辩0.5 3、设计报告书写及图纸规范程度0.3 总成绩 教研室审核意见： 教研室主任签字：年月日 教学系审核意见： 主任签字：年月日

基于STC89C52的倒计时器设计 1 设计任务与要求 本项目是由单片机执行设定的程序，在数码管显示倒计时的时间，且能由单片机接受矩阵键盘设定的时间。由4位数码管做显示，能够实现5种倒计时模式，通过控制按键进行选择9999s-0s、999s-0s、99s-0s、9s-0s、开始值由人工输入-0s。 2 方案设计与论证 近年来随着计算机在社会领域的渗透，单片机的应用正在不断地走向深入，同时带动传统控制检测日新月益更新。现在，在许多领域中，定时器得到了广泛的应用，比如在体育比赛中的计时器；安全措施中的定时报警器；游戏中的倒计时；维持秩序的交通信号灯；红路灯，交通控制器，闹钟等等。可见倒计时器在社会中的重要性。当然，设计倒计时器的方法很多，以下是两个设计方案。 方案一：基于AT89S52单片机的LCD液晶显示模块1602显示的倒计时器。主要是以单片机来控制，用按键来设定倒计时初始时刻的值，用按键来进行倒计时初值的选择，LCD1602液晶作为显示模块来显示倒计时间。 方案二：基于AT89S52单片机的数码管显示模块显示的倒计时器。主要是以单片机来控制，用按键来设定倒计时初始时刻的值，按键来进行倒计时初值的选择。此电路对于倒计时器中的LED数码管示器来说，采用以软件为主的接口方法，即不使用专门的硬件译码器，而采用软件程序进行译码。 方案比较：通过以上两个方案，我们发现，方案二总体比方案一好。首先方案一虽然硬件电路简单，但造价较高，且在编写程序实现所要求的功能时较难，而方案二所用的显示模块是比较熟悉的数码管，编写程序是相对容易，且电路造价不高，因此，综合考虑之后决定采用方案二。

10进制加法计数器课程设计

西北师范大学知行学院 数字电子实践论文 课题：74ls161组成的十进制加法计数器 （置数法） 班级：14电本 学号：14040101114 姓名：于能海

指导老师：崔用明 目录 第1章前言 (1) 1.1 摘要 (1) 1.2 设计目的 (2) 1.3 设计内容及要求 (2) 第2章设计方案 (3) ....................................................................................................................... 错误！未定义书签。 2．1主要芯片功能介绍 (3) 2.2.1 四位二进制计数器74161介绍 (3) ............................................................................................................... 错误！未定义书签。 2.2 工作原理 (4) 第3章硬件设计 (4) 3.1 单元电路设计 (4) 3.2 总硬件电路图 (5) 第4章仿真与试验 (6) 4.1 仿真结果 (6) 4.2 调试中遇到的问题 (7) 第5章结论和体会 (8)

第1章前言 1.1 摘要在数字电路技术的课程中，计数器的功能是记忆脉冲的个数,它是数字系统中应用最广泛的基本时序逻辑构件。计数器在微型计算机系统中的主要作用就是为CPU和I/O设备提供实时时钟，以实现定时中断、定时检测、定时扫描、定时显示等定时控制，或者对外部事件进行计数。一般的微机系统和微机应用系统中均配置了定时器/计数器电路，它既可当作计数器作用，又可当作定时器使用，其基本的工作原理就是"减1"计数。计数器：CLK输入脉冲是一个非周期事件计数脉冲，当计算单元为零时，OUT输出一个脉冲信号，以示计数完毕。 本十进制加法计数器是基于74161芯片而设计的， 该十进制加法计数器设计理念是用于工厂流水线上产品计数，自动计数，方便简单。 关键词：74ls161计数器 Introduction In the course of digital circuit technology, the counter memory function is the number of pulses, it is a digital system, the most widely used basic sequential logic components. The main role of the counter in the micro-computer system is to provide real-time clock for the CPU and I / O devices to achieve the timer interrupt, timing detection, scheduled scanning, the timing display timing control, or to count external events. General computer systems and computer application systems are equipped with a timer / counter circuit, it can as a counter action, but also as a timer, the basic working principle is "minus 1" count. Counter: CLK input pulse is a non-periodic event count pulses to zero when calculating unit, OUT outputs a pulse signal, to show the count is completed. The decimal addition counter is designed based on the 74161 chip, the low potential sensor senses when to rely on external signals, sensors in an object within the sensing range, otherwise it is a high potential. Within the sensing range of the sensor when an object is moved out of date, sensor potential from high to low and then high, appears on the edge. Counter is automatically incremented and displayed on a digital control. The decimal addition counters have two seven-segment LED. It can count from 0 to 99 objects, and easy to expand. The design concept of decimal addition counter is used to count on a factory assembly line products, automatic counting, convenient and simple. Keywords:74ls161counter

实验五--时序逻辑电路实验报告

实验五时序逻辑电路(计数器和寄存器)-实验报告 一、实验目的 1．掌握同步计数器设计方法与测试方法。 2．掌握常用中规模集成计数器的逻辑功能和使用方法。 二、实验设备 设备：THHD-2型数字电子计数实验箱、示波器、信号源 器件：74LS163、74LS00、74LS20等。 三、实验原理和实验电路 1．计数器 计数器不仅可用来计数，也可用于分频、定时和数字运算。在实际工程应用中，一般很少使用小规模的触发器组成计数器，而是直接选用中规模集成计数器。 2．(1) 四位二进制（十六进制）计数器74LS161（74LS163） 74LSl61是同步置数、异步清零的4位二进制加法计数器，其功能表见表5.1。 74LSl63是同步置数、同步清零的4位二进制加法计数器。除清零为同步外，其他功能与74LSl61相同。二者的外部引脚图也相同，如图5.1所示。 表5.1 74LSl61（74LS163）的功能表 清零预置使能时钟预置数据输入输出 工作模式R D LD EP ET CP A B C D Q A Q B Q C Q D 0 ××××（）××××0 0 0 0 异步清零 1 0 ××D A D B D C D D D A D B D C D D同步置数 1 1 0 ××××××保持数据保持 1 1 ×0 ×××××保持数据保持 1 1 1 1 ××××计数加1计数3．集成计数器的应用——实现任意M进制计数器 一般情况任意M进制计数器的结构分为3类，第一类是由触发器构成的简单计数器。第二类是由集成二进制计数器构成计数器。第三类是由移位寄存器构成的移位寄存型计数器。第一类，可利用时序逻辑电路的设计方法步骤进行设计。第二类，当计数器的模M较小时用一片集成计数器即可以实现，当M较大时，可通过多片计数器级联实现。两种实现方法：反馈置数法和反馈清零法。第三类,是由移位寄存器构成的移位寄存型计数器。 4．实验电路： 十进制计数器 同步清零法 同步置数法

99倒计时课程设计讲解 实用

1苏—________________________________________________________________________ 1 2整体设计方案 (2) 3各单元的介绍 (3) 3.1最小应用系统 (3) 3.1.1 AT89C51 的介绍 (3) 3.1.2时钟电路的介绍 (5) 3.1.3复位电路 (7) 3.2锁存器74LS273的介绍 (8) 3.3数码管显示介绍 (9) 4 99倒计时主电路图 (10) 5程序流程图 (12) 6 99倒计时软件程序设计 (13) 7总拮 (15) 8说辞 (16)

9参考文献 (17)

1引言 目前单片机的应用越来越广泛，实际上，单片机得几乎在人类生活的各个领域都表现出强大的什么生命力，使计算机的应用范围达到了前所未有的广度和深度。单片机的出现尤其对电路工作者产生了观念上的冲击。在过去经常采用模拟电路、数字电路诗实现的电路系统，现在相当大一部分可以用单片机予以实现，传统的电路设计方法已演变成软件和硬件相结合的设计方，而且许多电路设计问题将转化为纯粹的程序设计问题。 INTEL公司从其生产单片机开始发展到现在，大体上可分为3大系列：MCST8 系列、M C S~51系列和M C S_96系列。M C S~51系列是8为高档单片机系列，也是我国目前应用最为广泛的一种单片机系列。单片机是把CPU、内存储器和某些W接口 电路集成在一块大规模芯片上的微型计算机。单片机的优点很多，具有体积小，成本低，抗干扰能力强，面向控制，可以实现分机各分布控制等。在进行99倒计时的课程设计中就是利用单片机的上述优点，采用的是AT89C51型号的单片机。 99秒倒计时器主要是用在精确时间上。它是通过一个按键来控制它的开和停，在控制过程中有一个暂停开关和一个复位按钮，它能及时有效的记录瞬间时间，它在我们的生活中的应用很广泛。

数字时钟设计实验报告

数字时钟设计实验报告

电子课程设计题目：数字时钟

数字时钟设计实验报告一、设计要求： 设计一个24小时制的数字时钟。 要求：计时、显示精度到秒；有校时功能。采用中小规模集成电路设计。 发挥：增加闹钟功能。 二、设计方案： 由秒时钟信号发生器、计时电路和校时电路构成电路。 秒时钟信号发生器可由振荡器和分频器构成。 计时电路中采用两个60进制计数器分别完成秒计时和分计时；24进制计数器完成时计时；采用译码器将计数器的输出译码后送七段数码管显示。 校时电路采用开关控制时、分、秒计数器的时钟信号为校时脉冲以完成校时。 三、电路框图：

图一 数字时钟电路框图 四、电路原理图： （一）秒脉冲信号发生器 秒脉冲信号发生器是数字电子钟的核心部分，它的精度和稳定度决定了数字钟的质量。由振荡器与分频器组合产生秒脉冲信号。 ? 振荡器: 通常用555定时器与RC 构成的多谐振荡器，经过调整输出1000Hz 脉冲。 ? 分频器: 分频器功能主要有两个，一是产生标准秒脉冲信号，一是提供功能 扩展电路所需要的信号，选用三片74LS290进行级联，因为每片为1/10分频器，三片级联好获得1Hz 标准秒脉冲。其电路图如下： 图二 秒脉冲信号发生器 译译译时计 分计秒计 校 时 电 路 秒信号发生器

（二）秒、分、时计时器电路设计 秒、分计数器为60进制计数器，小时计数器为24进制计数器。 ?60进制——秒计数器 秒的个位部分为逢十进一，十位部分为逢六进一，从而共同完成60进制计数器。当计数到59时清零并重新开始计数。秒的个位部分的设计：利用十进制计数器CD40110设计10进制计数器显示秒的个位。个位计数器由0增加到9时产生进位，连在十位部计数器脉冲输入端CP，从而实现10进制计数和进位功能。利用74LS161和74LS11设计6进制计数器显示秒的十位，当十位计数器由0增加到5时利用74LS11与门产生一个高电平接到个位、十位的CD40110的清零端，同时产生一个脉冲给分的个位。其电路图如下： 图三60进制--秒计数电路 ?60进制——分计数电路 分的个位部分为逢十进一，十位部分为逢六进一，从而共同完成60进制计数器。当计数到59时清零并重新开始计数。秒的个位部分的设计：来自秒计数电路的进位脉冲使分的个位加1，利用十进制计数器CD40110设计10进制计数器显示秒的个位。个位计数器由0增加到9时产生进位，连在十位部计数器脉冲输入端CP，从而实现10进制计数和进位功能。利用74LS161和74LS11设计6进制计数器显示秒的十位，当十位计数器由0增加到5时利用74LS11与门产生一个高电平接到个位、十位的CD40110的清零端，同时产生一个脉冲给时的个位。其电路图如下：

数字钟设计报告——数字电路实验报告

. 数字钟设计实验报告 专业:通信工程 :王婧 班级:111041B 学号:111041226 .

数字钟的设计 目录 一、前言 (3) 二、设计目的 (3) 三、设计任务 (3) 四、设计方案 (3) 五、数字钟电路设计原理 (4) （一）设计步骤 (4) （二）数字钟的构成 (4) （三）数字钟的工作原理 (5) 六、总结 (9) １

一、前言 此次实验是第一次做EDA实验，在学习使用软硬件的过程中，自然遇到很多不懂的问题，在老师的指导和同学们的相互帮助下，我终于解决了实验过程遇到的很多难题，成功的完成了实验，实验结果和预期的结果也是一致的，在这次实验中，我学会了如何使用Quartus II软件，如何分层设计点路，如何对实验程序进行编译和仿真和对程序进行硬件测试。明白了一定要学会看开发板资料以清楚如何给程序的输入输出信号配置管脚。这次实验为我今后对 EDA的进一步学习奠定了更好的理论基础和应用基础。 通过本次实验对数电知识有了更深入的了解，将其运用到了实际中来，明白了学习电子技术基础的意义，也达到了其培养的目的。也明白了一个道理：成功就是在不断摸索中前进实现的，遇到问题我们不能灰心、烦躁，甚至放弃，而要静下心来仔细思考，分部检查，找出最终的原因进行改正，这样才会有进步，才会一步步向自己的目标靠近，才会取得自己所要追求的成功。 ２

二、设计目的 1.掌握数字钟的设计方法。 2熟悉集成电路的使用方法。 3通过实训学会数字系统的设计方法； 4通过实训学习元器件的选择及集成电路手册查询方法； 5通过实训掌握电子电路调试及故障排除方法； 6熟悉数字实验箱的使用方法。 三、设计任务 设计一个可以显示星期、时、分、秒的数字钟。 要求： 1、24小时为一个计数周期； 2、具有整点报时功能； 3、定时闹铃（未完成） 四、设计方案 一个基本的数字钟电路主要由译码显示器、“时”，“分”，“秒”计数器和定时器组成。干电路系统由秒信号发生器、“时、 ３

单片机倒计时秒表课程设计

单片机倒计时秒表 课程设计

课程设计说明书 课程名称：单片机技术 设计题目：倒计时数字秒表设计院系： 学生姓名：张三 学号： ********* 专业班级： *********** 指导教师：李四 年月日

课程设计任务书 倒计时秒表

摘要：本次课程设计以AT89S52单片机为核心设计一个倒计时数字秒表，计数初值为59并开始每秒自动减1，当按键1按下时记录当前时间值，当按键2按下时显示当前记录值，显示过之后再次按下按键1时秒表复位为59。本设计硬件部分包括电源电路、复位电路、按键电路、振荡电路、数码管显示电路五部分电路，软件程序部分有定时中断程序、外部中断程序、显示子程序和延时子程序等。软件Proteus画出原理图并进行仿真，依照仿真成功的原理图接线，在万能版上把个个器件焊接好从而实现预期的功能。 关键词：倒计时 AT89S52 74LS47 数码管 目录

1.设计背景 (5) 1.1、设计课题的提出 (5) 1.2、设计作用及意义 (5) 2.设计方案 (6) 2.1、可行方案选择 (6) 2.2、可行方案比较 (6) 3.方案实施 (7) 3.1、硬件电路的实施 (7) 3.2、软件程序的实施 (11) 4.结果与结论 (13) 4.1、Proteus仿真运行结果 (13) 4.2、结论 (14) 5.收获与致谢 (14) 6.参考文献 (14) 7.附件 (15) 7.1、附件一（整体电路图） (15) 7.1、附件二（元件清单图） (16) 7.1、附件三（程序） (17) 7.1、附件四（运行实物图） (22) 1. 设计背景

计数器实验报告

实验4 计数器及其应用 一、实验目的 1、学习用集成触发器构成计数器的方法 2、掌握中规模集成计数器的使用及功能测试方法 二、实验原理 计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。 计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。根据计数制的不同，分为二进制计数器，十进制计数器和任意进制计数器。根据计数的增减趋势，又分为加法、减法和可逆计数器。还有可预置数和可编程序功能计数器等等。目前，无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数器。使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。 1、中规模十进制计数器 CC40192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如图5－9－1所示。 图5－9－1 CC40192引脚排列及逻辑符号 图中LD—置数端 CP U—加计数端 CP D—减计数端 CO—非同步进位输出端BO—非同步借位输出端 D0、D1、D2、D3—计数器输入端 Q0、Q1、Q2、Q3—数据输出端 CR—清除端

CC40192的功能如表5－9－1，说明如下： 表5－9－1 输 入 输 出 CR LD CP U CP D D 3 D 2 D 1 D 0 Q 3 Q 2 Q 1 Q 0 1 × × × × × × × 0 0 0 0 0 0 × × d c b a d c b a 0 1 ↑ 1 × × × × 加 计 数 0 1 1 ↑ × × × × 减 计 数 当清除端CR 为高电平“1”时，计数器直接清零；CR 置低电平则执行其它功能。 当CR 为低电平，置数端LD 也为低电平时，数据直接从置数端D 0、D 1、D 2、D 3 置入计数器。 当CR 为低电平，LD 为高电平时，执行计数功能。执行加计数时，减计数端CP D 接高电平，计数脉冲由CP U 输入；在计数脉冲上升沿进行 8421 码十进制加法计数。执行减计数时，加计数端CP U 接高电平，计数脉冲由减计数端CP D 输入，表5－9－2为8421码十进制加、减计数器的状态转换表。 表5－9－2 加法计数 输入脉冲数 0 1 2 3 4 5 6 7 8 9 输出 Q 3 0 0 0 0 0 0 0 0 1 1 Q 2 1 1 1 1 Q 1 0 0 1 1 0 0 1 1 0 0 Q 0 1 0 1 1 1 1 减计数 2、计数器的级联使用 一个十进制计数器只能表示0～9十个数，为了扩大计数器范围，常用多个十进制计数器级联使用。 同步计数器往往设有进位（或借位）输出端，故可选用其进位（或借位）输出信号驱动下一级计数器。 图5－9－2是由CC40192利用进位输出CO 控制高一位的CP U 端构成的加数级联图。

十进制计数器设计

十进制计数器设计 一、实验目的：熟悉Quartus II的Verilog文本设计流程全过程，学习十进制计数器的设计、仿真，掌握计数器的工作原理。 二、实验原理：计数器属于时序电路的范畴，其应用十分普遍。该程序设计是要实现带有异步复位、同步计数使能和可预置型的十进制计数器。该计数器具有5个输入端口（CLK、RST、EN、LOAD、DATA）。CLK输入时钟信号；RST起异步复位作用，RST=0，复位；EN是时钟使能，EN=1，允许加载或计数；LOAD是数据加载控制，LOAD=0，向内部寄存器加载数据；DATA是4位并行加载的数据。有两个输出端口（DOUT和COUT）。DOUT 的位宽为4，输出计数值，从0到9；COUT是输出进位标志，位宽为1，每当DOUT为9时输出一个高电平脉冲。RST在任意时刻有效时，如CLK非上升沿时，计数也能即刻清0；当EN=1，且在时钟CLK的上升沿时刻LOAD=0，4位输入数据DA TA被加载，但如果此时时钟没有上升沿，尽管出现了加载信号LOAD=0,依然未出现加载情况；当EN=1,RST=1,LOAD=1时，计数正常进行，在计数数据等于9时进行输出高电平。 三、实验任务：在Quartus II上将设计好的程序进行编辑、编译、综合、适配、仿真，从时序仿真图中学习计数器工作原理，了解计数器的运行情况及时钟输入至计数器数据输出的延时情况。 四、实验步骤： （一）、建立工作库文件和编辑设计文件 任何一项设计都是一项Project（工程），而把一个工程下的所有文件放在一个文件夹内是一个非常好的习惯，以便于我们整理，利用和提取不同工程下的文件，而此文件夹将被EDA软件默认为Work Library（工作库），所以第一步先根据自己的习惯，建立个新的文件夹。 （1）新建文件夹：在盘建立并保存工程，将文件夹取名Jishuqi。 （2）输入源程序：打开Quartus II，选择菜单File→New→Design Files→VerilogHDL File→OK(如图1所示)。 图1 在空白处工作框处输入任务要求中的代码，代码如下： module CNT10 (CLK,RST,EN,LOAD,COUT,DOUT,DATA); input CLK, EN, RST,LOAD; input [3:0] DATA; output [3:0] DOUT; output COUT;

数字电路实验报告——进制计数器逻辑功能及其应用

24进制计数器逻辑功能及其应用 一、实验目的： 1. 熟悉中等规模集成电路计数器74LS160的逻辑功能，使用方法及应用。 2. 掌握构成计数器的方法。 二、实验设备及器件： 1. 数字逻辑电路实验板1片 2. 74HC90同步加法二进制计数器2片 3. 74HC00二输入四与非门1片 4. 74HC04 非门1片 三、实验原理： 计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。 计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。根据计数制的不同，分为二进制计数器，十进制计数器和任意进制计数器。根据计数的增减趋势，又分为加法、减法和可逆计数器。还有可预置数和可编程序功能计数器等等。目前，无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数器。使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。 集成计数器74HC90是二-五-十进制计数器，其管脚排列如图。

四、实验内容

实验电路图： 用74HC00与非门和74HC04的非门串联，构成与门。74HC00的引脚图和真值表如图：

74HC04的引脚图与真值表如图： 按实验电路图，参照各个芯片的引脚图和真值表，连接电路。其中Q0到Q3分别连到数码管的对应的D0到D3，CP0端接到时钟脉冲，然后检查电路无误后，加电源，观察现象。实验结果：个位数码管随时间显示0、1、2、3、4、5、6、7、8、9，十位数码管显示个位进位计数结果，按0、1、2变化，当数字增加到23后，数码管自动清零，又从零开始变化。 五、实验心得： 本次实验，通过对计数器工作过程的探索，基本上了解了数码计数器的工作原理，以及74HC160的数字特点，让我更进一步掌握了如何做好数字电子数字实验，也让我认识到自身理论知识的不足和实践能力的差距，以及对理论结合实践的科学方法有了更深刻理解。

EDA60进制计数器设计

《EDA技术》课程实验报告 学生姓名： 所在班级： 指导教师： 记分及评价： 报告满分3分 得分 一、实验名称 实验6：60进制计数器设计 二、任务及要求 【基本部分】 1、在QuartusII平台上，采用文本输入设计方法，通过编写VHDL语言程序，完成60进制计数器的设计并进行时序仿真。 2、设计完成后生成一个元件，以供更高层次的设计调用。 3、实验箱上进行验证。 【发挥部分】 在60进制基础上设计6进制计数器，完成时序仿真。 三、实验程序 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity sixth is port(clk:in std_logic; co:out std_logic;--jin wei qh:buffer std_logic_vector(3 downto 0);--shi wei ql:buffer std_logic_vector(3 downto 0));--ge wei end entity sixth; architecture art of sixth is begin co<='1'when(qh="0101"and ql="1001")else'0'; process(clk) begin if(clk='1')then if(ql=9)then ql<="0000"; if(qh=5)then

qh<="0000"; else qh<=qh+1; end if; else ql<=ql+1; end if; end if; end process; end architecture art; 四、仿真及结果分析 图6-1 60进制计数器仿真图 用VHDL语言实现一个六十进制计数器，该计数器有计数使能端en，清零端clr和进位输出端co。档en=1时，计数器正常计数；当clr=1时，计数器清零。最后在试验箱上仿真，数码管显示了0到59，则60进制计数器完成。 五、硬件验证 1、选择模式： 2、引脚锁定情况表： 六、小结 1、六进制程序 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity six is port(clk,en,clr:in std_logic; co:out std_logic;--jin wei qh:buffer std_logic_vector(3 downto 0));--shi wei end entity six; architecture art of six is begin co<='1'when(qh="0101" and en='1')else'0';

实验四、 计数器的设计 电子版实验报告

实验四：计数器的设计 实验室：信息楼247 实验台号： 4 日期： 专业班级：机械1205 姓名：陈朝浪学号： 20122947 一、实验目的 1. 通过实验了解二进制加法计数器的工作原理。 2. 掌握任意进制计数器的设计方法。 二、实验内容 （一）用D触发器设计4位异步二进制加法计数器 由D触发器组成计数器。触发器具有0和1两种状态，因此用一个触发器 就可以表示1位二进制数。如果把n个触发器串起来，就可以表示N位二进制 数。（用两个74LS74设计实现） （二）利用74LS161设计实现任意进制的计数器 设计要求：学生以实验台号的个位数作为所设计的任意进制计数器。 先熟悉用1位74LS161设计十进制计数器的方法。 ①利用置位端实现十进制计数器。 ②利用复位端实现十进制计数器。 提示：设计任意计数器可利用芯片74LS161和与非门设计，74LS00为2输 入与非门，74LS30为8输入与非门。 74LS161为4位二进制加法计数器，其引脚图及功能表如下。

三、实验原理图 1.由4个D触发器改成的4位异步二进制加法计数器 2.由74LS161构成的十进制计数器

四、实验结果及数据处理 1.4位异步二进制加法计数器实验数据记录表 2. 画出你所设计的任意进制计数器的线路图，并说明设计思路。

设计思路：四进制为四个输出Q3Q2Q1Q0=0000,0001,0010,0011循环，第一个无效状态为0100 1，置位法设计四进制计数器：当检测到输入为0011时，先输出显示3，然后再将D 置于低电位，计数器输出Q3Q2Q1Q0复位。 2，复位法设计四进制计数器：当检测到第一个无效状态0100时，通过与非门的反馈计数器的Cr首先置于低电平使计数器复位为0000。 五、思考题 1. 由D触发器和JK触发器组成的计数器的区别? 答：D触发器是cp上升沿触发，JK触发器是下降沿触发。 2. 74LS161是同步还是异步，加法还是减法计数器? 答：同步。加法计数器。 3. 设计十进制计数器时将如何去掉后6个计数状态的? 答：加一个与非门形成负反馈。当计数到第一个无效状态Q3Q2Q1Q0==1010时，Q3和Q1全为1，Q1，Q3接与非门，输出作为复位信号，使所有触发器复位，从而去掉了后6个状态。