利用D触发器构成计数器

数字电路实验设计：

D触发器组成的4位异步二进制加法计数器一、选用芯片74LS74，管脚图如下：

说明：74LS74是上升沿触发的双D触发器, D触发器的特性方程为

二、设计方案：

用触发器组成计数器。触发器具有0 和1两种状态，因此用一个触发器就可以表示一位二进制数。如果把n个触发器串起来，就可以表示n位二进制数。对于十进制计数器，它的10 个数码要求有 10 个状态，要用4位二进制数来构成。下图是由D触发器组成的4位异步二进制加法计数器。

三、实验台：

四、布线：

1、将芯片（1）的引脚4、10连到一起，

2、将芯片（2）的引脚4、10连到一起，

3、将芯片（1）的引脚10和芯片（2）的引脚10连到一起，

4、将芯片（1）的引脚10连到+5V；

5、将芯片（1）的引脚1、13连到一起，

6、将芯片（2）的引脚1、13连到一起，

7、将芯片（1）的引脚13和芯片（2）的引脚13连到一起，

8、将芯片（1）的引脚13连到+5V；

9、将芯片（1）的引脚3接到时钟信号CP

10、将芯片（1）的引脚2、6接到一起，再将引脚2接到引脚11

11、将芯片（1）的引脚8、12接到一起，再将芯片（1）的引脚8接到芯片（2）的引脚3

12、将芯片（2）的引脚2、6接到一起，再将引脚6接到引脚11

13、将芯片（1）的引脚5、9分别接到Q

0、Q

1

，再将芯片（2）的引脚5、9分别

接到Q

2、Q

3

14、分别将两芯片的14脚接电源+5V，分别将两芯片的7脚接地0V。

五、验证：

接通电源on，默认输出原始状态0000

每输入一个CP信号（单击CP），的状态就会相应的变化，变化规律为0000（原始状态）、1000、0100、1100、0010、1010、0110、1110、0001、1001、0101、1101、0011、1011、0111、1111

计数器的设计实验报告

计数器的设计实验报告 篇一：计数器实验报告 实验4 计数器及其应用 一、实验目的 1、学习用集成触发器构成计数器的方法 2、掌握中规模集成计数器的使用及功能测试方法二、实验原理 计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。 计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。根据计数制的不同，分为二进制计数器，十进制计数器和任意进制计数器。根据计数的增减趋势，又分为加法、减法和可逆计数器。还有可预置数和可编程序功能计数器等等。目前，无论是TTL还是

CMOS集成电路，都有品种较齐全的中规模集成计数器。使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。 1、中规模十进制计数器 CC40192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如图5－9－1所示。 图5－ 9－1 CC40192引脚排列及逻辑符号 图中LD—置数端CPU—加计数端CPD —减计数端CO—非同步进位输出端BO—非同步借位输出端 D0、D1、D2、D3 —计数器输入端 Q0、Q1、Q2、Q3 —数据输出端CR—清除端 CC40192的功能如表5－9－1，说明如下：表5－9－1 当清除端CR为高电平“1”时，计数

器直接清零；CR置低电平则执行其它功能。当CR为低电平，置数端LD也为低电平时，数据直接从置数端D0、D1、D2、D3 置入计数器。 当CR为低电平，LD为高电平时，执行计数功能。执行加计数时，减计数端CPD 接高电平，计数脉冲由CPU 输入；在计数脉冲上升沿进行8421 码十进制加法计数。执行减计数时，加计数端CPU接高电平，计数脉冲由减计数端CPD 输入，表5－9－2为8421 码十进制加、减计数器的状态转换表。加法计数表5－9－ 减计数 2、计数器的级联使用 一个十进制计数器只能表示0～9十个数，为了扩大计数器范围，常用多个十进制计数器级联使用。 同步计数器往往设有进位（或借位）输出端，故可选用其进位（或借位）输出信号驱动下一级计数器。 图5－9－2是由CC40192利用进位

可编程可逆计数器

自动化专业电子课程设计报告题目：可编程可逆计数器设计 姓名王振 学号0808020231 指导教师：廖晓纬 评阅成绩等次： 电气信息工程系 2010-2011 第二学期

摘要：本课程设计是基于Altera公司开发的QuartusⅡ软件进行的设计，利用QuartusⅡ设计软件的元件库所提供的集成器件来实现任意进制计数器的设计，此软件是学习EDA（电子设计自动化）技术的重要软件。其中硬件使用高性价比的FPGA／CPLD（元件可编程逻辑闸阵列/复杂可编程逻辑器件）器件，软件利用VHDL（超高速集成电路硬件描述语言）语言，计数器电路的功能取决于硬件描述语言对设计对象建模的描述，经过精心调试使可编程器件的芯片利用效率达到最优，较之以往的数字电路设计和单片机功能设计具有灵活简便的优势，特别是在对复杂计数器设计，可大大减少调试时间，优化系统设计。 关键词：EDA；任意进制计数器；QuartusⅡ；VHDL

目录 前言 (3) 一、设计的任务与要求 (4) 1.1 设计任务 (4) 1.2 设计要求 (4) 二、总体设计和系统框图 (4) 2.1计数器方案 (4) 2.2 数码管驱动显示方案 (4) 2.3 N进制设定设计方案 (5) 2.4电路系统总体设计 (5) 三、硬件设计 (6) 3.1计数器部分设计硬件连接方式 (6) 3.2 驱动译码部分设计 (7) 3.3进制输入部分设计 (7) 3.4整体电路部分 (7) 四、软件设计（系统仿真） (9) 4．1程序工作流程图 (9) 4.2 仿真步骤及结果 (10) 五、设计结果分析 (12) 5.1 系统能实现的功能 (12) 5.2 系统所选用软件及芯片型号 (12) 六、设计总结和体会 (12) 6.1设计总结 (12) 6.2设计的收获及体会 (12) 6.3 设计的完善 (13) 致谢 (13) 参考文献 (13) 程序代码 (14)

红外可逆计数器设计

《光电子技术》课程设计课题名称：红外可逆计数器设计 指导老师：曾维友

一、课题名称： 红外可逆计数器设计 二、设计任务： 设计一个红外可逆计数器，要求： 1、当一物体沿某一方向经过计数器时，计数器进行加一计数；而物体沿反方向经过计数器时，计数器进行减计数； 2、用数码管显示当前的计数值，最大计数值为1000； 3、设计方案经济、实用、可靠。 三、设计方案： 方案（1）：红外发射管 + 一体化按收头：适用于发射管与接收管距离较大的情形 方案（2）：槽型光电开关：适用于发射管与接收管距离较小的情形 方 波发生器 TSOP34838 38KHz 单片机系统 显示模块 单 片机系统 显示模块 Vcc

四、方案选择 由以上两种方案的设计框图可以看出：两种方案的唯一不同之处在于光电发射和接收装置，方案一釆用的是红外发射管加上一体化接收头，适用于发射管与接收管距离较大的情形，而且为了防止误动作，在光电发射部分加入了方波调制电路，因而具有较好的抗干扰能力；而方案二的电路比较简单，只用了一个槽型光电开关，外加两个限流电阻和一个反相器，这种电路适用于发射管与接收管距离较小的情形。考虑到越来越多的流水线上的产品和各种公共场所需要进行自动计数，而在这种情形下发射管与接收管距离一般都比较较大，加之方案一有较强的抗干扰能力。综合以上考虑，我们选择了方案一。 五、模块设计 1、方波发生电路 方波发生器的组成方式很多，可以用集成运放构成，可以用一些定时芯片构成，也可以用一些数字门电路构成。由于在数电课程中，我们已经学习了用555定时器构成的方波发生器，对此比较熟悉，电路也比较简单，而且性能良好，因此我们选择了用NE555构成的方波发生器。电路如下：

实验九-可逆计数器的功能测试及应用电路

实验九可逆计数器的功能测试及应用电路 实验目的： （1）掌握可逆计数器74LS191、74LS191、74LS192、74LS193的逻辑功能及使用方法。 （2）熟悉可逆计数器实现任意进制的数码倒计时电路的工作原理。 实验仪器与器件： 实验箱一个；双踪示波器一台；稳压电源一台；函数发生器一台。 74LS191、74LS191、74LS191或74HC48、74LS00和74LS04。 实验内容： 1测试74LS190和74LS191的逻辑功能，并用数码管显示，验证是否与表2-9-4一致，分别画出各单元的电路图，写出各自的状态 实验原理：单时钟74LS191二进制同步加/减计数器的功能表如下： 表2-9-4 单时钟74LS191二进制同步加/减计数器的功能表 单时钟74LS191二进制同步加/减计数器是十进制的，其他功能与74LS191一样。它的有效状态为0000~1001. 实验电路： 如图所示是减计数时当计数器的状态变为0时的电路状态：RCO=0，MAX/=1； MIN

实验现象与结果： 该结果是当CTEN =0，D L =1，D U /=1时，A B C D Q Q Q Q 的 波形图； 该结果是当CTEN =0，D L =1，D U /=1时， RCO 与MIN MAX /的波形图

需要说明的是：当CTEN= D L=1时，电路保持原来的状态。 2测试74LS192和74LS193的逻辑功能，并用数码管显示，验证是否与表2-9-3及2-9-5一致。画出测试电路图。 实验原理： 双时钟74LS192同步十进制可逆计数器的功能表如下表所示，74LS192是十进制计数器。 表2-9-3双时钟74LS192同步十进制可逆计数器的功能表 输入输出工作 状态 U CP UP D CP DOW N CLR D L DCBA A B C D Q Q Q Q U TC D TC ＊＊H H ＊＊＊＊0000 H H 异步 清零＊＊L L 1001 1001 H H 异步 置数 H ↑L H ＊＊＊＊1001→ 0001→ 0000H H H L 减法 计数 ↑H L H ＊＊＊＊0000→ 1000→ 1001H L H H 加法 计数 双时钟74LS193二进制同步加/减法计数器的功能表如下表所示，74LS193是一个十六进制的计数器。

同步计数器的设计实验报告文档

2020 同步计数器的设计实验报告文档 Contract Template

同步计数器的设计实验报告文档 前言语料：温馨提醒，报告一般是指适用于下级向上级机关汇报工作，反映情况，答复上级机关的询问。按性质的不同，报告可划分为：综合报告和专题报告；按行文的直接目的不同，可将报告划分为：呈报性报告和呈转性报告。体会指的是接触一件事、一篇文章、或者其他什么东西之后，对你接触的事物产生的一些内心的想法和自己的理解 本文内容如下：【下载该文档后使用Word打开】 同步计数器的设计实验报告 篇一：实验六同步计数器的设计实验报告 实验六同步计数器的设计 学号： 姓名： 一、实验目的和要求 1．熟悉JK触发器的逻辑功能。 2．掌握用JK触发器设计同步计数器。 二、实验仪器及器件 三、实验预习 1、复习时序逻辑电路设计方法。 ⑴逻辑抽象，得出电路的状态转换图或状态转换表 ①分析给定的逻辑问题，确定输入变量、输出变量以及电路的状态数。通常都是取原因（或条件）作为输入逻辑变量，取结

果作输出逻辑变量。 ②定义输入、输出逻辑状态和每个电路状态的含意，并将电路状态顺序编号。 ③按照题意列出电路的状态转换表或画出电路的状态转换图。通过以上步骤将给定的逻辑问题抽象成时序逻辑函数。 ⑵状态化简 ①等价状态：在相同的输入下有相同的输出，并且转换到同一次态的两个状态。 ②合并等价状态，使电路的状态数最少。 ⑶状态分配 ①确定触发器的数目n。因为n个触发器共有2n种状态组合，所以为获得时序电路所需的M个状态，必须取2n1＜M2n ②给每个电路状态规定对应的触发器状态组合。 ⑷选定触发器类型，求出电路的状态方程、驱动方程和输出方程 ①根据器件的供应情况与系统中触发器种类尽量少的原则谨慎选择使用的触发器类型。 ②根据状态转换图（或状态转换表）和选定的状态编码、触发器的类型，即可写出电路的状态方程、驱动方程和输出方程。 ⑸根据得到的方程式画出逻辑图 ⑹检查设计的电路能否自启动 ①电路开始工作时通过预置数将电路设置成有效状态的一种。 ②通过修改逻辑设计加以解决。

停车场计数器的设计..

电子课程设计 ——停车场计数器 学院:太原科技大学华科学院 专业：电气工程及其自动化 班级：电气122202H班 姓名：白健 学号：201222050201 指导老师：黄庆彩 2014年12月

目录 一、设计任务与要求 (1) 二、总体框图 (2) 三、选择器件 (3) 四、功能模块 (14) 五、总电路图 (19) 心得 (20) 参考文献 (20)

停车场计数器 一、设计任务与要求 1.1 设计目的： （1）掌握可任意预置的定时显示报警系统的构成、原理与设计方法； （2）熟悉集成电路的使用方法。 1.2 基本要求： （1）能够预置初始车位数，能够显示空余车位，从0-999； （2）在出口处里、外分别安装两个传感器（比如红外传感器）A、B，每当有车辆进入时将顺序经过A、B，每当有车辆出去时将顺序经过B、A，设计电路能够区分此车辆进入还是出去。 （3）进入车辆，空余车位数减1；车辆离去，空余车位数加1。 二、总体框图

设计思路 我设计的停车场电子车位计数器电路主要有四大部分，即车位空位数计数部分、译码部分、显示部分和提示灯提示部分。进出的每辆车都会触发门口的红外遥感，给计数器一个脉冲信号，使计数器进行加减计数，由显示部分将所剩余的车位数显示出来，提示灯部分提示是否有空余的车位。 （一）计数部分：用三个可逆计数器74LS192联级组成100进制可逆计数电路，预置最大值999； （二）译码部分：用七段式译码器74LS48将8421BCD码转化为共阴极七段数码管需要的逻辑状态二进制代码； （三）显示部分：采用共阴极七段式显示器，将二进制码以十进制的形式显示出来； （四）提示灯部分：由555定时器组成的单稳态触发器驱动灯泡发光，提示空车位数为0。 三、选择器件

可逆计数器的设计

EDA设计基础实验课程论文 题目可逆计数器的设计 学院电子工程学院 专业班级通信081班 学生姓名王力宏 指导教师大力会 2013年6月12日

摘要 本设计介绍了Verilog-HDL语言在可逆计数器的具体应用,给出了仿真波形并下载到FPGA开发板上实际验证。说明了实现电子电路的自动化设计(EDA)过程和EDA技术在现代数字系统中的重要地位及作用. 关键词：Verilog-HDL EDA FPGA开发板仿真

Abstract This design describes the Verilog-HDL language in reversible counter the specific application, the simulation waveforms downloaded to the FPGA development board and the actual verification. Illustrates the realization of electronic circuit design automation (EDA) process and EDA technology in the modern digital systems in an important position and role. Keywords: State Machine Verilog-HDL EDA FPGA development board Simulation

目录 摘要.................................................................... I Abstract.................................................................. I 第1章绪论. (2) 1.1 概述 (2) 1.1.2 EDA的发展趋势 (2) 1.2 硬件描述语言 (3) 1.3 FPGA介绍 (4) 第2章可逆计数器设计的基本理论 (6) 2.1 设计原理 (6) 2.2 电路设计系统仿真 (6) 2.2.1 编辑文件 (6) 2.3.2 创建工程 (6) 2.3.2 仿真 (7) 第3章系统的仿真结果 (9) 3.1 编译成功 (9) 3.2 波形图 (10) 3.3 原理图 (11) 第4章心得体会 (12) 结论 (13) 参考文献 (14) 附录1 (15) 致谢 (17)

十进制加减可逆计数器的设计

摘要 计数器是数字电路中最为基本的一个单元电路。本次基础强化的目标是要我们熟悉常用MSI集成计数器的功能和应用；掌握利用集成计数器构成不同功能的计数器的设计方法；学会利用EDA软件（Proteus）对模M的可逆计数器电路进行仿真；掌握可逆计数器电路的安装及调试方法。本次课设报告先是说明了十进制加/减可逆计数器的技术指标，简要地陈述了设计方案和设计思路，然后就对其有关理论知识作了一些简要的介绍，然后在性能指标分析基础上进行单元电路设计，设计出整体电路图并且在软件Proteus中进行仿真，最后通过protel 做出电路板验证是否达到技术要求，总结课设体会。 关键词：手动控制，自动控制，计数器，加减可逆

目录 摘要 (1) 1设计任务与要求 (3) 2设计方案及其比较 (3) 2.1 设计方案 (3) 2.2设计思路 (4) 2.2.1手控自动加、减计数器设计思路 (4) 2.2.2自控可逆方式计数器设计思路 (4) 2.2.3手动脉冲设计思路 (5) 2.3集成电路及元件选择 (6) 3实现方案 (6) 3.1 脉冲发生电路实现方案 (6) 3.1.1 基本原理 (6) 3.1.2 有关参数及计算 (7) 3.2 加/减/计数器控制电路实现方案 (7) 3.3 自动控制可逆计数器实现方案 (9) 3.4译码显示单元电路设计实现方案 (10) 3.4.1译码显示单元电路设计 (10) 3.4.2译码器74LS48 (11) 3.4.3显示器LG5011AH (12) 3.4.4译码显示电路 (13) 3.5 手动脉冲发生电路实现方案 (14) 3.6 清零功能实现方案 (15) 3.7 总原理图的设计实现方案 (16) 4 Proteus仿真 (17) 5 制版与调试 (18) 5.1 DXP注意事项 (18) 5.2 制作PCB板的流程 (19) 5.3 注意事项 (19) 5.4 调试结果与分析 (19) 6 课设总结 (20) 谢辞 (21) 参考文献 (22) 附录 (23)

两位计数器电路设计

课题二：两位计数器电路设计（选做） 一．设计目的 本文通过对两位计数器电路的分析、仿真，阐述了计数器电路的一些设计方法，并论证了计数器电路的实现原理及过程。文中还使用了Hspice电路设计仿真软件，这样能让读者更直观的了解计数器电路的工作原理及组成结构。对数字电子技术课程中计数器有新的认识。对Hspice软件使用进一步的掌握。 二．设计原理 计数是一种最简单基本的运算，计数器就是实现这种运算的逻辑电路，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时兼有分频功能，计数器是由基本的计数单元和一些控制门所组成，计数单元则由一系列具有存储信息功能的各类触发器构成，这些触发器有RS触发器、T触发器、D触发器及JK触发器等。计数器在数字系统中应用广泛，如在电子计算机的控制器中对指令地址进行计数，以便顺序取出下一条指令，在运算器中作乘法、除法运算时记下加法、减法次数，又如在数字仪器中对脉冲的计数等等。 计数器的种类很多，按时钟脉冲输入方式的不同，可分为同步计数器和异步计数器；按进位体制的不同，可分为二进制计数器和非二进制计数器；按计数过程中数字增减趋势的不同，可分为加计数器、减计数器和可逆计数器。

M10 7 8 0 0 NCH L=1U W=80U M2 1 1 4 4 NCH L=1U W=20U M3 1 1 5 5 NCH L=1U W=20U M4 3 2 0 0 NCH L=1U W=80U M5 4 3 6 6 NCH L=1U W=80U V2 2 0 PULSE .2 4.8 2N 1N 1N 5N 20N V3 8 0 5Vdc M6 6 8 0 0 NCH L=1U W=80U M7 4 5 0 0 NCH L=1U W=80U M8 5 4 0 0 NCH L=1U W=80U C1 4 0 .75P C2 5 0 .75P .MODEL NCH NMOS LEVEL=1 .END 原理图如下所示：

可逆计数器设计报告

一、题目（二）2、加/减可逆计数器 二、要求：.设计一个4位二进制加/减可逆计数器。控制信号为1时，加计数；0时，减计数。要求写出Verilog代码，给出仿真波形（能反映出所有工作状态）。 三、思路方法： 题目要求的计数器是一个带有低电平负载和清零输入端的同步4位二进制计数器。内部应该像‘163一样采用D触发器而非T触发器，这样便于实现载入和清零功能。每个D触发器的输入由一个2输入多路复用器驱动，这个复用器由1个或门和2个与门构成。如果输入信号CLR_L有效，多路复用器的输出就为0。反之，如果输入信号LD_L有效，上面那个与门就把输入数据传送到输出端。如果CLR_L和LD_L都无效，下面的与门就把”异-或-非”门（XNOR）的输出传送到多路复用器的输出端。 它的二进制计数顺序既可以按升序进行也可以按降序进行，由输入信号UP/DN的值来控制。当UP/DN为1时，按升序计数；当UP/DN为0时，按降序计数。 四、仿真结果及分析 1、Verilog代码 module _counter(CLK,CLR_L,LD_L,ENP_L,ENT_L,UPDN,D,Q,RCO_L); input CLK,CLR_L,LD_L,ENP_L,ENT_L,UPDN; input [3:0]D ; output [3:0]Q; output RCO_L; reg [3:0]Q;

reg RCO_L; always @ (posedge CLK) //Creat the counter f-f behavior if (!CLR_L) Q <= 4'b0; else if(!LD_L) Q <= D; else if(!ENT_L && !ENP_L && UPDN) Q <= Q+1; else if(!ENT_L && !ENP_L && !UPDN) Q <= Q-1; else Q <=Q; always @ (Q or ENT_L or UPDN) //Creat RCO_L combinational output if (!ENT_L && UPDN && (Q == 4'd15)) RCO_L = 0; else if (!ENT_L && !UPDN && (Q == 4'd0)) RCO_L = 0; else RCO_L = 1; endmodule 2、所有功能的仿真结果 （1）加计数：计数器工作再自由计数模式且UPDN=1，计数器从0000加计数到1111时，RCO_L输出一个周期的低电平，然后计数器跳回0000重新开始计数。 结果分析：从仿真图中可以看到，Q从0000计数到1111然后跳回0000重新开始计数，满足计数要求。 （2）减计数：计数器工作再自由计数模式且UPDN=0，计数器从1111减计数到0000时，RCO_L输出一个周期的低电平，然后计数器跳回1111重新开始计数。

可逆计数器

可逆计数器 可逆计数器是一种双向计数器，可以进行递增计数，也可以进行递减计数，根据计数控制信号的不同，在时钟脉冲的作用下，计数器可以进行加1或减1的操作。 下面描述的是一个位宽为4的可逆计数器，即该计数器在不同控制信号下可以分别实现加法计数和减法计数的功能。 rst为同步复位信号，当rst = 1时，dout = 4’b0000；当load = 1时，输入信号din通过dout 输出；若add_en = 1时，计数器在每个时钟上升沿实现加1的操作，即实现加法计数功能；若add_en = 0时，计数器在每个时钟上升沿实现减1的操作，即实现减法计数功能。 其verilog HDL 设计代码如下： 1.module counter_i(clk, rst, load, add_en, din, dout); 2. input clk, rst, load, add_en; 3. input [3:0] din; 4. output [3:0] dout; 5. reg [3:0] dout; 6. 7. always @(posedge clk) 8. begin 9.if(rst == 1'b1) 10. dout <= 4'b0000; 11.else if(load == 1'b1) 12. dout <= din; 13.else if(add_en == 1'b1) 14. begin 15.if(dout == 4'b1111) //如果dout为15时，则输出清零； 16. dout <= 4'b0000; 17.else 18. dout <= dout + 1'b1; 19. end 20.else 21. begin 22.if(dout == 4'b0000) //递减计数器计数到dout = 4'b0000时，则 置位为4'b1111 23. dout <= 4'b1111; 24.else 25. dout <= dout - 1'b1; 26. end 27. end 28.endmodule 测试文件为：

同步可逆计数器和序列检测器

课程实验报告课程名称：数字电路与逻辑设计 专业班级：计实1001班 学号：U201014488 姓名：王宸敏 指导教师： 周次：第十周 同组人员：熊凯 报告日期：2012年5月18日 计算机科学与技术学院

【内容A】 一、实验名称 利用所给组件，设计一个同步模4可逆计数器，其框图如图5.9所示。图中，X为控制变量，当X=0是进行加一计数，X=1时进行减一计数；Y2、Y1为计数状态；Z为进位或借位输出信号。 二、实验目的 掌握同步时序电路实验的设计方法，验证所设计的同步时序逻辑电路，加深对“同步”和“时序”这两个名词的理解。 三、实验所用仪器和组件 1.双D触发器组件2片，型号为74LS74 2.负沿双JK触发器2片，型号为74LS73 3.二输入四“与非”门2片，型号为74LS00 4.二输入四“或非”门1片，型号为74LS02 5.三输入三“与非”门1片，型号为74LS10 6.二输入四“异或”门1片，型号为74LS86 7.六反相器组件2片，型号为74LS04 四、实验设计方案及逻辑图 1.首先画出状态图如下：

X Y2 Y1 1 2+n y 1 1+n y D2 D1 Z 0 0 0 0 1 0 1 0 0 0 1 1 0 1 0 0 0 1 1 0 0 0 0 1 0 1 0 1 1 1 1 0 1 0 0 1 1 0 1 1 1 0 1 0 0 1 0 0 1 1 1 1 0 0 0 0 1 1 1 1 1 3.由真值表得到D1、D2及Z 的卡诺图如下： D2： X y2y1 00 01 11 10 0 0 1 0 1 1 1 1 121212122y y x y xy y y x y y x D +++= 21y y x ⊕⊕= D1： X y2y1 00 01 11 10 0 1 0 0 1 1 1 1 11y D = Z ： X y2y1 00 01 11 10 0 0 0 1 0 1 1 1212y y x y y x Z +=

8位可逆计数器

一、课程设计的目的与要求 1．设计目的 ●熟悉MAXPLUS2/Quartus II软件，掌握软件的VHDL程序输入、程序编译和程序仿真操作； ●学习利用VHDL语言设计数字时序电路程序； ●了解可逆计数器电路的工作方式。 2．设计要求 ●利用VHDL语言设计八位可逆计数器电路，并利用相关软件进行编译和仿真。并通过其波形输入 验证电路设计。 二、设计正文 1、功能及要求： 8位可逆计数器根据计数脉冲的不同，控制计数器在同步信号脉冲的作用下，进行加1或减1操作。其真值表如下所示： 表1 8位可逆计数器真值表 ●当UPDOWN＝1时，计数器进行加1操作； ●当UPDOWN＝0时，计数器进行减1操作。 2、八位可逆计数器7VHDL源程序： LIBRARY IEEE; ——库 USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ——包含程序包std_logic_1164.all和std_logic_unsigned.all ENTITY count8 IS PORT(clr, clk,updn: IN STD_LOGIC; q0,q1,q2,q3,q4,q5,q6,q7: OUT STD_LOGIC); ——端口表：输入输出数据为标准逻辑型END count8; ARCHITECTURE exam OF count8 IS ——定义名为exam的结构体 SIGNAL count_8 : STD_LOGIC_VECTOR (7 DOWNTO 0);——在结构体内部定义信号count_8标准逻辑矢量BEGIN q0<=count_8(0); ——将输出端口分别传递给count_8

两位同步十进制可逆计数器的设计.

湖北师范学院文理学院信息工程系2010级电子信息工程专业综合课程设计（一） 文理学院 综合课程设计 （一） Integrated Curriculum Design（1）

两位同步十进制可逆计数器的设计 1 设计目的 （1）熟悉各种触发器的使用及时序逻辑电路的设计方法； （2）掌握中规模集成十进制可逆计数器74LS192的逻辑功能和使用方法；（3）了解计数器的功能扩展及显示器的应用和它们的运行过程中是如何实现相关功能的。 2 设计思路 第一步：将两片74LS192进行级联，用“反馈清零法”设计一个两位十进制加法计数器，反馈清零信号取自输出端Q0 ~Q3 ； 第二步：将两片74LS192进行级联，用“反馈置数法”设计一个两位十进制减法计数器，反馈置数信号取自计数器最高位的借位端TCD； 第三步：将上述加、减计数器电路结合起来，即初步构成一个加/减两位十进制可逆计数器。余下的问题就是在加/减可逆计数条件下，如何切换计数器最低位的计数脉冲输入端CPD、CPU的信号。经过分析，这一功能通过单刀双掷开关即可实现。整个可逆计数器电路（不包括数字显示部分）的设计框图如下图 图1（可逆计数器设计框图） 3 设计过程 整个设计可分为三个部分，具体如下： 第一部分：提供持续的脉冲信号； 第二部分：计数单元的设计； 第三部分：用两个74LS192组成两位十进制可逆计数器。

其中第二部分由74LS192双十钟方式的可逆计数器组成，其引脚图如下图2所示，功能表如下表1所示： 图2（74LS192的引脚图） 表1（74LS192的功能表） 第三部分的设计框图如下图3所示： 图3（两个74LS192组成十进制可逆计数器） 低位计数器的CPU 端与计数脉冲输入端相连，进位输出端与高一位计数器的CPU 端相连 3.1方案论证 通过仿真软件进行实际验证，改变脉冲信号进行计数，通过开关控制，看是 否能实现相关功能，论证方案：将线路处于工作状态，调节开关置零，然后进行置数，将输入端置为0111，拨动开关使电路进行加计数，当加到99时自动置零，然后将开关调置另一边进行减计数。 CPU 为加计数时钟输入端，CPD 为减计数输入端 LD 预置输入控制端，异步预置 CR 为复位输入端，高电平有效，异步清零 CO 为进位输出，1001状态后负脉冲 输出 BO 为借位输出，0000状态后负脉冲输出